JPH05268557A - グラフィックイメージの行列を表わすデータを記憶表示する投射回路および空間的光変調器を有するビデオランダムアクセスフレームバッファメモリの使用方法 - Google Patents
グラフィックイメージの行列を表わすデータを記憶表示する投射回路および空間的光変調器を有するビデオランダムアクセスフレームバッファメモリの使用方法Info
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- JPH05268557A JPH05268557A JP4237217A JP23721792A JPH05268557A JP H05268557 A JPH05268557 A JP H05268557A JP 4237217 A JP4237217 A JP 4237217A JP 23721792 A JP23721792 A JP 23721792A JP H05268557 A JPH05268557 A JP H05268557A
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- Controls And Circuits For Display Device (AREA)
- Liquid Crystal Display Device Control (AREA)
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Abstract
(57)【要約】
【目的】 イメージディスプレイシステムにおける空間
的光変調器フレームバッファを提供する。 【構成】 フレームバッファ（１６）は各部分がビデオ
データの一部分を表わすデータを受信し記憶する数部分
（１６ａ，１６ｂ，１６ｃ，１６ｄ）へ分割されたビデ
オランダムアクセスメモリにより構成されている。各部
は別々のイネーブル信号に応答して別々の時間に共通入
力バス（２１）を介してそのデータを受信するが、その
データを同時にビットフレームバーストとして空間的光
変調器（１７）へ送出する。
的光変調器フレームバッファを提供する。 【構成】 フレームバッファ（１６）は各部分がビデオ
データの一部分を表わすデータを受信し記憶する数部分
（１６ａ，１６ｂ，１６ｃ，１６ｄ）へ分割されたビデ
オランダムアクセスメモリにより構成されている。各部
は別々のイネーブル信号に応答して別々の時間に共通入
力バス（２１）を介してそのデータを受信するが、その
データを同時にビットフレームバーストとして空間的光
変調器（１７）へ送出する。
Description
【０００１】
【産業上の利用分野】本発明はビデオディスプレイシス
テムに関し、さらに詳しくは空間的光変調器を使用した
システムに関する。
テムに関し、さらに詳しくは空間的光変調器を使用した
システムに関する。
【０００２】
【従来の技術】最近のビデオディスプレイシステムには
空間的光変調器が使用されるようになり、ラスター走査
電子ビームデバイスに代ろうとしている。これらの変調
器は電子的にアドレス可能な画素アレイにより構成され
ている。ディスプレイに対しては、各ピクセルからの光
が光学系により拡大されてディスプレイ画面に投射され
る。変調の種類は変調器と光学系の組合せによって決
る。
空間的光変調器が使用されるようになり、ラスター走査
電子ビームデバイスに代ろうとしている。これらの変調
器は電子的にアドレス可能な画素アレイにより構成され
ている。ディスプレイに対しては、各ピクセルからの光
が光学系により拡大されてディスプレイ画面に投射され
る。変調の種類は変調器と光学系の組合せによって決
る。
【０００３】よく使用されるのは可変形ミラーデバイス
であり、各ミラーエレメントは電気的入力に応答して個
別に機械的に移動可能な小さなミラーである。入射光線
は各ピクセルからの反射により方向、位相もしくは振幅
が変調される。
であり、各ミラーエレメントは電気的入力に応答して個
別に機械的に移動可能な小さなミラーである。入射光線
は各ピクセルからの反射により方向、位相もしくは振幅
が変調される。
【０００４】さまざまな応用において、空間的光変調器
は各画素が２状態のいずれかをとることができるという
意味において２元的である。エレメントはオフとするこ
とができ、それは光を送出しないことを意味する。もし
くは、エレメントはオンとすることができ、それは最大
強度で光を送出することを意味する。観察者が中間レベ
ルの光を感知できるようにするために、さまざまなパル
ス幅変調技術を使用することができる。これらの技術は
米国特許出願第６７８，７６１号、代理人整理番号第Ｔ
Ｉ−１５７２１号“パルス幅変調ディスプレイシステム
に使用するＤＭＤアーキテクチュアおよびタイミング”
に記載されている。
は各画素が２状態のいずれかをとることができるという
意味において２元的である。エレメントはオフとするこ
とができ、それは光を送出しないことを意味する。もし
くは、エレメントはオンとすることができ、それは最大
強度で光を送出することを意味する。観察者が中間レベ
ルの光を感知できるようにするために、さまざまなパル
ス幅変調技術を使用することができる。これらの技術は
米国特許出願第６７８，７６１号、代理人整理番号第Ｔ
Ｉ−１５７２１号“パルス幅変調ディスプレイシステム
に使用するＤＭＤアーキテクチュアおよびタイミング”
に記載されている。
【０００５】パルス幅変調には、全フレームに対して一
時に１ビット／ピクセルがロードされる“ビット−フレ
ーム”ローディングを含めてさまざまな変調器ローディ
ング方式が使用される。したがって、例えば、８ビット
ピクセルの分解能に対しては、変調器には一時に１ピク
セル／フレームずつ８回／フレームのローディングが行
われ、ロードタイミングは使用する特定の変調技術によ
って決る。このような一つの方法では、最上位ビットは
1／2 フレーム期間だけロードされ、次上位ビットは 1
／4 フレーム期間だけロードされるといったようにされ
る。
時に１ビット／ピクセルがロードされる“ビット−フレ
ーム”ローディングを含めてさまざまな変調器ローディ
ング方式が使用される。したがって、例えば、８ビット
ピクセルの分解能に対しては、変調器には一時に１ピク
セル／フレームずつ８回／フレームのローディングが行
われ、ロードタイミングは使用する特定の変調技術によ
って決る。このような一つの方法では、最上位ビットは
1／2 フレーム期間だけロードされ、次上位ビットは 1
／4 フレーム期間だけロードされるといったようにされ
る。
【０００６】
【発明が解決しようとする課題】パルス幅変調を実施す
るには入力データ用のフレームバッファを使用する必要
がある。変調器はビット−フレームデータを受信するた
め、フレームバッファは全イメージを受信してからその
イメージのデータを変調器へ転送できるようにする必要
がある。したがって、フレームバッファは次のフレーム
がフレームバッファへ入力されている間に一つのフレー
ムを変調器へ転送できるような充分な大きさとしなけれ
ばならない。メモリをダイナミックに割り付けることに
より所要メモリサイズを低減する方法が米国特許出願第
７５５，８８３号、代理人整理番号第ＴＩ−１６５１１
号“空間的光変調器のフレームバッファに対するダイナ
ミックメモリ割付け”に記載されている。
るには入力データ用のフレームバッファを使用する必要
がある。変調器はビット−フレームデータを受信するた
め、フレームバッファは全イメージを受信してからその
イメージのデータを変調器へ転送できるようにする必要
がある。したがって、フレームバッファは次のフレーム
がフレームバッファへ入力されている間に一つのフレー
ムを変調器へ転送できるような充分な大きさとしなけれ
ばならない。メモリをダイナミックに割り付けることに
より所要メモリサイズを低減する方法が米国特許出願第
７５５，８８３号、代理人整理番号第ＴＩ−１６５１１
号“空間的光変調器のフレームバッファに対するダイナ
ミックメモリ割付け”に記載されている。
【０００７】入力データ転送速度と歩調をとるために
は、フレームバッファへのデータ接続は充分広くしかつ
読込み速度を充分高くしなければならない。所要データ
幅Ｚ、およびメモリ転送速度Ｙは入力データ転送速度Ｘ
と等しくされた積として計算することができる。
は、フレームバッファへのデータ接続は充分広くしかつ
読込み速度を充分高くしなければならない。所要データ
幅Ｚ、およびメモリ転送速度Ｙは入力データ転送速度Ｘ
と等しくされた積として計算することができる。
【０００８】
【数１】 Ｘビット／秒＝Ｙワード／秒×Ｚビット／ワード 例えば、入力ビデオデータが飛越走査により７６８行、
５７６列で表わされ１行／３２μＳの速度で受信される
場合、入力データ転送速度は２４メガピクセル／秒とな
る。１２ビットピクセルに対しては、この転送速度は２
８８メガビット／秒として表わすこともできる。メモリ
への代表的な最大記憶速度は１ワード／８０ｎＳ、すな
わち１２メガワード／秒である。したがって、所要のワ
ードサイズは２３．０４ビット／ワードとなる。すなわ
ち、入力データと歩調をとるには、フレームバッファは
メモリサイクル当り少くとも２４ビットを並列に受信し
なければならない。
５７６列で表わされ１行／３２μＳの速度で受信される
場合、入力データ転送速度は２４メガピクセル／秒とな
る。１２ビットピクセルに対しては、この転送速度は２
８８メガビット／秒として表わすこともできる。メモリ
への代表的な最大記憶速度は１ワード／８０ｎＳ、すな
わち１２メガワード／秒である。したがって、所要のワ
ードサイズは２３．０４ビット／ワードとなる。すなわ
ち、入力データと歩調をとるには、フレームバッファは
メモリサイクル当り少くとも２４ビットを並列に受信し
なければならない。
【０００９】広いワード、したがって広いデータ相互接
続を使用すると、システムは一層複雑かつ高価となる。
また、このようなシステムの部品を集積することも困難
となる。相互接続を最少限に抑えながら２元空間的光変
調器のビデオ応用において高いデータ転送速度を達成す
る技術に対するニーズがある。
続を使用すると、システムは一層複雑かつ高価となる。
また、このようなシステムの部品を集積することも困難
となる。相互接続を最少限に抑えながら２元空間的光変
調器のビデオ応用において高いデータ転送速度を達成す
る技術に対するニーズがある。
【００１０】
【課題を解決するための手段】本発明の一つの特徴はグ
ラフィックイメージの行列を表わすデータを記憶し表示
する投射回路である。主な構成要素は空間的光変調器お
よびフレームメモリである。空間的光変調器はイメージ
の行を表わすデータを受信してデータからイメージを再
生する。フレームメモリは２つの以上の部分へ分割され
たビデオランダムアクセスメモリである。例えば、４部
分へ分割して各部分が左上行、右上行、左下行および右
下行のデータを受信するようにすることができる。これ
ら各部分は共通データ入力バスを共有しており、前記各
部分のデータは選定信号に応答して別々の時間にフレー
ムメモリへロードされる。各部分が入力データと歩調を
合せるのに必要なワードサイズと少くとも同じ幅のデー
タワードを受信する限り、他の任意数の部分を使用する
ことができる。フレームメモリの全部分からの出力デー
タが同時ダウンロードバーストとして空間的光変調器へ
送られる。
ラフィックイメージの行列を表わすデータを記憶し表示
する投射回路である。主な構成要素は空間的光変調器お
よびフレームメモリである。空間的光変調器はイメージ
の行を表わすデータを受信してデータからイメージを再
生する。フレームメモリは２つの以上の部分へ分割され
たビデオランダムアクセスメモリである。例えば、４部
分へ分割して各部分が左上行、右上行、左下行および右
下行のデータを受信するようにすることができる。これ
ら各部分は共通データ入力バスを共有しており、前記各
部分のデータは選定信号に応答して別々の時間にフレー
ムメモリへロードされる。各部分が入力データと歩調を
合せるのに必要なワードサイズと少くとも同じ幅のデー
タワードを受信する限り、他の任意数の部分を使用する
ことができる。フレームメモリの全部分からの出力デー
タが同時ダウンロードバーストとして空間的光変調器へ
送られる。
【００１１】本発明の技術的利点はフレームバッファか
ら光変調器へローディングするためのデータ転送速度を
高くできることである。分割および入力データ線の共有
化により、平均入力および出力データ速度が等しい限
り、フレームバッファの入力データ転送速度をその出力
データバースト転送速度よりも低くすることができる。
フレームバッファにより、フレーム蓄積メモリとのデー
タ相互接続数を不当に増加することなく、しかも従来の
メモリデバイスのメモリ転送速度の制約内で、この高デ
ータ転送速度を達成することができる。この配線サイズ
の低減により材料および組立コストが低減されシステム
の信頼度が向上する。また、フレームバッファメモリお
よび空間的光変調器は入力データ源との接続数を最少限
に抑えた単体として一体化することができる。
ら光変調器へローディングするためのデータ転送速度を
高くできることである。分割および入力データ線の共有
化により、平均入力および出力データ速度が等しい限
り、フレームバッファの入力データ転送速度をその出力
データバースト転送速度よりも低くすることができる。
フレームバッファにより、フレーム蓄積メモリとのデー
タ相互接続数を不当に増加することなく、しかも従来の
メモリデバイスのメモリ転送速度の制約内で、この高デ
ータ転送速度を達成することができる。この配線サイズ
の低減により材料および組立コストが低減されシステム
の信頼度が向上する。また、フレームバッファメモリお
よび空間的光変調器は入力データ源との接続数を最少限
に抑えた単体として一体化することができる。
【００１２】
【実施例】図１に本発明を使用することができるビデオ
ディスプレイシステムを示す。このシステムは本発明の
一つの応用にすぎず、後記する同じ概念を使用して他の
応用を実施することもできる。例えば、ビデオ信号では
なく、図１の投射装置１４はイメージデータを表わす入
力信号を受信して操作するプリンタシステムもしくは任
意他のシステムの一部とすることができる。
ディスプレイシステムを示す。このシステムは本発明の
一つの応用にすぎず、後記する同じ概念を使用して他の
応用を実施することもできる。例えば、ビデオ信号では
なく、図１の投射装置１４はイメージデータを表わす入
力信号を受信して操作するプリンタシステムもしくは任
意他のシステムの一部とすることができる。
【００１３】図１はテレビジョン等に使用されるビデオ
ディスプレイシステムのブロック図である。受信機１１
がある標準フォーマットのテレビジョン信号を受信して
チューナー１２へ通し、そこで信号はオーディオおよび
ビデオ成分へ分離される。ここでは信号のオーディオ部
分については検討しない。チューナー１２から信号は信
号プロセッサー１３へ通されアナログ／デジタル変換お
よびその他の強化がなされる。次に、強化されたデジタ
ル信号はデシメーションプロセッサ１５、フレームバッ
ファ１６および空間的光変調器（ＳＬＭ）１７を含む投
射システム１４へ送られる。デシメーションプロセッサ
１５はイメージの完全なフレームを集めて記憶するよう
に、信号をフレームバッファ１６内に記憶するのに適し
た形式へ変換する。完全なフレームが記憶されると、デ
ータはＳＬＭ１７へ通される。ＳＬＭは光源１９から光
を受光し、光学装置１８を介してイメージを発生し観察
者に対して表示する。
ディスプレイシステムのブロック図である。受信機１１
がある標準フォーマットのテレビジョン信号を受信して
チューナー１２へ通し、そこで信号はオーディオおよび
ビデオ成分へ分離される。ここでは信号のオーディオ部
分については検討しない。チューナー１２から信号は信
号プロセッサー１３へ通されアナログ／デジタル変換お
よびその他の強化がなされる。次に、強化されたデジタ
ル信号はデシメーションプロセッサ１５、フレームバッ
ファ１６および空間的光変調器（ＳＬＭ）１７を含む投
射システム１４へ送られる。デシメーションプロセッサ
１５はイメージの完全なフレームを集めて記憶するよう
に、信号をフレームバッファ１６内に記憶するのに適し
た形式へ変換する。完全なフレームが記憶されると、デ
ータはＳＬＭ１７へ通される。ＳＬＭは光源１９から光
を受光し、光学装置１８を介してイメージを発生し観察
者に対して表示する。
【００１４】デシメーションプロセッサの例は米国特許
出願第６７８，７６１号、代理人整理番号第１５７２１
号に記載されている。他の応用では他種のプロセッサを
使用することができるが、共通の特徴はフレームバッフ
ァ１６へデジタルデータを供給することである。ここで
は、例として、各ピクセルは１２ビットデータにより表
わされるものとする。
出願第６７８，７６１号、代理人整理番号第１５７２１
号に記載されている。他の応用では他種のプロセッサを
使用することができるが、共通の特徴はフレームバッフ
ァ１６へデジタルデータを供給することである。ここで
は、例として、各ピクセルは１２ビットデータにより表
わされるものとする。
【００１５】フレームバッファ１６はビデオランダムア
クセスメモリ（ＶＲＡＭ）により構成される。メモリユ
ニットの残部から独立にアクセス可能な内部パラレル−
イン／シリアル−アウトシフトレジスタを含むことによ
り、これらのＶＲＡＭデバイスによって高分解能フレー
ムバッファへのアクセス問題が解決される。１メモリサ
イクル内に、ピクセルデータの全行がメモリからシフト
レジスタへ転送される。シフトレジスタからの読出し中
は、メモリへの書込みは自由である。
クセスメモリ（ＶＲＡＭ）により構成される。メモリユ
ニットの残部から独立にアクセス可能な内部パラレル−
イン／シリアル−アウトシフトレジスタを含むことによ
り、これらのＶＲＡＭデバイスによって高分解能フレー
ムバッファへのアクセス問題が解決される。１メモリサ
イクル内に、ピクセルデータの全行がメモリからシフト
レジスタへ転送される。シフトレジスタからの読出し中
は、メモリへの書込みは自由である。
【００１６】ＶＲＡＭの例はテキサスインスツルメンツ
社製ＴＭＳ４１６１集積回路である。シフトレジスタは
メモリアレイと同じ広さでありメモリ行の読取り中に転
送信号を表明することにより並列にロードすることがで
きる。シリアルレジスタはそれ自体のデータクロックを
有し、チップから高速でデータを転送することができ
る。他のＶＲＡＭ型デバイスを使用することもでき、本
質的特徴はＲＡＭと類似の構成であるが、第２のデータ
ポートに接続されたパラレル−イン／シリアル−アウト
データレジスタを有している。市販の標準ＶＲＡＭデバ
イスを使用する場合には、ＶＲＡＭデバイスの所要サイ
ズおよび数量はピクセルアレイサイズおよび所要パラレ
ルデータ出力等の要因により決定される。
社製ＴＭＳ４１６１集積回路である。シフトレジスタは
メモリアレイと同じ広さでありメモリ行の読取り中に転
送信号を表明することにより並列にロードすることがで
きる。シリアルレジスタはそれ自体のデータクロックを
有し、チップから高速でデータを転送することができ
る。他のＶＲＡＭ型デバイスを使用することもでき、本
質的特徴はＲＡＭと類似の構成であるが、第２のデータ
ポートに接続されたパラレル−イン／シリアル−アウト
データレジスタを有している。市販の標準ＶＲＡＭデバ
イスを使用する場合には、ＶＲＡＭデバイスの所要サイ
ズおよび数量はピクセルアレイサイズおよび所要パラレ
ルデータ出力等の要因により決定される。
【００１７】本明細書において、ＳＬＭ１７は可変形ミ
ラーデバイス（ＤＭＤ）である。本出願の背景で説明し
たように、これらは変調を行って強度変化やカラーによ
り観察者に知覚させる２元デバイスである。ＳＬＭ１７
の例はテキサスインスツルメンツ社製ＤＭＤデバイスで
あり、各ピクセルミラーには少くとも１ビットのデータ
記憶容量を有するメモリセルが付随しており全画素が同
時にスイッチされる。
ラーデバイス（ＤＭＤ）である。本出願の背景で説明し
たように、これらは変調を行って強度変化やカラーによ
り観察者に知覚させる２元デバイスである。ＳＬＭ１７
の例はテキサスインスツルメンツ社製ＤＭＤデバイスで
あり、各ピクセルミラーには少くとも１ビットのデータ
記憶容量を有するメモリセルが付随しており全画素が同
時にスイッチされる。
【００１８】しかしながら、本発明はＳＬＭ１７にＤＭ
Ｄを使用することに限定されるものではなく、アドレス
可能な画素を有する他の２元空間的光変調器に使用する
こともできる。適切なＳＬＭ１７に共通する特徴は一時
に一行のローディングが行われることである。各ＶＲＡ
Ｍデバイスの行に記憶されるデータは必ずしもＳＬＭ１
７へダウンロードされるディスプレイデータの行と一致
しないため、明確にする方が良い場合には、後者はＶＲ
ＡＭ行に対して“ディスプレイ行”と呼ぶ。
Ｄを使用することに限定されるものではなく、アドレス
可能な画素を有する他の２元空間的光変調器に使用する
こともできる。適切なＳＬＭ１７に共通する特徴は一時
に一行のローディングが行われることである。各ＶＲＡ
Ｍデバイスの行に記憶されるデータは必ずしもＳＬＭ１
７へダウンロードされるディスプレイデータの行と一致
しないため、明確にする方が良い場合には、後者はＶＲ
ＡＭ行に対して“ディスプレイ行”と呼ぶ。
【００１９】図２はフレームバッファ１６およびＳＬＭ
１７の詳細図である。フレームバッファ１６は本発明に
従って分割され、実施例では４部分、すなわち、左上フ
レームバッファ１６ａ、右上フレームバッファ１６ｂ、
左下フレームバッファ１６ｃ、および右下フレームバッ
ファ１６ｄを有している。この４分割には上下および左
右分割が含まれ、後記するように、所要のデータ接続幅
は 1／4 に低減される。しかしながら、後記するよう
に、上下分割を使用して２分割を実施することもでき
る。事実、フレームバッファ１６の各分割部分の入力帯
域幅が入力ビデオデータの帯域幅以上であれば、フレー
ムバッファ１６は任意の整数部分へ分割することができ
る。
１７の詳細図である。フレームバッファ１６は本発明に
従って分割され、実施例では４部分、すなわち、左上フ
レームバッファ１６ａ、右上フレームバッファ１６ｂ、
左下フレームバッファ１６ｃ、および右下フレームバッ
ファ１６ｄを有している。この４分割には上下および左
右分割が含まれ、後記するように、所要のデータ接続幅
は 1／4 に低減される。しかしながら、後記するよう
に、上下分割を使用して２分割を実施することもでき
る。事実、フレームバッファ１６の各分割部分の入力帯
域幅が入力ビデオデータの帯域幅以上であれば、フレー
ムバッファ１６は任意の整数部分へ分割することができ
る。
【００２０】例として、ＳＬＭ１７は７６８×５７６ピ
クセルアレイとする。しかしながら、ここに記載する概
念は、ここに記載するデータ幅を適切に変えて、任意サ
イズのアレイにより実施することができる。
クセルアレイとする。しかしながら、ここに記載する概
念は、ここに記載するデータ幅を適切に変えて、任意サ
イズのアレイにより実施することができる。
【００２１】ＳＬＭ１７は上部１７ａおよび下部１７ｂ
へ分割される。図３に関して後記するように、ＳＬＭ１
７はフレームバッファ１６から上部１７ａに関連する４
８個の１６ビットシフトレジスタおよび下部１７ｂに関
連する４８個の１６ビットシフトレジスタへ同時にデー
タを受信する。したがって、これら２部分へのデータ接
続は各々４８ビット幅となる。
へ分割される。図３に関して後記するように、ＳＬＭ１
７はフレームバッファ１６から上部１７ａに関連する４
８個の１６ビットシフトレジスタおよび下部１７ｂに関
連する４８個の１６ビットシフトレジスタへ同時にデー
タを受信する。したがって、これら２部分へのデータ接
続は各々４８ビット幅となる。
【００２２】分割しない場合には、フレームバッファ１
６はＳＬＭ１７へのその出力と一致する９６の入力接続
を必要とする。しかしながら、分割によりフレームバッ
ファ１６へのデータ入力接続を狭めることができる。例
えば、本出願を背景としたデータ転送速度計算を使用す
るには、入力データ語は少くとも２３．０４ビット幅で
なければならない。したがって、フレームバッファ１６
は各々が２４ビット入力線を有する４部分へ分割するこ
とができる。また、フレームバッファ１６は１６ビット
線を有する６部分もしくは４８ビット線を有する２部分
へ分割することができる。市販されているＶＲＡＭの物
理的なデバイス制約条件によりアドレス可能性が影響を
受け、これらのオプションは幾分制限される。
６はＳＬＭ１７へのその出力と一致する９６の入力接続
を必要とする。しかしながら、分割によりフレームバッ
ファ１６へのデータ入力接続を狭めることができる。例
えば、本出願を背景としたデータ転送速度計算を使用す
るには、入力データ語は少くとも２３．０４ビット幅で
なければならない。したがって、フレームバッファ１６
は各々が２４ビット入力線を有する４部分へ分割するこ
とができる。また、フレームバッファ１６は１６ビット
線を有する６部分もしくは４８ビット線を有する２部分
へ分割することができる。市販されているＶＲＡＭの物
理的なデバイス制約条件によりアドレス可能性が影響を
受け、これらのオプションは幾分制限される。
【００２３】７６８×５７６ピクセルイメージに対し
て、上部フレームバッファ１６ａおよび１６ｂはビデオ
データの上位２８８行を受信し、下部フレームバッファ
１６ｃおよび１６ｄは下位２８８行を受信する。ビデオ
データはフレームバッファ１６の上下部へ一時に一行ず
つ記憶される。したがって、任意所与の時間にロードさ
れるのは上部もしくは下部の一方のみである。図２に示
すように、上下部は共通入力データバス２１を使用する
ことができ、それによりフレームバッファ１６とのデー
タ入力接続は半減される。集積回路の場合には、入力デ
ータピン数が半分になる。
て、上部フレームバッファ１６ａおよび１６ｂはビデオ
データの上位２８８行を受信し、下部フレームバッファ
１６ｃおよび１６ｄは下位２８８行を受信する。ビデオ
データはフレームバッファ１６の上下部へ一時に一行ず
つ記憶される。したがって、任意所与の時間にロードさ
れるのは上部もしくは下部の一方のみである。図２に示
すように、上下部は共通入力データバス２１を使用する
ことができ、それによりフレームバッファ１６とのデー
タ入力接続は半減される。集積回路の場合には、入力デ
ータピン数が半分になる。
【００２４】上下分割に使用したのと同じ概念を使用し
て半行をフレームバッファ１６の左右部へロードするこ
とができる。これにより入力接続線数はさらに半減され
る。図示するように、新しい各部には新たに制御信号が
必要となる。しかしながら、各部を別々の時間にロード
することができるため、分割によってフレームバッファ
１６との入力接続のサイズ、すなわちバス２１の幅、が
増大することはない。
て半行をフレームバッファ１６の左右部へロードするこ
とができる。これにより入力接続線数はさらに半減され
る。図示するように、新しい各部には新たに制御信号が
必要となる。しかしながら、各部を別々の時間にロード
することができるため、分割によってフレームバッファ
１６との入力接続のサイズ、すなわちバス２１の幅、が
増大することはない。
【００２５】最小データ入力語サイズを維持するのと同
じ概念を使用して、入力線を一緒に連結しかつ各部に対
して異なる時間にデータを読み込みながら、さまざまな
分割構成を使用することができる。もう一つの例とし
て、フレームバッファ１６は左右および中間行データへ
３分することができる。
じ概念を使用して、入力線を一緒に連結しかつ各部に対
して異なる時間にデータを読み込みながら、さまざまな
分割構成を使用することができる。もう一つの例とし
て、フレームバッファ１６は左右および中間行データへ
３分することができる。
【００２６】４分割を行う場合には、フレームバッファ
１６の入力バス２１は上下各部への等幅バスへ分岐さ
れ、さらに左右各部への等幅バスへ分岐される。すなわ
ち、フレームバッファ１６の４部分の各々の入力バスを
一緒に配線することができる。後記するように、任意の
一期間中にどの部分がデータを受信するかは別々の選定
信号（＊ＲＡＳ＊）により決定される。図２に示すよう
に、実施例では入力バス２１は２４ビット幅である。
１６の入力バス２１は上下各部への等幅バスへ分岐さ
れ、さらに左右各部への等幅バスへ分岐される。すなわ
ち、フレームバッファ１６の４部分の各々の入力バスを
一緒に配線することができる。後記するように、任意の
一期間中にどの部分がデータを受信するかは別々の選定
信号（＊ＲＡＳ＊）により決定される。図２に示すよう
に、実施例では入力バス２１は２４ビット幅である。
【００２７】ドライバ／バッファ２２はデシメーション
プロセッサ１５から入力データを受信してそれを入力バ
ス２１へ駆動する。他のドライバ／バッファ２３および
２４はさまざまなＶＲＡＭ制御信号を受信して駆動す
る。図２において、フレームバッファ１６の上部へ行く
これらの信号は“Ｕ”で示され、フレームバッファ１６
の下部へ行くものは“Ｌ”で示されている。フレームバ
ッファ１６の全部分に対して共通であって一緒に配線で
きるものは“ＵＬ”で示されている。
プロセッサ１５から入力データを受信してそれを入力バ
ス２１へ駆動する。他のドライバ／バッファ２３および
２４はさまざまなＶＲＡＭ制御信号を受信して駆動す
る。図２において、フレームバッファ１６の上部へ行く
これらの信号は“Ｕ”で示され、フレームバッファ１６
の下部へ行くものは“Ｌ”で示されている。フレームバ
ッファ１６の全部分に対して共通であって一緒に配線で
きるものは“ＵＬ”で示されている。
【００２８】制御信号には共通クロック信号（ＣＬ
Ｋ）、上部ＶＲＡＭアドレス（ＵＲＡＭＡ）および下部
ＶＲＡＭアドレス（ＬＲＡＭＡ）が含まれる。制御信号
にはフレームバッファ１６各部の選定信号（ＵＲＡＳ
０，ＵＲＡＳ１，ＬＲＡＳ０，ＬＲＡＳ１）も含まれ
る。クロック信号の他に、他の共通制御信号として、読
取りおよび書込み等の、さまざまなＶＲＡＭ機能を制御
する信号が含まれる。図２において、これらの信号は一
つのドライババッファ、すなわち、ドライババッファ２
３、を介したフレームバッファ１６への共通入力線を共
有するものとして示されている。図２に図示されてはい
ないが、これらの制御信号は適切な通信回線によりさら
に各部と通信される。
Ｋ）、上部ＶＲＡＭアドレス（ＵＲＡＭＡ）および下部
ＶＲＡＭアドレス（ＬＲＡＭＡ）が含まれる。制御信号
にはフレームバッファ１６各部の選定信号（ＵＲＡＳ
０，ＵＲＡＳ１，ＬＲＡＳ０，ＬＲＡＳ１）も含まれ
る。クロック信号の他に、他の共通制御信号として、読
取りおよび書込み等の、さまざまなＶＲＡＭ機能を制御
する信号が含まれる。図２において、これらの信号は一
つのドライババッファ、すなわち、ドライババッファ２
３、を介したフレームバッファ１６への共通入力線を共
有するものとして示されている。図２に図示されてはい
ないが、これらの制御信号は適切な通信回線によりさら
に各部と通信される。
【００２９】図３はＳＬＭ１７の詳細図である。さまざ
まな時間にフレームバッファ１６のさまざまな部分へデ
ータがロードされるが、フレームバッファ１６の出力デ
ータはＳＬＭ１７の上部１７ａおよび下部１７ｂへ同時
にロードされる。実施例では、フレームバッファ１６の
出力は、各線が１ビットを運ぶ、２組の４８線によりＳ
ＬＭ１７へ送られる。１組のデータ線は上部１７ａへロ
ードされもう１組は下部１７ｂへロードされる。ＳＬＭ
１７のローディングはビットフレーム内で生じ、ビデオ
データの各フレームからの１ビットが一行ずつロードさ
れる。フレームバッファ１６からＳＬＭ１７へデータを
読み取る時の代表的な“バースト”レートはＳＬＭ１７
へのワイヤ入力当り３０メガビット／秒である。
まな時間にフレームバッファ１６のさまざまな部分へデ
ータがロードされるが、フレームバッファ１６の出力デ
ータはＳＬＭ１７の上部１７ａおよび下部１７ｂへ同時
にロードされる。実施例では、フレームバッファ１６の
出力は、各線が１ビットを運ぶ、２組の４８線によりＳ
ＬＭ１７へ送られる。１組のデータ線は上部１７ａへロ
ードされもう１組は下部１７ｂへロードされる。ＳＬＭ
１７のローディングはビットフレーム内で生じ、ビデオ
データの各フレームからの１ビットが一行ずつロードさ
れる。フレームバッファ１６からＳＬＭ１７へデータを
読み取る時の代表的な“バースト”レートはＳＬＭ１７
へのワイヤ入力当り３０メガビット／秒である。
【００３０】ＳＬＭ１７の上部１７ａおよび下部１７ｂ
は各々が入力装置３１ａおよび３１ｂを有している。各
入力装置３１ａおよび３１ｂはシフトレジスタ層３２ａ
および３２ｂ、並列ラッチ３３ａおよび３３ｂ、および
列ドライバ３４ａおよび３４ｂを有している。シフトレ
ジスタ３２ａおよび３２ｂはフレームバッファ１６の上
下部から２組の４８ビット幅データ語を受信する。フレ
ームバッファ１６からの各ワイヤには４８個の１６ビッ
トシフトレジスタの一つが付随している。１６クロック
サイクル後の７６８ビット行イメージの場合には、イメ
ージの全行が各シフトレジスタ層３２ａおよび３２ｂ内
に記憶される。シフトレジスタ層３２ａおよび３２ｂは
共通クロック信号（ＣＬＫ）により制御される。
は各々が入力装置３１ａおよび３１ｂを有している。各
入力装置３１ａおよび３１ｂはシフトレジスタ層３２ａ
および３２ｂ、並列ラッチ３３ａおよび３３ｂ、および
列ドライバ３４ａおよび３４ｂを有している。シフトレ
ジスタ３２ａおよび３２ｂはフレームバッファ１６の上
下部から２組の４８ビット幅データ語を受信する。フレ
ームバッファ１６からの各ワイヤには４８個の１６ビッ
トシフトレジスタの一つが付随している。１６クロック
サイクル後の７６８ビット行イメージの場合には、イメ
ージの全行が各シフトレジスタ層３２ａおよび３２ｂ内
に記憶される。シフトレジスタ層３２ａおよび３２ｂは
共通クロック信号（ＣＬＫ）により制御される。
【００３１】シフトレジスタ層３２ａおよび３２ｂはロ
ードされた後、各々がそのデータ行を１クロックサイク
ルで並列ラッチ３３ａおよび３３ｂへ転送する。並列ラ
ッチ３３ａおよび３３ｂは各々がデータの１６ビットを
記憶する４８ブロックとして構成されている。データが
ラッチされている間に、データの次行をシフトレジスタ
層３２ａおよび３２ｂへロードすることができる。並列
ラッチ３３ａおよび３３ｂは共通ロード、セット、およ
びリセット信号（ＬＤ，ＰＳＥＴ，ＰＲＥＳＥＴ）によ
り制御される。列ドライバ３４ａおよび３４ｂはデータ
の１ビットを画素アレイ３０ａおよび３０ｂの各列へ駆
動する。
ードされた後、各々がそのデータ行を１クロックサイク
ルで並列ラッチ３３ａおよび３３ｂへ転送する。並列ラ
ッチ３３ａおよび３３ｂは各々がデータの１６ビットを
記憶する４８ブロックとして構成されている。データが
ラッチされている間に、データの次行をシフトレジスタ
層３２ａおよび３２ｂへロードすることができる。並列
ラッチ３３ａおよび３３ｂは共通ロード、セット、およ
びリセット信号（ＬＤ，ＰＳＥＴ，ＰＲＥＳＥＴ）によ
り制御される。列ドライバ３４ａおよび３４ｂはデータ
の１ビットを画素アレイ３０ａおよび３０ｂの各列へ駆
動する。
【００３２】上部画素アレイ３０ａおよび下部画素アレ
イ３０ｂは各々が行セレクタ３５ａおよび３５ｂと連絡
されている。行セレクタ３５ａおよび３５ｂは簡単なデ
コーダであり、各々が上下アレイ３０ａおよび３０ｂに
充填される２８８行の中の一行を表わすアドレスデータ
（ＵＡＤＤおよびＬＡＤＤ）の９ビットを受信する。
イ３０ｂは各々が行セレクタ３５ａおよび３５ｂと連絡
されている。行セレクタ３５ａおよび３５ｂは簡単なデ
コーダであり、各々が上下アレイ３０ａおよび３０ｂに
充填される２８８行の中の一行を表わすアドレスデータ
（ＵＡＤＤおよびＬＡＤＤ）の９ビットを受信する。
【００３３】したがって、ＳＬＭ１７の全画素３０を充
填するには１６クロックサイクル／行×２８８行が必要
である。上下画素アレイ３０ａおよび３０ｂの全ピクセ
ルメモリがロードされると、共通リセット信号（ＢＩＡ
ＳＲＳＴ）に応答して、記憶されたデータに従ってピク
セルの状態が同時に変化する。他のＳＬＭ１７制御信号
として上下行アドレス（ＵＡＤＤおよびＬＡＤＤ）、上
下行イネーブル（ＵＥＮおよびＬＥＮ）、およびブロッ
クマスクロード（ＢＬＫＭＳＫＬＤ）が含まれる。
填するには１６クロックサイクル／行×２８８行が必要
である。上下画素アレイ３０ａおよび３０ｂの全ピクセ
ルメモリがロードされると、共通リセット信号（ＢＩＡ
ＳＲＳＴ）に応答して、記憶されたデータに従ってピク
セルの状態が同時に変化する。他のＳＬＭ１７制御信号
として上下行アドレス（ＵＡＤＤおよびＬＡＤＤ）、上
下行イネーブル（ＵＥＮおよびＬＥＮ）、およびブロッ
クマスクロード（ＢＬＫＭＳＫＬＤ）が含まれる。
【００３４】他の実施例 実施例を参照して本発明を説明してきたが、本説明は制
限的意味合いを有するものではない。同業者ならば実施
例のさまざまな修正および別の実施例が自明であると思
われる。したがって、発明の範囲内に入るあらゆる修正
例が特許請求の範囲に含まれるものとする。
限的意味合いを有するものではない。同業者ならば実施
例のさまざまな修正および別の実施例が自明であると思
われる。したがって、発明の範囲内に入るあらゆる修正
例が特許請求の範囲に含まれるものとする。
【００３５】以上の説明に関し、更に以下の項を開示す
る (1) グラフィックイメージの行列を表わすデータを記
憶し表示する投射回路において、該回路は、イメージの
行を表わすデータを受信して前記データから前記イメー
ジを再生する空間的光変調器と、２つ以上の部分へ分割
された入力ビデオデータのフレームを記憶するビデオラ
ンダムアクセスフレームメモリであって前記各部分が入
力ビデオデータの一部を受信し前記各部分が共通データ
入力バスを共有し前記各部分に対する前記データは選定
信号に応答して別々の時間に前記フレームメモリへロー
ドされるが前記フレームから前記空間的光変調器へのダ
ウンロードは全部分から同時にデータバーストとして行
われるビデオランダムアクセスフレームメモリと、前記
ビデオランダムアクセスメモリの各部分へアドレスを送
出する通信手段、を具備する投射回路。
る (1) グラフィックイメージの行列を表わすデータを記
憶し表示する投射回路において、該回路は、イメージの
行を表わすデータを受信して前記データから前記イメー
ジを再生する空間的光変調器と、２つ以上の部分へ分割
された入力ビデオデータのフレームを記憶するビデオラ
ンダムアクセスフレームメモリであって前記各部分が入
力ビデオデータの一部を受信し前記各部分が共通データ
入力バスを共有し前記各部分に対する前記データは選定
信号に応答して別々の時間に前記フレームメモリへロー
ドされるが前記フレームから前記空間的光変調器へのダ
ウンロードは全部分から同時にデータバーストとして行
われるビデオランダムアクセスフレームメモリと、前記
ビデオランダムアクセスメモリの各部分へアドレスを送
出する通信手段、を具備する投射回路。
【００３６】(2) 第１項記載の投射回路において、前
記フレームメモリは各々がディスプレイデータの上下行
を受信する２部分へ分割されている、投射回路。
記フレームメモリは各々がディスプレイデータの上下行
を受信する２部分へ分割されている、投射回路。
【００３７】(3) 第１項記載の投射回路において、前
記フレームメモリは各々が左右ディスプレイ行データを
受信する２部分へ分割されている、投射回路。
記フレームメモリは各々が左右ディスプレイ行データを
受信する２部分へ分割されている、投射回路。
【００３８】(4) 第１項記載の投射回路において、前
記フレームメモリは各々が左上ディスプレイ行、右上デ
ィスプレイ行、左下ディスプレイ行、および右下ディス
プレイ行データを受信する４部分へ分割されている、投
射回路。
記フレームメモリは各々が左上ディスプレイ行、右上デ
ィスプレイ行、左下ディスプレイ行、および右下ディス
プレイ行データを受信する４部分へ分割されている、投
射回路。
【００３９】(5) 第１項記載の投射回路において、前
記空間的光変調器および前記フレームメモリは集積回路
として製作される、投射回路。
記空間的光変調器および前記フレームメモリは集積回路
として製作される、投射回路。
【００４０】(6) 第１項記載の投射回路において、前
記空間的光変調器は各々がピクセルメモリを付随する画
素を有する可変形ミラーデバイスである、投射回路。
記空間的光変調器は各々がピクセルメモリを付随する画
素を有する可変形ミラーデバイスである、投射回路。
【００４１】(7) 第１項記載の投射回路において、前
記空間的光変調器は入力レジスタ層、並列ラッチ層、お
よび画素アレイにより構成される、投射回路。
記空間的光変調器は入力レジスタ層、並列ラッチ層、お
よび画素アレイにより構成される、投射回路。
【００４２】(8) 第１項記載の投射回路において、前
記空間的光変調器は上下画素アレイに分割され、上下行
を表わす前記データは同時に前記画素アレイへ送出され
る、投射回路。
記空間的光変調器は上下画素アレイに分割され、上下行
を表わす前記データは同時に前記画素アレイへ送出され
る、投射回路。
【００４３】(9) 第１項記載の投射回路において、前
記フレームメモリは各々が前記データを前記空間的光メ
モリへ転送するシフトレジスタを有するいくつかのビデ
オランダムアクセスメモリデバイスにより構成され、前
記各シフトレジスタは一行のディスプレイデータと同じ
幅である、投射回路。
記フレームメモリは各々が前記データを前記空間的光メ
モリへ転送するシフトレジスタを有するいくつかのビデ
オランダムアクセスメモリデバイスにより構成され、前
記各シフトレジスタは一行のディスプレイデータと同じ
幅である、投射回路。
【００４４】(10) 第１項記載の投射回路において、前
記フレームメモリの各部分のライトおよびリード制御信
号およびアドレス線は共通入力線へ連結されている、投
射回路。
記フレームメモリの各部分のライトおよびリード制御信
号およびアドレス線は共通入力線へ連結されている、投
射回路。
【００４５】(11) イメージを表わすデータを変調光へ
変換するグラフィックイメージディスプレイシステムに
おいて、該システムは、ビデオ情報を含む信号を受信可
能な受信機と、前記受信機と連絡されて前記受信機から
前記信号を受信し前記信号のビデオ成分を分離するチュ
ーナーと、前記チューナーと連絡されて前記ビデオ成分
を空間的光変調器が使用する１組のデータへ変換するプ
ロセッサーと、前記プロセッサーと連絡されて前記デー
タを記憶するビデオランダムアクセスフレームであって
各々がデータの一部分を受信する２つ以上の部分へ分割
され各部分が共通データ入力バスを共有し前記各部分に
対する前記データは選定信号に応答して別々の時間に前
記フレームメモリへロードされるビデオランダムアクセ
スフレームメモリと、光源と、前記フレームメモリと連
絡されてイメージの行を表わすデータを受信し前記デー
タから前記イメージを再生する空間的光変調器と、前記
イメージを投射する光学系、を具備するグラフィックイ
メージディスプレイシステム。
変換するグラフィックイメージディスプレイシステムに
おいて、該システムは、ビデオ情報を含む信号を受信可
能な受信機と、前記受信機と連絡されて前記受信機から
前記信号を受信し前記信号のビデオ成分を分離するチュ
ーナーと、前記チューナーと連絡されて前記ビデオ成分
を空間的光変調器が使用する１組のデータへ変換するプ
ロセッサーと、前記プロセッサーと連絡されて前記デー
タを記憶するビデオランダムアクセスフレームであって
各々がデータの一部分を受信する２つ以上の部分へ分割
され各部分が共通データ入力バスを共有し前記各部分に
対する前記データは選定信号に応答して別々の時間に前
記フレームメモリへロードされるビデオランダムアクセ
スフレームメモリと、光源と、前記フレームメモリと連
絡されてイメージの行を表わすデータを受信し前記デー
タから前記イメージを再生する空間的光変調器と、前記
イメージを投射する光学系、を具備するグラフィックイ
メージディスプレイシステム。
【００４６】(12) 第１１項記載のディスプレイシステ
ムにおいて、前記フレームメモリは各々がディスプレイ
データの上下行を受信する２部分へ分割されている、デ
ィスプレイシステム。
ムにおいて、前記フレームメモリは各々がディスプレイ
データの上下行を受信する２部分へ分割されている、デ
ィスプレイシステム。
【００４７】(13) 第１１項記載のディスプレイシステ
ムにおいて、前記フレームメモリは各々が左右ディスプ
レイ行データを受信する２部分へ分割されている、ディ
スプレイシステム。
ムにおいて、前記フレームメモリは各々が左右ディスプ
レイ行データを受信する２部分へ分割されている、ディ
スプレイシステム。
【００４８】(14) 第１１項記載のディスプレイシステ
ムにおいて、前記フレームメモリは各々が左上ディスプ
レイ行、右上ディスプレイ行、左下ディスプレイ行、お
よび右下ディスプレイ行データを受信する４部分へ分割
されている、ディスプレイシステム。
ムにおいて、前記フレームメモリは各々が左上ディスプ
レイ行、右上ディスプレイ行、左下ディスプレイ行、お
よび右下ディスプレイ行データを受信する４部分へ分割
されている、ディスプレイシステム。
【００４９】(15) 空間的光変調器を有するビデオラン
ダムアクセスフレームバッファメモリの使用方法におい
て、該方法は、ビデオランダムアクセスフレームメモリ
への別々の選定信号を励起して各々がビデオデータのフ
レームの一部分を受信し記憶する２つ以上の部分へ前記
メモリを機能的に分割するようにし、前記選定信号に応
答して各部分へ別々の時間に共有データ入力バスを介し
て前記データを送出することにより前記フレームバッフ
ァメモリをロードし、共通クロック信号に応答して各部
分から空間的光変調器へ同時に前記ビデオデータを送出
する、ステップからなる方法。
ダムアクセスフレームバッファメモリの使用方法におい
て、該方法は、ビデオランダムアクセスフレームメモリ
への別々の選定信号を励起して各々がビデオデータのフ
レームの一部分を受信し記憶する２つ以上の部分へ前記
メモリを機能的に分割するようにし、前記選定信号に応
答して各部分へ別々の時間に共有データ入力バスを介し
て前記データを送出することにより前記フレームバッフ
ァメモリをロードし、共通クロック信号に応答して各部
分から空間的光変調器へ同時に前記ビデオデータを送出
する、ステップからなる方法。
【００５０】(16) 第１５項記載の方法において、前記
フレームメモリをローディングする方法はディスプレイ
データの上下行をそれぞれ前記フレームメモリの上下部
分へ送出することにより行われる空間的光変調器を有す
るビデオランダムアクセスフレームバッファメモリの使
用方法。
フレームメモリをローディングする方法はディスプレイ
データの上下行をそれぞれ前記フレームメモリの上下部
分へ送出することにより行われる空間的光変調器を有す
るビデオランダムアクセスフレームバッファメモリの使
用方法。
【００５１】(17) 第１５項記載の方法において、前記
フレームメモリをロードする前記ステップは左上、右
上、左下および右下行ディスプレイデータをそれぞれ前
記フレームメモリの左上、右上、左下および右下部分へ
送出することにより行われる空間的光変調器を有するビ
デオランダムアクセスフレームバッファの使用方法。
フレームメモリをロードする前記ステップは左上、右
上、左下および右下行ディスプレイデータをそれぞれ前
記フレームメモリの左上、右上、左下および右下部分へ
送出することにより行われる空間的光変調器を有するビ
デオランダムアクセスフレームバッファの使用方法。
【００５２】(18) 第１５項記載の方法において、さら
に前記フレームメモリへの共通入力を共有する通信回線
を介して前記フレームメモリの各部分へリードおよびラ
イト制御およびアドレス信号を送出するステップからな
る、空間的光変調器を有するビデオランダムアクセスフ
レームバッファの使用方法。
に前記フレームメモリへの共通入力を共有する通信回線
を介して前記フレームメモリの各部分へリードおよびラ
イト制御およびアドレス信号を送出するステップからな
る、空間的光変調器を有するビデオランダムアクセスフ
レームバッファの使用方法。
【００５３】(19) イメージディスプレイシステムにお
ける空間的光変調器１７用フレームバッファ１６。フレ
ームバッファ１６は各部分がビデオデータの一部分を表
わすデータを受信し記憶する数部分へ分割されたビデオ
ランダムアクセスメモリにより構成されている。各部は
別々のイネーブル信号に応答して別々の時間に共通入力
バスを介してそのデータを受信するが、そのデータを同
時にビットフレームバーストとして空間的光変調器１７
へ送出する。
ける空間的光変調器１７用フレームバッファ１６。フレ
ームバッファ１６は各部分がビデオデータの一部分を表
わすデータを受信し記憶する数部分へ分割されたビデオ
ランダムアクセスメモリにより構成されている。各部は
別々のイネーブル信号に応答して別々の時間に共通入力
バスを介してそのデータを受信するが、そのデータを同
時にビットフレームバーストとして空間的光変調器１７
へ送出する。
【００５４】関連特許出願 下記の特許出願は本出願に関連するものであり、参照と
して本明細書に組み入れられている。 米国特許出願第６７８，７６１号、代理人整理番号 第ＴＩ−１５７２１号“パルス幅変調ディスプレイシス
テムに使用するＤＭＤアーキテクチュアおよびタイミン
グ” 米国特許出願第７５６，００７号、代理人整理番号 第ＴＩ−１６５０８号“ＤＭＤディスプレイシステムコ
ントローラ” 米国特許出願第７５５，９８１号、代理人整理番号 第ＴＩ−１６５１０号“直交入出力および空間的再順序
付けデータフォーマッター” 米国特許出願第７５５，８８３号、代理人整理番号 第ＴＩ−１６５１１号“空間的光変調器のフレームバッ
ファ用ダイナミックメモリ割付け”。
して本明細書に組み入れられている。 米国特許出願第６７８，７６１号、代理人整理番号 第ＴＩ−１５７２１号“パルス幅変調ディスプレイシス
テムに使用するＤＭＤアーキテクチュアおよびタイミン
グ” 米国特許出願第７５６，００７号、代理人整理番号 第ＴＩ−１６５０８号“ＤＭＤディスプレイシステムコ
ントローラ” 米国特許出願第７５５，９８１号、代理人整理番号 第ＴＩ−１６５１０号“直交入出力および空間的再順序
付けデータフォーマッター” 米国特許出願第７５５，８８３号、代理人整理番号 第ＴＩ−１６５１１号“空間的光変調器のフレームバッ
ファ用ダイナミックメモリ割付け”。
【図１】空間的光変調器を使用したビデオディスプレイ
装置用受信機および投射ディスプレイ装置。
装置用受信機および投射ディスプレイ装置。
【図２】図１のフレームバッファと空間的光変調器、お
よび関連するフレームバッファの制御信号を示す図。
よび関連するフレームバッファの制御信号を示す図。
【図３】各々が入力装置および関連する制御信号を付随
する上下画素アレイを有する空間的光変調器を示す図。
する上下画素アレイを有する空間的光変調器を示す図。
１１ 受信機 １２ チューナー １３ 信号プロセッサ １４ 投射システム １５ デシメーションプロセッサ １６ フレームバッファ １６ａ 左上フレームバッファ １６ｂ 右上フレームバッファ １６ｃ 左下フレームバッファ １６ｄ 右下フレームバッファ １７ 空間的光変調器 １７ａ 上部 １７ｂ 下部 １８ 光学装置 １９ 光源 ２１ 入力バス ２２ ドライバ／バッファ ２３ ドライバ／バッファ ２４ ドライバ／バッファ ３０ 画素 ３０ａ 画素アレイ ３０ｂ 画素アレイ ３１ａ 入力装置 ３１ｂ 入力装置 ３２ａ シフトレジスタ層 ３２ｂ シフトレジスタ層 ３３ａ 並列ラッチ ３３ｂ 並列ラッチ ３４ａ 列ドライバ ３４ｂ 列ドライバ ３５ａ 行セレクタ ３５ｂ 行セレクタ
Claims (3)
- 【請求項１】 グラフィックイメージの行列を表わすデ
ータを記憶し表示する投射回路において、該回路は、イ
メージの行を表わすデータを受信して前記データから前
記イメージを再生する空間的光変調器と、２つの以上の
部分へ分割された入力ビデオデータのフレームを記憶す
るビデオランダムアクセスフレームメモリであって前記
各部分が入力ビデオデータの一部を受信し前記各部分が
共通データ入力バスを共有し前記各部分に対する前記デ
ータは選定信号に応答して別々の時間に前記フレームメ
モリへロードされるが前記フレームから前記空間的光変
調器へのダウンロードは全部分から同時にデータバース
トとして行われるビデオランダムアクセスフレームメモ
リと、前記ビデオランダムアクセスメモリの各部分へア
ドレスを送出する通信手段、を具備する投射回路。 - 【請求項２】 イメージを表わすデータを変調光へ変換
するグラフィックイメージディスプレイシステムにおい
て、該システムは、ビデオ情報を含む信号を受信可能な
受信機と、前記受信機と連絡されて前記受信機から前記
信号を受信し前記信号のビデオ成分を分離するチューナ
ーと、前記チューナーと連絡されて前記ビデオ成分を空
間的光変調器が使用する１組のデータへ変換するプロセ
ッサーと、前記プロセッサーと連絡されて前記データを
記憶するビデオランダムアクセスフレームであって各々
がデータの一部分を受信する２つ以上の部分へ分割され
各部分が共通データ入力バスを共有し前記各部分に対す
る前記データは選定信号に応答して別々の時間に前記フ
レームメモリへロードされるビデオランダムアクセスフ
レームメモリと、光源と、前記フレームメモリと連絡さ
れてイメージの行を表わすデータを受信し前記データか
ら前記イメージを再生する空間的光変調器と、前記イメ
ージを投射する光学系、を具備するグラフィックイメー
ジディスプレイシステム。 - 【請求項３】 空間的光変調器を有するビデオランダム
アクセスフレームバッファメモリの使用方法において、
該方法は、ビデオランダムアクセスフレームメモリへの
別々の選定信号を励起して各々がビデオデータのフレー
ムの一部分を受信し記憶する２つ以上の部分へ前記メモ
リを機能的に分割するようにし、前記選定信号に応答し
て各部分へ別々の時間に共有データ入力バスを介して前
記データを送出することにより前記フレームバッファメ
モリをロードし、共通クロック信号に応答して各部分か
ら空間的光変調器へ同時に前記ビデオデータを送出す
る、ステップからなる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75602691A | 1991-09-06 | 1991-09-06 | |
| US756026 | 1991-09-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268557A true JPH05268557A (ja) | 1993-10-15 |
Family
ID=25041719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237217A Pending JPH05268557A (ja) | 1991-09-06 | 1992-09-04 | グラフィックイメージの行列を表わすデータを記憶表示する投射回路および空間的光変調器を有するビデオランダムアクセスフレームバッファメモリの使用方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0530761B1 (ja) |
| JP (1) | JPH05268557A (ja) |
| KR (1) | KR100266147B1 (ja) |
| DE (1) | DE69209941T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452024A (en) * | 1993-11-01 | 1995-09-19 | Texas Instruments Incorporated | DMD display system |
| EP0655723B1 (en) * | 1993-11-30 | 1998-07-22 | Texas Instruments Incorporated | Digital memory for display system using spatial light modulator |
| KR0149215B1 (ko) * | 1994-11-11 | 1998-10-15 | 배순훈 | 픽셀 구동 회로 |
| JP3900663B2 (ja) * | 1997-06-25 | 2007-04-04 | ソニー株式会社 | 光学空間変調素子及び画像表示装置 |
| US7822277B2 (en) | 2005-08-31 | 2010-10-26 | Ati Technologies Ulc | Method and apparatus for communicating compressed video information |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8622717D0 (en) * | 1986-09-20 | 1986-10-29 | Emi Plc Thorn | Display device |
| US4831452A (en) * | 1986-12-30 | 1989-05-16 | Victor Company Of Japan Ltd. | Image pickup device having a photoconductive optical modulator element |
| GB9024978D0 (en) * | 1990-11-16 | 1991-01-02 | Rank Cintel Ltd | Digital mirror spatial light modulator |
-
1992
- 1992-09-02 DE DE69209941T patent/DE69209941T2/de not_active Expired - Fee Related
- 1992-09-02 EP EP92114969A patent/EP0530761B1/en not_active Expired - Lifetime
- 1992-09-04 KR KR1019920016088A patent/KR100266147B1/ko not_active IP Right Cessation
- 1992-09-04 JP JP4237217A patent/JPH05268557A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006660A (ko) | 1993-04-21 |
| EP0530761A1 (en) | 1993-03-10 |
| DE69209941T2 (de) | 1996-09-05 |
| DE69209941D1 (de) | 1996-05-23 |
| EP0530761B1 (en) | 1996-04-17 |
| KR100266147B1 (ko) | 2000-09-15 |
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