KR100384348B1 - 영상데이타처리방법 - Google Patents

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Abstract

본 발명은 디지탈 데이타 스트림을 효율적이며 직교 방식으로 재순서화하는 데이타 재구성기/프레임 메모리(112)에 대해 개시한다. 개시된 재구성기/프레임 메모리(112)는 디지탈 데이타를 디스플레이하는 디스플레이 장치(124), 및 재구성기/프레임 메모리(112)와 디스플레이 장치(124) 사이에서 데이타의 전송을 조정하는 디스플레이 제어기(132)와 결합되어 통상 사용된다. 일 실시예에 따르면, 영상 디스플레이 시스템용 데이타 재구성기는 적어도 하나의 재구성기 메모리 플레인을 포함한다. 메모리 플레인은 입력 버스, 이 입력 버스와 통신 가능한 메모리 셀의 m×n 어레이, 및 m 비트 폭의 출력 버스를 포함한다. 메모리 셀 어레이는 m개의 n 비트 폭 입력 데이타 워드를 수신 및 저장하고 n개의 m 비트 폭 출력 데이타 워드를 출력한다. m 비트 폭 출력 데이타 워드의 각각은 m개의 n 비트 폭 입력 데이타 워드의 각각으로부터 취한 한 비트씩으로 이루어진다.

Description

영상 데이타 처리 방법
발명의 이용 분야
본 발명은 디스플레이 시스템 분야, 특히 디지탈 텔레비전 디스플레이 시스템에 사용되는 화상 데이타 조작 회로에 관한 것이다.
발명의 배경
텔레비전 같은 디스플레이 시스템은 완전-이동(full-motion) 영상을 일련의 정지 프레임으로서 디스플레이한다. 화상의 각 프레임은 직교하는 행과 열로 배치된 픽셀이라고 하는 2차원 배열의 픽처 소자로 구성된다. 화상 정보는 래스터-스캔 방식, 즉 위로부터 아래로 한 번에 한 라인씩 전송된다. 각 라인에서는 픽셀 정보가 좌로부터 우로 전송된다. 미국의 표준 텔레비전 시스템은 480개의 행을 가지며 각 행에서의 해상도는 약 572픽셀이다. VGA(video graphic adapter) 표준은 640픽셀의 480행으로 이루어지는 화상을 지정한다. 광폭 NTSC 텔레비전의 표준은 853픽셀의 480행의 화상을 지정한다. 고선명 TV에서는 보편적으로 받아들여지는 표준이없지만, 일부의 포맷은 1152행×2048열까지를 디스플레이한다.
표준 TV 방송은 아날로그 신호를 전송하므로 행의 각 픽셀은 이산적인 단위로서 보내지지 않고 오히려 전 행이 좌로부터 우로 아날로그 신호로서 전송된다. 음극선관(CRT) 같은 아날로그 디스플레이 장치는 레스터-스캔 화상 데이타를 수신하고 수신시의 시점에서 한 라인씩 이를 실시간으로 디스플레이 화면 상에 투사한다. 그러나, 많은 디지탈 디스플레이 시스템은 데이터가 동시에 전 화면에 디스플레이되어질 필요가 있다. 이것은 소정 화면에 대한 모든 데이타가 디스플레이되도록 준비될 때까지 데이터가 수신시에 저장되는 것을 필요로 한다. 따라서, 효율적인 데이터 저장 수단이 본 발명의 한 측면이다.
지금까지, 화상 데이타 전달에 대한 설명은 분할할 수 없는 단위로서의 단일픽셀에 대한 화상 데이타로 언급되었다. 그러나, 디지탈 디스플레이 시스템은 하나 이상의 가중된(weighted) 2진 비트로 이루어지는 화상 데이타를 필요로 한다. 하나 이상 비트의 화상 데이타를 갖는 디지탈 시스템은 전형적으로 소정 픽셀에 대한 모든 비트를 병렬로 전송한다. 예를 들면, 각 색마다 8 비트의 데이타를 갖는 3색 디스플레이는 전형적으로 각 픽셀마다 24 비트 폭의 한 워드를 전송한다. 디지탈 디스플레이 픽셀이 단지 한 번에 한 비트를 디스플레이할 수 있다면 픽셀에 대해 소망 강도의 레벨과 컬러를 생성하기 위해 24비트 각각이 순차로 디스플레이되어야 한다. 요구되는 "그레이 스케일(gray scale)"을 생성하는 방법 중 하나는 미국 특허 제5,278,562호 "DMD Architecture and Timing for use in a pulse-Width Modulated Display System"에 개시된 바와 같은 펄스 폭 변조이다.
인용된 특허에 개시된 방법을 사용하고 8 비트 단색 시스템이라고 가정할때, 8 비트의 화상은 일련의 8개의 1 비트 화상 또는 "비트 플레인"으로 디스플레이된다. 각 비트 플레인은 비트의 유의값에 직접 관계되는 시간 주기 동안 디스플레이된다. 예를 들면, 픽셀을 표현하는 각 데이타 워드의 최상위 비트로 이루어지는 비트 플레인이 추출되고 일정 시간 주기 동안 디스플레이된다. 그 후, 각 데이타워드의 다음 최상위 비트로 이루어지는 제2 비트 플레인이 추출되고 제1 주기의 1/2시간 주기 동안 디스플레이된다. 이 과정은 데이타 워드의 각 비트가 디스플레이될 때까지 계속된다.
화상 데이타는 병렬 데이타 비트로 이루어지는 픽셀의 직렬 스트림 형태로 수신되고, 각 픽셀에 대해 한 데이타 비트로 이루어지는 비트 플레인의 직렬 스트림 형태로 디스플레이된다. 비트-병렬, 픽셀-직렬 포맷의 화상 데이타를 픽셀-병렬, 비트-직렬 포맷의 화상 데이타로 변환하는 효율적인 수단이 요구되며 본 발명의 한측면이다.
발명의 개요
데이터 픽셀의 순서를 직교 방식으로 재구성하는 것을 수행하는 효율적인 수단을 제공하는 데이타 재구성기/프레임 메모리(data reformatter/frame memory)에 대해 개시되어 있다. 데이타 재구성기는 제1 데이타 워드의 스트림을 제2 데이타 워드의 스트림으로 변환한다. 여기서 각 제2 데이타 워드는 제1 데이타 워드의 각각으로부터 한 비트씩을 취합한다. 개시된 프레임 메모리는 데이타 워드가 디스플레이를 위해 요구될 때까지 제2데이타 워드의 스트림을 저장한다.
일실시예에 따르면, 데이타 재구성기는 m개의 n 비트 폭의 입력 데이타 워드를 입력 버스로부터 수신 및 저장하고 n개의 m 비트 폭의 출력 데이타 워드를 출력 데이터 버스로 출력하는 m×n 어레이의 메모리 셀을 포함하는 적어도 하나의 재구성기 메모리 플레인을 구비한다. 여기서, m-비트 폭의 출력 데이타 워드는 각 m개의 n 비트 폭의 입력 데이타 워드로부터의 한 비트씩으로 구성된다.
본 발명의 다른 실시예에 따르면, 디스플레이 시스템은 데이타 재구성기, 디스플레이 디바이스, 및 데이타 재구성기와 디스플레이 디바이스의 작동을 조정하는 제어기로 이루어진다. 데이타 재구성기는 m개의 n 비트 폭의 입력 데이타 워드를 수신 및 저장하고 n개의 m 비트 폭의 출력 데이타 워드를 출력하는 m×n 어레이의 메모리 셀로 이루어진다. 여기서 m 비트 폭의 출력 데이타 워드는 각 m개의 n비트 폭의 입력 데이타 워드로부터의 한 비트씩으로 구성된다.
개시된 데이타 재구성기/프레임 메모리는 영상 데이타를 처리할 수 있게 한다. 여기서 m개의 n 비트 입력 데이타 워드는 재구성기 메모리 내에 기록되고, 각 입력 데이타 워드로부터의 한 비트씩으로 구성된 n개의 m 비트 출력 데이타 워드는 재구성기 메모리로부터 판독된다. 통상 n개의 m 비트 출력 데이타 워드는 그 데이타가 디스플레이될 때까지 프레임 메모리에 저장된다.
양호한 실시예의 상세한 설명
제1도는 16픽셀의 한 행에 대한 일련의 8 비트 이진 화상 데이타 워드를 표현하는 8개의 파형(20)을 도시한다. 제1도의 파형(20) 아래에는 16픽셀 각각에 대한 화상 데이타의 2진 값의 16진 표현이 있다. 분명하게 하기 위해, 여기서의 16진수는 뒤에 'h' 문자가 붙는다. 16픽셀에 대한 화상 데이타는 제1도의 파형 아래에 도시된 일련의 16개의 8 비트 데이타 워드로 전송된다. 상술한 바와 같이, 한행 내의 모든 픽셀에 대한 소정 비트 유의값의 데이타는 동시에 디지탈 디스플레이로의 입력이 된다. 예를 들면, 제1도에 도시된 화상 데이타는 일련의 16개의 8 비트 워드, 즉 F0h, E1h, D2h, C3h, B4h, A5h, 96h, 87h, 78h, 69h, 5Ah, 4Bh, 3Ch, 2Dh, 1Eh, 0Fh로서 수신되지만, 디스플레이 디바이스에는 일련의 8개의 16비트 워드, 즉 FF00h, FOFOh, 3333h, 5555h, OOFFh, OFOFh, 3333h, 5555h로서 공급된다. 이러한 재그룹화를 성취하기 위해서 수행되는 기능을 직교 재순서화(orthogonalreordering)라고 한다. 여기에 개시된 재구성기 메모리의 한가지 기능은 영상 소스로부터의 데이타 스트림을 한 포맷으로 수신하고 데이타 비트가 디스플레이 디바이스에 의해 요구된 순서로 출력되도록 그 순서를 변경하므로써 직교 재순서화를 수행하는 것이다.
제2도에는 재순서화를 성취하는 한가지 방법이 도시되어 있다.한 행의 16픽셀에 대한 데이타가 재구성기(40)에 의해 수신되기 때문에 각 워드는 독립된 레지스터에 기록된다. 제2도에서, 픽셀 1에 대한 데이타 워드는 레지스터(42)에 기록되고, 제2 워드는 레지스터(44)에 기록되며, 제16 워드는 레지스터(48)에 기록된다. 모든 워드가 레지스터에 기록된 후 데이타는 재구성기(40)에서 판독되어 프레임 메모리에 저장된다. 제2도는 프레임 메모리고 출력될 16개의 레지스터의 각각으로부터 비트를 선택하는데 사용되는 멀티플렉서(56)를 도시한다. 레지스터의 출력이 개별적으로 인에이블될 수 있으면, 각 레지스터의 출력은 상호 접속될 수 있어 멀티플렉서(56)는 불필요하게 된다. 제2도는 데이타 재구성의 메카니즘만을 도시하고 있으므로, 동일 기능을 수행하는 다른 회로가 존재할 수 있다. 예를 들면, 직교 방식의 판독 및 기록 가능 신호에서는 레지스터와 멀티플렉서(56)를 사용하는 것보다는 오히려 표준 RAM 셀이 사용될 수 있다.
제3도는 데이타 재구성기 회로(59)의 다른 실시예의 개략도이다. 제3도에 도시된 예에서 각 데이타 워드는 24 비트 폭으로 3색의 각각에 대해 8 비트의 데이타 강도 데이타를 포함한다. 제3도에 도시된 재구성기 회로(59)는 광폭 NTSC 화상용으로 데이타를 재구성하도록 설계된다. 1994년 11월 2일 제출된 미국 특허 출윈 제08/________호 "A New Digital Micromirror Architecture for Wide Display Applications"에 개시된 바와 같이, 864픽셀의 수평 해상도를 갖는 변조기가 853픽셀의 광폭 NSTC 화상을 디스플레이하는데 사용될 수 있다. 왜냐하면 864는 16의 배수이기 때문에, 디지탈 처리 회로는 여분의 11픽셀을 더하므로씨 단순화될 수 있다. 각 행에서의 여분의 11픽셀은 디스플레이된 화상을 중심에 두며 전방으로부터 후방으로 화상의 투사를 바꾸는데 필요한 회로를 단순화하는데 사용될 수 있다. 제3도의 재구성기는 화상 데이타를 두개 행의 864(32×27)픽셀용으로 유지한다. 한 행의 픽셀들에 대한 데이타는 재구성기(61)의 절반에 기록되면서 다른 행의 데이타는 재구성기(63)의 다른 절반에서는 판독된다. 데이타 재구성기(61, 63)의 각 절반은 32개의 개별 메모리 플레인(60, 62, 64, 66)으로 구성되고, 그 각각은 27개의 픽셀에 대한 영상 데이타 워드를 재구성한다. 한 행 내의 각 픽셀에 대한 한 데이타 워드는 한 번에 메모리 플레인(60, 62, 64, 66)에 기록된다. 픽셀 1 내지 27에대한 데이타는 메모리 플레인(60)에 기록된다. 플레인(62)은 픽셀 28 내지 54에 대한 데이타를 유지하고, 플레인(66)은 픽셀 838 내지 864에 대한 데이타를 유지한다. 데이타의 한 행을 재구성기(61)의 제1 절반부에 기록한 후, 스위치(68)는 데이타의 제2행을 재구성기(63)의 제2 절반부로 향하게 하고 스위치(70)는 데이타의 제1행을 재구성기(61)의 제1 절반부로부터 판독되도록 한다.
데이타는 864 비트 폭의 24 워드로 재구성기(59)로부터 판독된다. 각 워드는 재구성기 메모리에 있는 32개의 메모리 플레인의 각각으로부터 취한 27개의 비트를 포함하고, 한 행의 모든 픽셀로부터 취한 동일 가중치 비트들로 이루어진다. 재구성기(61, 63)의 각 절반부의 출력에서 32개의 27비트 레지스터 어레이(72, 74)는 재구성된 출력 데이타를 래치한다. 한 차례의 판독 싸이클 후 스위치(76)가 출력될 다음 비트 값을 선택하기 위해 증분된다. 여기서 한 차례의 판독 싸이클 동안 한 가중치에 대한 화상 데이타의 모든 것이 판독된다. 데이타가 24 비트 워드로 재구성기(59)에 기록되고 864 비트 워드로 재구성기(59)에서 판독되기 때문에, 재구성기를 채우는 데는 864회의 기록 싸이클을 필요로 하지만 재구성기를 비우는 데는 24회의 판독 싸이클만을 필요로 한다.
개시된 데이타 재구성기(59)의 한 특징은 데이타의 재구성없이 데이타가 재구성기(59)를 통과할 수 있다는 것이다. 이러한 특징으로 인해 데이타 재구성기(59)와 재구성된 출력 데이타를 저장하는데 사용한 프레임 저장 메모리 사이에서 폴트 아이솔레이션(fault isolation)이 단순화된다. 데이타 재구성기 메모리 플레인(60, 62, 64, 66)으로의 입력 버스들은 27 비트 폭이다. 데이타재구성기(59)가 재구성 모드에 있을 때는 단지 24비트의 데이타 워드가 나머지의 3개 버스 라인을 사용하지 않으면서 데이타 재구성기(59)에 기록된다. 데이타 재구성기(59)가 시험 모드에 있을 때는, 27 비트의 데이타 워드가 데이타 재구성기(59)에 기록된다. 시험 모드에서 27개의 입력 라인은, 시험 데이타를 메모리 플레인(60, 62, 64, 66)에 의해 먼저 저장하지 않고 출력 레지스터 어레이(72, 74)에 직접 기록시키면서 각 메모리 플레인(60, 62, 64, 66)으로부터의 27개의 출력 라인에 접속된다. 재구성 모드에서는, 어레이(72, 74) 내의 32개의 모든 27 비트 출력 레지스터가 동시에 래치된다. 시험모드에서 레지스터들은 특정 데이타가 레지스터의 각각에 기록되도록 개별적으로 래치될 수 있다.
상술한 설명에 사용된 데이타 워드와 재구성기 메모리의 크기는 설명의 목적으로 선택된 것이다. 예를 들어, 한 실시예에서는 상술한 32개의 메모리 플레인(60, 62, 64, 66) 대신에 16개의 메모리 플레인(60, 62, 64, 66)만을 사용할 수도 있다. 이것은 재구성기(61, 63)의 각 절반의 용량을 데이타의 한 라인으로부터 데이타의 1/2 라인으로 감소시킨다. 재구성기(59)로부터의 출력 워드는 432 비트 폭이 되고 한 행의 픽셀의 절반에 대한 데이타의 한 비트를 포함한다. 다른 실시예에서는, VGA 호환의 디스플레이 시스템에 사용되도록 설계된 데이타 재구성기(59)는 단지 10개의 메모리 플레인(60, 62, 64, 66)을 포함하고, 그 각각은 32개의 24비트 워드를 보유하여 재구성기(61, 63)의 각 절반이 640픽셀의 행의 1/2에 대한 데이타의 모든 것을 포함할 수 있게 된다.
개시된 재구성기(59)의 다른 특징은 화상을 전방 또는 후방으로 투사시키기위해 재구성기(59)가 비트-플레인을 효율적으로 역 방향으로 할 수 있는 것이다. 개시된 재구성기(59)를 사용하여 비트-플레인을 역 방향으로 하기 위해 일어나야 하는 변화는 메모리 플레인(60, 62, 64, 66)이 채워지는 순서이다. 예를 들어, 전방-투사 디스플레이 시스템이 메모리 플레인(60)의 제1 위치로부터 메모리 플레인(66)의 마지막 위치로의 순서로 재구성기(59)에 기록하면, 시스템은 메모리 플레인(66)의 마지막 위치로부터 메모리 플레인(60)의 제1 위치로 메모리 플레인(60, 62, 64, 66)을 단지 채우므로써 후방-투사 디스플레이로 변화될 수 있다. 데이타가 메모리에서 판독되는 순서를 포함해서 여타 모든 동작은 그대로 유지된다.
제4도는 제3도에 도시된 메모리 플레인(60, 62, 64, 66)가 유사한 메모리 플레인(80)의 개략도이다. 메모리 플레인(80)은 한 행의 6픽셀의 각각에 대해 4 비트 워드를 유지한다. 제1 픽셀에 대한 데이타 워드는 입력 데이타 버스(86), 신호(88)상의 최하위 비트 및 신호(90) 상의 최상위 비트를 통해 메모리 플레인(80)에 있는 4개의 메모리 셀(84)의 제1 행(82)에 기록된다. 메모리 셀(84)에 대한 메모리 기록 싸이클은 행 인에이블 신호(92)에 의해 인에이블된다. 제2 픽셀에 대한 데이타는 행 인에이블 신호(96)를 사용하여 메모리 셀의 제2 행(94)으로 공급된다. 그 후, 제3 내지 제6 화상 데이타는 메모리 플레인(80)에 기록되어, 메모리 플레인(80)에 있는 메모리 셀(84)의 전부를 채운다.
데이타는 한 번에 한 열씩 메모리 셀(84)의 어레이로부터 판독된다. 예를 들면, 열 출력 인에이블 신호(98)는 메모리 셀 열(100)이 데이타 출력 버스(102)를구동할 수 있게 한다. 메모리 셀 열(100)은 픽셀1에 대한 데이타 워드의 최하위 비트를 라인(104) 상으로 구동하고 픽셀6에 대한 데이타 워드와 최하위 비트를 라인(106) 상으로 구동한다. 재구성기(80)에 의한 화상 데이타 출력은 데이타를 디스플레이할 필요가 있을 때까지 프레임 메모리에 저장될 수 있다. 종래 기술의 데이타 재구성기는 데이타 재구성기와 프레임 메모리 사이에서 과도한 상호 접속이 일어나는 것을 방지하기 위해 재구성된 데이타에 대해 병렬 대 직렬 변환을 수행한다. 병렬-직렬 변환은 진형적으로 데이터 재구성기의 출력 상에서 병렬-입력 시프트 레지스터에 의해 수행된다. 본 발명은 단일 집적 회로 내에 데이타 재구성기(59)와 프레임 메모리를 결합해서 시프트 레지스터의 어레이에 대한 필요성을 제거시킨다.
제5도는 본 발명에 따른 재구성기/프레임 메모리(112)의 블럭도이다. 한 행의 픽셀들을 나타내는 데이타는 입력 버스(114)를 경유해서 재구성기(61)의 한쪽 절반부로 입력된다. 재구성기(61)의 제1 절반부가 데이타로 채워진 후, 스위치(68, 70)의 위치는 데이타의 다음 행이 재구성기(63)의 제2 절반부에 기록되도록 변경되고 그 동안에 재구성된 데이타의 제1 행은 재구성기(61)의 제1 절반부로부터 판독되고 프레임 메모리(122)에 기록되며, 이메모리에 데이타는 디스플레이를 위해 요구될 때까지 저장된다.
프레임 메모리(122)와 디지탈 디스플레이 디바이스(124) 사이의 인터페이스는 상호 접속의 수를 감소시키기 위해 2개의 시프트 레지스터 어레이를 포함한다. 제1 시프트 레지스터 어레이(126)는 재구성기/프레임 메모리(112) 집적 회로 상에제작되며, 본 발명의 일실시예에 따르면, 27개의 32 비트 병렬-입력 직력-출력 시프트 레지스터로 구성된다. 디스플레이의 한 행에 대한 데이타는 제1 시프트 레지스터어레이(126)로 공급되고 32개의 27 비트 워드 형태로 시프트 아웃된다. 27 비트 데이타 워드의 각각은 행 내의 매 32번째 픽셀로부터 취한 한 비트씩으로 구성된다. 디지탈 디스플레이 디바이스(124)는 32개의 27 비트 데이타 워드를 수신하고 864 비트 폭의 데이타 워드를 재생성하기 위해 데이타에 대해 직렬-병렬 변환을 수행하는 입력 시프트 레지스터의 제2 어레이를 포함한다.
제5도에 도시된 제어기(132)는 어드레스 데이타, 타이밍 신호 및 스위치 제어신호를 재구성기/프레임 메모리(112) 및 디스플레이 디바이스(124)로 공급한다. 여기서 이들 두 장치는 재구성기/프레임 메모리(112)를 통해 디스플레이 디바이스(124)로의 데이타의 전송을 조정하는데 필요하다.
제6, 7, 8 및 9도는 4가지 상이한 디지탈 텔레비전 시스템에서의 재구성기/프레임 메모리와 디지탈 디스플레이 디바이스를 도시하는 블럭도이다. 제6도는 2개의 재구성기/프레임 메모리(134)의 사용을 도시하는데, 그 각각은 1/2행의 픽셀에 대한 데이타를 저장한다. 각 재구성기/프레임 메모리(134)는 픽셀 데이타의 한 행이 프레임 메모리로부터 16워드로 판독되도록 하는 27개의 16 비트 시프트 레지스터 어레이를 포함한다.
제7도의 디스플레이 시스템은 핑퐁 형식으로 2개의 재구성기/프레임 메모리(144) 사이에서 변경된다. 제7도에서 각 재구성기/프레임 메모리(144)는 전체 프레임을 저장하고, 다른 재구성기/프레임 메모리(144)가 기록되는 동안 한 프레임을 출력하는데 사용된다. 이러한 경우에 재구성기/프레임 메모리의 크기는 상술한 제5도의 것과 동일하다.
제8도는 영상 데이타의 한 프레임을 재구성하고 저장하기 위해 4개의 재구성기/프레임 메모리(140)를 사용하는 것을 도시한다. 제8도에서 각 재구성기/프레임 메모리(140)는 영상 데이타의 각 라인의 1/4을 저장한다. 데이타의 각 1/4 라인은 재구성기/프레임 메모리(140)와 디지탈 디스플레이 디바이스(142) 사이에서 16개의 32 비트 워드로 전송된다. 디지탈 디스플레이 디바이스(142)는 32 비트 워드를 병렬로 수신하고 이를 상술한 시프트 레지스터 기술을 사용하여 하나의 2048-비트 워드로 변환한다. 재구성기/프레임 메모리(140)는 각 행의 좌측, 좌측 중앙, 우측 중앙 및 우측의 1/4씩을 별도로 재구성한다.
제9도는 디지탈 디스플레이 디바이스(146)로 향하는 별도의 2개의 데이타 경로를 사용하는 것에 대해 도시한다. 한 데이타 재구성기/프레임 메모리(148)는 이 예에서는 라인 1 내지 240의 제1 데이타 경로(150)를 사용하여 디지탈 디스플레이 디바이스의 절반부로 데이타를 공급한다. 제2 데이타 재구성기/프레임 메모리(154)는 라인 241 내지 480의 데이타 경로(156)를 사용하여 디지탈 디스플레이 디바이스의 다른 절반부로 데이타를 공급한다.
이상과 같이, 통상의 디지탈 디스플레이 시스템에서는 데이터가 동시에 전화면 상에 디스플레이되어질 필요가 있으므로 소정 화면에 대한 모든 데이터가 디스플레이되도록 준비될 때까지 효율적인 데이터의 저장이 요구되는 데, 본 발명에 따른 데이터 재구성기/ 프레임 메모리를 사용하면 데이터 픽셀의 순서를 직교 방식으로 재구성함으로써 디스플레이될 데이터의 저장을 효율적으로 행할 수 있다.
상기 예들이 디지털 디스플레이인 디스플레이 장치를 참고로 언급하고 있지만, 디지털 화상 데이터는 아날로그 화상 데이터로 변환되고 아날로그 디스플레이 장치 상에서 디스플레이 될 수 있음을 이해할 것이다.
본 발명이 디지탈 화상 데이타를 재구성 및 저장하는 특정 방법과 이에 대한 디바이스의 특정 실시예의 관점에서 개시되었지만, 이러한 특정 참조는 후술되는 특허 청구의 범위를 제외하고는 본 발명의 범위를 제한하는 것으로 고려되지 않는다. 더우기, 본 발명이 특정 실시예와 관련되어 설명되었지만, 이 분야의 기술자들은 부가의 수정이 제안될 수 있고 후술되는 특허 청구의 범위 내에서 이러한 모는 수정이 가능함을 이해할 것이다.
제1도는 16픽셀의 각각에 대한 8 비트의 화상 데이타를 도시하는 파형도.
제2도는 본 발명에 따른 재구성기 회로의 일실시예의 개략도.
제3도는 본 발명에 따른 재구성기 회로의 일실시예의 블럭도.
제4도는 본 발명에 따른 재구성기 기능의 일실시예의 개략도.
제5도는 본 발명의 일실시예에 따라 개시된 재구성기/프레임 메모리의 블럭도.
제16도는 본 발명에 따른 두개의 재구성기/프레임 메모리를 포함하는 디스플레이 시스템의 일실시예의 블럭도.
제7도는 본 발명에 따른 두개의 재구성기/프레임 메모리를 포함하는 디스플레이 시스템의 일실시예의 블럭도.
제8도는 본 발명에 따른 네개의 재구성기/프레임 메모리를 포함하는 디스플레이 시스템의 일실시예의 블럭도.
제9도는 본 발명에 따른 두개의 재구성기/프레임 메모리를 포함하는 디스플레이 시스템의 일실시예의 블럭도.
도면의 주요 부분에 대한 부호의 설명
40, 61, 63 " 재구성기 42, 44 : 레지스터
56 : 멀티플렉서 59 : 재구성기 회로
60, 62, 64, 66 : 메모리 플레인 68 : 스위치
72, 74 : 어레이 86, 102 : 데이타 버스
122 : 프레임 메모리 124, 146 : 디스플레이 디바이스
150, 156 : 데이타 경로

Claims (7)

  1. 영상 데이터를 처리하기 위한 방법에 있어서,
    재구성기 메모리의 제1 절반부 내의 메모리 플레인을 선택하는 단계로서, 상기 재구성기 메모리는 상기 제1 절반부 및 제2 절반부를 포함하며, 상기 제1 및 제2 절반부 각각은 다수의 메모리 플레인을 포함하며, 상기 각각의 메모리 플레인은 m개 메모리 영역을 포함하며, 상기 메모리 영역 각각은 n-비트 입력 데이터 워드를 보유할 수 있는, 재구성기 메모리의 제1 절반부 내의 메모리 플레인을 선택하는 단계와,
    상기 선택된 메모리 플레인 내에 m개까지의 n-비트 입력 데이터 워드를 기록하는 단계와,
    상기 재구성기 메모리의 상기 제1 절반부 내의 상기 메모리 플레인 모두에 상기 입력 데이터 워드가 기록될 때까지 상기 선택 단계와 상기 기록 단계를 반복하는 단계와,
    상기 재구성기 메모리의 상기 제1 절반부 내의 상기 메모리 플레인 각각으로부터 n개의 m-비트 출력 데이터 워드를 판독하는 단계로서, 상기 m-비트 출력 데이터 워드 각각은 상기 선택된 메모리 플레인에 기록된 상기 m개의 n-비트 입력 데이터 워드 각각으로부터 취한 한 비트씩을 포함하는 n개의 m-비트 출력 데이터 워드를 판독하는 단계
    를 포함하는 영상 데이터 처리 방법.
  2. 제1항에 있어서,
    프레임 메모리에 상기 n개의 m-비트 출력 데이터 워드를 기록하는 단계와,
    상기 프레임 메모리로부터 상기 n개의 m-비트 출력 데이터 워드를 판독하는 단계
    를 더 포함하는 영상 데이타 처리 방법.
  3. 제1항에 있어서,
    상기 n개의 m-비트 출력 데이터 워드를 판독하는 단계는,
    상기 재구성기 메모리로부터 n개의 m-비트 출력 데이터 워드를 판독하는 단계로서, 상기 출력 데이터 워드는 상기 입력 데이터 워드 각각으로부터 취한 한 비트씩을 포함하며, 상기 출력 데이터 워드의 최상위 비트는 상기 재구성기 메모리에 기록된 상기 입력 데이터 워드의 첫 번째로부터 취해지고, 상기 출력 데이터 워드의 최하위 비트는 상기 재구성기 메모리에 기록된 상기 입력 데이터 워드의 마지막으로부터 취해지는 n개의 m-비트 출력 데이터 워드를 판독하는 단계를 포함하는 영상 데이타 처리 방법.
  4. 제1항에 있어서,
    상기 n개의 m-비트 출력 데이터 워드를 판독하는 단계는,
    상기 재구성기 메모리로부터 n개의 m-비트 출력 데이터 워드를 판독하는 단계로서, 상기 출력 데이터 워드는 상기 입력 데이터 워드 각각으로부터 취한 한 비트씩을 포함하며, 상기 출력 데이터 워드의 최상위 비트는 상기 재구성기 메모리에 기록된 상기 입력 데이터 워드의 마지막으로부터 취해지고, 상기 출력 데이터 워드의 최하위 비트는 상기 재구성기 메모리에 기록된 상기 입력 데이터 워드의 첫 번째로부터 취해지는 n개의 m-비트 출력 데이터 워드를 판독하는 단계를 포함하는 영상 데이타 처리 방법.
  5. 제2항에 있어서,
    상기 프레임 메모리로부터 판독된 상기 m-비트 출력 데이터 워드를 병렬 포맷에서 직렬 포맷으로 변환하는 단계를 더 포함하는 영상 데이터 처리 방법.
  6. 제1항에 있어서,
    상기 재구성기 메모리의 상기 제2 절반부 내의 매모리 플레인을 선택하는 단계와,
    상기 재구성기 메모리의 상기 제2 절반부 내에서 선택된 상기 메모리 플레인에 m개까지의 n-비트 입력 데이터 워드를 기록하는 단계와,
    상기 재구성기 메모리의 상기 제2 절반부 내의 상기 메모리 플레인 모두에 상기 입력 데이터 워드가 기록될 때까지 상기 재구성기 메모리의 상기 제2 절반부내의 상기 메모리 플레인에 대한 상기 선택 단계와 상기 기록 단계를 반복하는 단계와,
    상기 재구성기 메모리의 상기 제2 절반부 내의 상기 메모리 플레인 각각으로부터 n개의 m-비트 출력 데이터 워드를 판독하는 단계로서, 상기 m-비트 출력 데이터 워드 각각은 상기 선택된 메모리 플레인에 기록된 상기 m개의 n-비트 입력 데이터 워드 각각으로부터 취한 한 비트씩을 포함하는 n개의 m-비트 출력 데이터 워드를 판독하는 단계
    를 더 포함하는 영상 데이터 처리 방법.
  7. 제6항에 있어서,
    상기 재궁성기 메모리의 상기 제1 절반부 내의 매모리 플레인에 대한 상기 판독 단계가 행해지면서, 상기 재구성기 메모리의 상기 제2 절반부 내의 메모리 플레인에 대한 상기 선택 단계 및 상기 반복 단계가 행해지는 영상 데이터 처리 방법.
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