JPH0526771Y2 - - Google Patents
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- JPH0526771Y2 JPH0526771Y2 JP1985178112U JP17811285U JPH0526771Y2 JP H0526771 Y2 JPH0526771 Y2 JP H0526771Y2 JP 1985178112 U JP1985178112 U JP 1985178112U JP 17811285 U JP17811285 U JP 17811285U JP H0526771 Y2 JPH0526771 Y2 JP H0526771Y2
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Description
【考案の詳細な説明】
A 産業上の利用分野
本考案は、逆導通形ゲートターンオフサイリス
タ(以下ゲートターンオフサイリスタを単に
「GTO」という。)に関するものであり、特に主
GTO部とダイオード部とを分離するための構造
に特徴をもつたものである。[Detailed description of the invention] A. Industrial application field The present invention relates to a reverse conduction type gate turn-off thyristor (hereinafter referred to simply as "GTO"), and in particular the main
It is characterized by a structure for separating the GTO section and the diode section.
B 考案の概要
本考案は、主GTO部、補助GTO部及びダイオ
ード部を、主GTO部のベース層を共通にして一
体化した構造の逆導通形GTOにおいて、
主GTO部とダイオード部との間に補助GTO部
を配置すると共に、補助GTO部のエミツタ層で
あるn形半導体層の深さを制御してその直下のn
形半導体層を高抵抗層に形成し、これにより主
GTO部とダイオード部とを分離することによつ
て、
主GTO部のオフ特性等のばらつきをなくし、
歩留を向上させるようにしたものである。B. Summary of the invention This invention is a reverse conduction type GTO that has a structure in which the main GTO section, auxiliary GTO section, and diode section are integrated with a common base layer of the main GTO section. At the same time, the depth of the n-type semiconductor layer, which is the emitter layer of the auxiliary GTO part, is controlled to
The semiconductor layer is formed into a high-resistance layer, which allows the main
By separating the GTO section and diode section, variations in the off-characteristics of the main GTO section can be eliminated.
This is intended to improve yield.
C 従来の技術
増幅ゲート構造を有する逆導通形GTOは、第
4図に示すように主GTO部1と、この主GTO部
1のゲート電流を増幅するための補助GTO部2
と、主GTO部1に逆並列接続されたダイオード
部3と、補助GTO部2のターンオフを確実にす
るための補助回路としてのダイオード4及びツエ
ナーダイオード5とから構成される。このような
逆導通形GTOの構造を第5図に示すと、主GTO
部1はエミツタ層であるp形半導体のP1層とベ
ース層であるn形半導体のN1層及びp形半導体
のP2層とエミツタ層であるn形半導体のN2層と
を積層して成る。そして補助サイリスタ部2は前
記P1層、N1層、P2層を共有し、エミツタ層であ
るn形半導体のN3層を更に設けて成り、ダイオ
ード部3は前記P1層、N1層を共有し、その積層
部の両側に夫々p形半導体のP3層、n形半導体
のN4層を設けて成る。また主GTO部1とダイオ
ード部3とを分離するために、主GTO部1とダ
イオード部3との間におけるP2層に堀込み部6
を形成してこれの直下のP2層を高抵抗層Rに形
成している。第5図中Aはアノード端子、Kはカ
ソード端子、G1はゲート端子、lは中心軸であ
る。また7,8は夫々主GTO部1のカソード電
極及びゲート電極、9,10は夫々補助GTO部
2のカソード電極及びゲート電極、11はダイオ
ード部3のアノード電極である。C. Prior Art A reverse conduction type GTO having an amplification gate structure has a main GTO section 1 and an auxiliary GTO section 2 for amplifying the gate current of this main GTO section 1, as shown in Fig. 4.
, a diode section 3 connected in antiparallel to the main GTO section 1, and a diode 4 and a Zener diode 5 as auxiliary circuits for ensuring turn-off of the auxiliary GTO section 2. The structure of such a reverse conduction type GTO is shown in Figure 5.
Part 1 is a stack of P1 layer of p-type semiconductor which is an emitter layer, N1 layer of n-type semiconductor which is base layer , P2 layer of p-type semiconductor and N2 layer of n-type semiconductor which is emitter layer. It consists of The auxiliary thyristor section 2 shares the P 1 layer, N 1 layer, and P 2 layer, and further includes an N 3 layer of n-type semiconductor as an emitter layer, and the diode section 3 shares the P 1 layer, N 1 layer, and P 2 layer. A layer is shared, and a P3 layer of a p-type semiconductor and an N4 layer of an n-type semiconductor are provided on both sides of the laminated portion. In addition, in order to separate the main GTO section 1 and the diode section 3, a digging section 6 is provided in the P2 layer between the main GTO section 1 and the diode section 3.
is formed, and the P2 layer immediately below this is formed as a high-resistance layer R. In FIG. 5, A is an anode terminal, K is a cathode terminal, G1 is a gate terminal, and l is a central axis. Further, 7 and 8 are the cathode electrode and gate electrode of the main GTO section 1, respectively, 9 and 10 are the cathode electrode and gate electrode of the auxiliary GTO section 2, respectively, and 11 is the anode electrode of the diode section 3.
D 考案が解決しようとする問題点
上記構造のGTOにおいては、主GTO部1のタ
ーンオフ動作時には主GTO部1のカソード電極
7とダイオード部3のアノード電極11とは、高
抵抗層Rを介して電気的に接続された状態にある
ので、カソード端子Kとゲート端子G1との間に
ターンオフ用の逆電圧を印加したときに、主
GTO部1のN2層、P2層の接合部に印加されるべ
き逆電圧は、前記高抵抗層Rの電圧降下値によつ
て決まる。従つて高抵抗層Rの抵抗値が正確に制
御されていないとGTOのオフ特性のばらつきの
原因となる。ところで従来のGTOにおいては、
エツチングにより堀込み部6を形成し、その直下
に高抵抗層Rを形成しているので、堀込み部の深
さの制御が困難であり、また面内での均一性も悪
い。この結果GTOのオフ特性にばらつきが生じ、
歩留まりの悪い一因になつている。またこのよう
な問題点に加えて、堀込み部の形成工程が煩雑で
あるという問題点もある。D Problems to be solved by the invention In the GTO having the above structure, during the turn-off operation of the main GTO section 1, the cathode electrode 7 of the main GTO section 1 and the anode electrode 11 of the diode section 3 are connected via the high resistance layer R. Since they are electrically connected, when a reverse voltage for turn-off is applied between the cathode terminal K and gate terminal G1 , the main
The reverse voltage to be applied to the junction between the N2 layer and the P2 layer of the GTO section 1 is determined by the voltage drop value of the high resistance layer R. Therefore, if the resistance value of the high resistance layer R is not accurately controlled, it will cause variations in the off-characteristics of the GTO. By the way, in conventional GTO,
Since the trenched portion 6 is formed by etching and the high-resistance layer R is formed directly below it, it is difficult to control the depth of the trenched portion, and the in-plane uniformity is also poor. As a result, variations occur in the off-characteristics of the GTO,
This is a cause of poor yield. In addition to these problems, there is also the problem that the process of forming the digging portion is complicated.
本考案はこのような問題点を解消することを目
的とするものである。 The present invention aims to solve these problems.
E 問題点を解決するための手段
本考案は、補助GTO部を、主GTO部とダイオ
ード部との間に挾まれるように形成すると共に、
補助GTO部のゲート電極を、そのカソード電極
と主GTO部のカソード電極との間に配置し、前
記N2層と補助GTO部のゲート電極との間にn形
半導体層を設け、更に補助GTO部のN3層の深さ
を制御して当該N3層の直下のP2層を高抵抗層に
形成して成るものである。このような構成によれ
ば、前記高抵抗層により主GTO部とダイオード
部とが分離され、また前記n形半導体層によつて
補助GTO部のゲート電流が阻止され、そのゲー
ト電流は主GTO部のN2層に流れ込まない。E. Means for solving the problem The present invention forms the auxiliary GTO section so as to be sandwiched between the main GTO section and the diode section, and
The gate electrode of the auxiliary GTO section is arranged between its cathode electrode and the cathode electrode of the main GTO section, an n-type semiconductor layer is provided between the N2 layer and the gate electrode of the auxiliary GTO section, and the auxiliary GTO section The depth of the N3 layer is controlled to form the P2 layer immediately below the N3 layer as a high-resistance layer. According to this configuration, the main GTO section and the diode section are separated by the high resistance layer, and the gate current of the auxiliary GTO section is blocked by the n-type semiconductor layer, and the gate current is transferred to the main GTO section. does not flow into the N2 layer.
F 実施例
第1図は本考案の実施例を示す図であり、この
実施例では、中心部にダイオード部3を配置する
と共に、このダイオード部3を取り囲むように主
GTO部1を配置し、ダイオード部3及び主GTO
部1の間に挾まれるように補助GTO部2を配置
して成り、これら各部を同心円状に形成して成る
ものである。そして補助GTO部2のN3層の深さ
を制御してこれの直下のP2層を高抵抗層Rに形
成し、これによりダイオード部3と主GTO部1
とを分離する。更に前記主GTO部1のN2層と補
助GTO部2のゲート電極10との間におけるP2
層は、ゲート電極10からのゲート電流がN2層
に流れ込まないようにn形半導体のN5層を形成
する。F Embodiment FIG. 1 is a diagram showing an embodiment of the present invention. In this embodiment, a diode section 3 is arranged in the center, and a main section is arranged so as to surround this diode section 3.
Place GTO section 1, diode section 3 and main GTO
The auxiliary GTO section 2 is arranged to be sandwiched between the sections 1, and each section is formed in a concentric circle shape. Then, by controlling the depth of the N 3 layer of the auxiliary GTO section 2, the P 2 layer immediately below it is formed as a high resistance layer R, thereby forming the diode section 3 and the main GTO section 1.
Separate. Furthermore, P 2 between the N 2 layer of the main GTO section 1 and the gate electrode 10 of the auxiliary GTO section 2
The layer forms an N5 layer of n-type semiconductor so that the gate current from the gate electrode 10 does not flow into the N2 layer.
このような構成のGTOの動作について述べる
と、アノード端子Aとカソード端子Kとの間にア
ノード端子Aが正側になるように順方向電圧を印
加した状態で、ゲート端子G1とカソード端子K
との間にターンオン用の順方向電圧を印加する
と、ゲート電流がゲート端子G1→ゲート電極1
0→N3層→カソード電極9→ゲート電極8→N2
層→カソード電極7→カソード端子Kの経路で流
れ、これにより補助GTO部2が点弧される。こ
こでゲート電極10からのゲート電流はN5層で
遮られるため、直接N2層に流れ込まない。そし
て補助GTO部2が点弧されると大きな電流がゲ
ート電極8に流れ込むため続いて主GTO部1が
点弧される。次にゲート端子G1とカソード端子
Kとの間にターンオフ用の逆電圧を印加すると補
助GTO2及び主GTO1がターンオフされる。 To describe the operation of a GTO with such a configuration, a forward voltage is applied between the anode terminal A and the cathode terminal K so that the anode terminal A is on the positive side, and the gate terminal G1 and the cathode terminal K
When a forward voltage for turn-on is applied between gate terminal G 1 → gate electrode 1
0→N 3 layers→cathode electrode 9→gate electrode 8→N 2
It flows along the path of layer → cathode electrode 7 → cathode terminal K, and thereby the auxiliary GTO section 2 is ignited. Here, since the gate current from the gate electrode 10 is blocked by the N5 layer, it does not directly flow into the N2 layer. When the auxiliary GTO section 2 is ignited, a large current flows into the gate electrode 8, so that the main GTO section 1 is subsequently ignited. Next, when a reverse voltage for turn-off is applied between the gate terminal G1 and the cathode terminal K, the auxiliary GTO2 and the main GTO1 are turned off.
次いで第1図に示したGTOの製造例に関して
述べると、先ず第2図aに示すように、n形半導
体のシリコンウエハーの両面にガリウムを所定深
さまで拡散してP0層、N1層、P2層を形成し、そ
の後P0層を研磨またはエツチングにより除去す
る。続いてN1層、P2層の積層体の表面を例えば
二酸化珪素等の酸化膜でコーテイングして所定領
域に窓を形成し、この窓を通じて燐を拡散するこ
とにより前記積層体の表面にN2層、N3層、N4層
及びN5層を形成する(第2図b)。更に積層体の
表面を酸化膜でコーテイグした後所定領域に窓を
あけ、この窓を通じてボロンを拡散することによ
り、P1層及びP3層を形成する(第2図c)。なお
燐の拡散工程とボロンの拡散工程とを逆に行つて
もよい。次にライフタイム制御をし、電極を設
け、ベベリングを含む表面処理を行うことにより
GTOが作られる。P2層の表面及び各接合部の表
面は酸化膜でコーテイングしてある。 Next, referring to an example of manufacturing the GTO shown in FIG. 1, first, as shown in FIG. 2a, gallium is diffused to a predetermined depth on both sides of an n-type semiconductor silicon wafer to form a P 0 layer, an N 1 layer, A P 2 layer is formed, and then the P 0 layer is removed by polishing or etching. Next, the surface of the laminate of the N 1 layer and the P 2 layer is coated with an oxide film such as silicon dioxide to form a window in a predetermined area, and phosphorus is diffused through the window to form N on the surface of the laminate. 2 layers, N 3 layers, N 4 layers and N 5 layers are formed (Figure 2b). Furthermore, after coating the surface of the laminate with an oxide film, a window is opened in a predetermined area and boron is diffused through the window to form a P 1 layer and a P 3 layer (FIG. 2c). Note that the phosphorus diffusion step and the boron diffusion step may be performed in reverse. Next, by performing lifetime control, installing electrodes, and performing surface treatment including beveling.
GTO is created. The surface of the P2 layer and the surface of each joint are coated with an oxide film.
以上において本考案は、ダイオード部3、補助
GTO部2、主GTO部1を同心円状に形成する代
りに第3図に示すように各部を横に並べる構成と
してもよい。 In the above, the present invention has the diode section 3, the auxiliary
Instead of forming the GTO section 2 and the main GTO section 1 concentrically, each section may be arranged horizontally as shown in FIG.
G 考案の効果
以上のように本考案によれば、補助GTO部の
N3層の直下のP2層を高抵抗層に形成して主GTO
部とダイオード部との分離を行つており、N3層
は通常の拡散工程により形成することができるた
め、N3層の深さを極めて高い精度で制御するこ
とができ、これにより高抵抗層の抵抗値を揃える
ことができるので、GTOのオフ特性等のばらつ
きが改善され、歩留まりも向上する。更に補助
GTO部のN3層の形成と同時に高抵抗層を形成す
ることができるから、従来の堀込み部を備えた
GTOに比べて、堀込みという煩雑な工程が不要
であつて製造工程が簡素化される。G. Effect of the invention As described above, according to the invention, the auxiliary GTO department
The main GTO is formed by forming the P2 layer directly below the N3 layer as a high resistance layer.
Since the N3 layer can be formed by a normal diffusion process, the depth of the N3 layer can be controlled with extremely high precision, which allows the high resistance layer to be separated from the diode part. Since the resistance values of the GTO can be made the same, variations in the off-characteristics of the GTO are improved, and the yield is also improved. further assistance
Since the high resistance layer can be formed at the same time as the formation of the N3 layer in the GTO section, it is possible to form
Compared to GTO, there is no need for the complicated process of digging, simplifying the manufacturing process.
第1図は本考案の実施例の構造を示す断面図、
第2図は製造段階を示す工程図、第3図は本考案
の他の実施例を示す平面図、第4図は逆導通形ゲ
ートターンオフサイリスタを示す回路図、第5図
は従来の逆導通形ゲートターンオフサイリスタの
構造を示す断面図である。
1……主GTO部、2……補助GTO部、3……
ダイオード部、7,9……カソード電極、8,1
0……ゲート電極。
FIG. 1 is a sectional view showing the structure of an embodiment of the present invention;
Fig. 2 is a process diagram showing the manufacturing steps, Fig. 3 is a plan view showing another embodiment of the present invention, Fig. 4 is a circuit diagram showing a reverse conduction type gate turn-off thyristor, and Fig. 5 is a conventional reverse conduction type gate turn-off thyristor. FIG. 2 is a cross-sectional view showing the structure of a gate turn-off thyristor. 1...Main GTO section, 2...Auxiliary GTO section, 3...
Diode part, 7, 9...Cathode electrode, 8, 1
0...Gate electrode.
Claims (1)
層であるn形半導体のN1層及びp形半導体のP2
層とエミツタ層であるn形半導体のN2層とを積
層して成る主ゲートターンオフサイリスタ部と、
前記ベース層を共有し、前記主ゲートターンオフ
サイリスタ部に逆並列接続されたダイオード部
と、前記ベース層を共有すると共にエミツタ層と
してn形半導体のN3層を有し、オン時に前記主
ゲートターンオフサイリスタ部にゲート電流を供
給する補助ゲートターンオフサイリスタ部とを備
えて成る逆導通形ゲートターンオフサイリスタに
おいて、 中央部にダイオード部を配置し、このダイオー
ド部を取り囲むように、前記主ゲートターンオフ
サイリスタ部を配置し、ダイオード部と主ゲート
ターンオフサイリスタ部との間に前記補助ゲート
ターンオフサイリスタ部を形成すると共に、当該
補助ゲートターンオフサイリスタ部のゲート電極
を、そのカソード電極と主ゲートターンオフサイ
リスタ部のカソード電極との間に配置し、 前記N2層と補助ゲートターンオフサイリスタ
部のゲート電極との間に、当該ゲート電極よりの
ゲート電流が前記N2層に流れ込まないようにn
形半導体層を設け、 前記主ゲートターンオフサイリスタ部とダイオ
ード部とを分離するために、前記補助ゲートター
ンオフサイリスタ部のN3層の深さを制御して当
該N3層の直下のP2層を高抵抗層に形成したこと
を特徴とする逆導通形ゲートターンオフサイリス
タ。[Claims for Utility Model Registration] P1 layer of p-type semiconductor as emitter layer, N1 layer of n-type semiconductor as base layer, and P2 layer of p-type semiconductor
a main gate turn-off thyristor section formed by stacking a layer and an N2 layer of an n-type semiconductor as an emitter layer;
A diode part that shares the base layer and is connected in anti-parallel to the main gate turn-off thyristor part, and a diode part that shares the base layer and has an N3 layer of an n-type semiconductor as an emitter layer, and has a diode part that shares the base layer and is connected in antiparallel to the main gate turn-off thyristor part; In a reverse conduction type gate turn-off thyristor comprising an auxiliary gate turn-off thyristor section that supplies gate current to the thyristor section, a diode section is arranged in the center, and the main gate turn-off thyristor section is arranged so as to surround this diode section. The auxiliary gate turn-off thyristor section is formed between the diode section and the main gate turn-off thyristor section, and the gate electrode of the auxiliary gate turn-off thyristor section is connected to its cathode electrode and the cathode electrode of the main gate turn-off thyristor section. between the N2 layer and the gate electrode of the auxiliary gate turn-off thyristor section to prevent the gate current from the gate electrode from flowing into the N2 layer.
In order to separate the main gate turn-off thyristor section and the diode section, the depth of the N3 layer of the auxiliary gate turn-off thyristor section is controlled to increase the P2 layer immediately below the N3 layer. A reverse conduction type gate turn-off thyristor characterized by being formed in a high resistance layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1985178112U JPH0526771Y2 (en) | 1985-11-19 | 1985-11-19 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1985178112U JPH0526771Y2 (en) | 1985-11-19 | 1985-11-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6287457U JPS6287457U (en) | 1987-06-04 |
JPH0526771Y2 true JPH0526771Y2 (en) | 1993-07-07 |
Family
ID=31119945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1985178112U Expired - Lifetime JPH0526771Y2 (en) | 1985-11-19 | 1985-11-19 |
Country Status (1)
Country | Link |
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JP (1) | JPH0526771Y2 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5453972A (en) * | 1977-10-07 | 1979-04-27 | Nec Corp | Reverse conducting thyristor |
JPS5596678A (en) * | 1979-01-18 | 1980-07-23 | Toyo Electric Mfg Co Ltd | Reverse conducting thyristor |
JPS627162A (en) * | 1985-07-03 | 1987-01-14 | Fuji Electric Co Ltd | Reverse conductive gate turn off thyristor |
-
1985
- 1985-11-19 JP JP1985178112U patent/JPH0526771Y2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS627162A (en) * | 1985-07-03 | 1987-01-14 | Fuji Electric Co Ltd | Reverse conductive gate turn off thyristor |
Also Published As
Publication number | Publication date |
---|---|
JPS6287457U (en) | 1987-06-04 |
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