JPH05265633A - タッチパネル - Google Patents
タッチパネルInfo
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- JPH05265633A JPH05265633A JP6190892A JP6190892A JPH05265633A JP H05265633 A JPH05265633 A JP H05265633A JP 6190892 A JP6190892 A JP 6190892A JP 6190892 A JP6190892 A JP 6190892A JP H05265633 A JPH05265633 A JP H05265633A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
- G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
- G06F3/045—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means using resistive elements, e.g. a single continuous surface or two parallel surfaces put in contact
Abstract
(57)【要約】
【目的】 位置の検出精度を容易に高め得るとともに、
小型化および消費電力の低減を図ることができるタッチ
パネルを提供する。 【構成】 基板２１には、矩形状の抵抗膜２２が設けら
れている。抵抗膜２２の周囲には薄膜ＭＯＳ型のＦＥＴ
２３〜２６が形成されている。ＦＥＴ２３・２４のドレ
イン、およびＦＥＴ２５・２６のソースは抵抗膜２２に
接続されている。ＦＥＴ２３・２４のソース、およびＦ
ＥＴ２５・２６のドレインは、それぞれ互いに導電パタ
ーン３１・３２、または導電パターン３３・３４によっ
て接続され、電圧印加端子ＶＨ・ＶＬとして、図示しな
い電源に接続し得るようになっている。各ＦＥＴ２３〜
２６のゲートは、それぞれ互いに導電パターン３５〜３
８によって接続され、制御端子ＹＨ・ＸＨ・ＹＬ・ＸＬ
として、図示しない制御回路に接続し得るようになって
いる。
小型化および消費電力の低減を図ることができるタッチ
パネルを提供する。 【構成】 基板２１には、矩形状の抵抗膜２２が設けら
れている。抵抗膜２２の周囲には薄膜ＭＯＳ型のＦＥＴ
２３〜２６が形成されている。ＦＥＴ２３・２４のドレ
イン、およびＦＥＴ２５・２６のソースは抵抗膜２２に
接続されている。ＦＥＴ２３・２４のソース、およびＦ
ＥＴ２５・２６のドレインは、それぞれ互いに導電パタ
ーン３１・３２、または導電パターン３３・３４によっ
て接続され、電圧印加端子ＶＨ・ＶＬとして、図示しな
い電源に接続し得るようになっている。各ＦＥＴ２３〜
２６のゲートは、それぞれ互いに導電パターン３５〜３
８によって接続され、制御端子ＹＨ・ＸＨ・ＹＬ・ＸＬ
として、図示しない制御回路に接続し得るようになって
いる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
等における入力装置として用いられ、指やペン状の部材
が接触した位置を検出するためのタッチパネル装置に関
するものである。
等における入力装置として用いられ、指やペン状の部材
が接触した位置を検出するためのタッチパネル装置に関
するものである。
【０００２】
【従来の技術】従来より、面状の抵抗部材に所定の電圧
傾度を持たせ、スタイラスペン等が接触した位置の電位
によって、その接触位置を検出するタッチパネルが知ら
れている。この種のタッチパネルは、より具体的には、
例えば図５に示すように、四角形状の面状抵抗部材１に
おける対辺にそれぞれ電極２・３を設け、この電極２・
３に所定の電圧を印加した状態で面状抵抗部材１にスタ
イラスペン１１を接触させると、電極２とスタイラスペ
ン１１との間に、その距離に比例した電位差が生じると
いう原理を用いている。
傾度を持たせ、スタイラスペン等が接触した位置の電位
によって、その接触位置を検出するタッチパネルが知ら
れている。この種のタッチパネルは、より具体的には、
例えば図５に示すように、四角形状の面状抵抗部材１に
おける対辺にそれぞれ電極２・３を設け、この電極２・
３に所定の電圧を印加した状態で面状抵抗部材１にスタ
イラスペン１１を接触させると、電極２とスタイラスペ
ン１１との間に、その距離に比例した電位差が生じると
いう原理を用いている。
【０００３】また、スタイラスペン１１の縦横方向の接
触位置は、図６に示すように、さらに電極４・５を設
け、電極２・３間と電極４・５間とに交互に電圧を印加
することにより検出することができる。ところで、上記
のように面状抵抗部材１の４辺に電極２〜５を設ける場
合、例えば電極２・３間に電圧を印加すると、電極４・
５を介してリークする電流が生じるため、消費電力が大
幅に増大することになる。そこで、電極２〜５にある程
度の抵抗を持たせ、図７に示すように結線することによ
り、ある程度、消費電力を低減することができる。な
お、同図においては、Ｘ方向の接触位置を検出するため
の結線は、省略して示している。
触位置は、図６に示すように、さらに電極４・５を設
け、電極２・３間と電極４・５間とに交互に電圧を印加
することにより検出することができる。ところで、上記
のように面状抵抗部材１の４辺に電極２〜５を設ける場
合、例えば電極２・３間に電圧を印加すると、電極４・
５を介してリークする電流が生じるため、消費電力が大
幅に増大することになる。そこで、電極２〜５にある程
度の抵抗を持たせ、図７に示すように結線することによ
り、ある程度、消費電力を低減することができる。な
お、同図においては、Ｘ方向の接触位置を検出するため
の結線は、省略して示している。
【０００４】ところが、電極２〜５に抵抗を持たせる
と、例えば位置Ａ・Ｂから位置Ｃにかけて電位差が生
じ、等電位線が同図に破線で示すように直線にならな
い。そこで、検出される電位差は電極２から接触位置ま
での距離に比例したものとならず、位置の検出精度が低
下する。それゆえ、検出された電圧に基づいて接触位置
を求めるための演算や補正等が必要となり、装置の構成
が複雑化することになる。
と、例えば位置Ａ・Ｂから位置Ｃにかけて電位差が生
じ、等電位線が同図に破線で示すように直線にならな
い。そこで、検出される電位差は電極２から接触位置ま
での距離に比例したものとならず、位置の検出精度が低
下する。それゆえ、検出された電圧に基づいて接触位置
を求めるための演算や補正等が必要となり、装置の構成
が複雑化することになる。
【０００５】このような問題点の解決を図ったタッチパ
ネルとしては、例えばＵＳＰ４１９８５３９号にて開示
され、図８にも示すように、抵抗性の電極２〜５を湾曲
させるとともに、隣合う電極の端部どうしを抵抗１２〜
１５を介して接続したものが知られている。すなわち、
電極２〜５および抵抗１２〜１５の抵抗値を適当に設定
し、例えば電源１６がＯＮ状態のときに位置Ｄ・Ｅ間、
Ｄ・Ｆ間、および抵抗１２の両端子間で生じる電圧降下
が互いに等しく、また、電源１７がＯＮ状態のときに位
置Ｇ・Ｈ間、Ｇ・Ｆ間、および抵抗１２の両端子間で生
じる電圧降下が互いに等しくなるようにすれば、等電位
線は同図に破線、または２点鎖線で示すように直線にな
る。
ネルとしては、例えばＵＳＰ４１９８５３９号にて開示
され、図８にも示すように、抵抗性の電極２〜５を湾曲
させるとともに、隣合う電極の端部どうしを抵抗１２〜
１５を介して接続したものが知られている。すなわち、
電極２〜５および抵抗１２〜１５の抵抗値を適当に設定
し、例えば電源１６がＯＮ状態のときに位置Ｄ・Ｅ間、
Ｄ・Ｆ間、および抵抗１２の両端子間で生じる電圧降下
が互いに等しく、また、電源１７がＯＮ状態のときに位
置Ｇ・Ｈ間、Ｇ・Ｆ間、および抵抗１２の両端子間で生
じる電圧降下が互いに等しくなるようにすれば、等電位
線は同図に破線、または２点鎖線で示すように直線にな
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のタッチパネルでは、検出有効領域の大きさに比べて
面状抵抗部材１の外形が大きくなるため、タッチパネル
全体も大型化しがちであるという問題点を有していた。
しかも、電源１６・１７による電流が面状抵抗部材１に
加え、電極２〜５をも介して流れるうえ、抵抗１２〜１
５等で生じる電圧降下の分だけ高い電圧を与える必要が
あるため、消費電力が大きくなりがちであるという問題
点をも有していた。
来のタッチパネルでは、検出有効領域の大きさに比べて
面状抵抗部材１の外形が大きくなるため、タッチパネル
全体も大型化しがちであるという問題点を有していた。
しかも、電源１６・１７による電流が面状抵抗部材１に
加え、電極２〜５をも介して流れるうえ、抵抗１２〜１
５等で生じる電圧降下の分だけ高い電圧を与える必要が
あるため、消費電力が大きくなりがちであるという問題
点をも有していた。
【０００７】なお、各電極２〜５に代えて、互いに離間
した複数の微小な電極を設け、各電極に別個のスイッチ
やダイオードを接続することにより、リーク電流や等電
位線の非直線化を防止する技術も知られているが、この
種のタッチパネルでは、スイッチ等を面状抵抗部材１の
外部に設けるとすると、各電極とスイッチ等を接続する
配線の数が多くなるためにコネクタなども極数の多いも
のを用いる必要があり、やはりタッチパネル全体の大型
化を招いたり接触抵抗の影響による検出誤差を生じがち
になったりする。一方、スイッチ等を面状抵抗部材１上
に配置する場合には、実装し得るスイッチの数が限られ
るために、等電位線の非直線化を充分に防止することが
できない。
した複数の微小な電極を設け、各電極に別個のスイッチ
やダイオードを接続することにより、リーク電流や等電
位線の非直線化を防止する技術も知られているが、この
種のタッチパネルでは、スイッチ等を面状抵抗部材１の
外部に設けるとすると、各電極とスイッチ等を接続する
配線の数が多くなるためにコネクタなども極数の多いも
のを用いる必要があり、やはりタッチパネル全体の大型
化を招いたり接触抵抗の影響による検出誤差を生じがち
になったりする。一方、スイッチ等を面状抵抗部材１上
に配置する場合には、実装し得るスイッチの数が限られ
るために、等電位線の非直線化を充分に防止することが
できない。
【０００８】本発明は上記の点に鑑み、位置の検出精度
を容易に高め得るとともに、小型化および消費電力の低
減を図ることができるタッチパネルの提供を目的として
いる。
を容易に高め得るとともに、小型化および消費電力の低
減を図ることができるタッチパネルの提供を目的として
いる。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、四角形状の電位勾配形成領域を有する抵
抗膜と、抵抗膜における電位勾配形成領域の各辺ごとに
複数設けられ、上記各辺に一方の電位勾配形成電流用端
子が接続されるとともに、他方の電位勾配形成電流用端
子が互いに接続される薄膜能動素子とを有することを特
徴としている。
め、本発明は、四角形状の電位勾配形成領域を有する抵
抗膜と、抵抗膜における電位勾配形成領域の各辺ごとに
複数設けられ、上記各辺に一方の電位勾配形成電流用端
子が接続されるとともに、他方の電位勾配形成電流用端
子が互いに接続される薄膜能動素子とを有することを特
徴としている。
【００１０】
【作用】上記の構成により、抵抗膜における電位勾配形
成領域の一方の対向する辺の間には、薄膜能動素子を介
して電流を流し得るとともに、その際、他方の対向する
辺に沿う方向に薄膜能動素子を介して流れる電流は阻止
し得る。この場合、上記一方の辺に平行で一様な等電位
線が形成される。
成領域の一方の対向する辺の間には、薄膜能動素子を介
して電流を流し得るとともに、その際、他方の対向する
辺に沿う方向に薄膜能動素子を介して流れる電流は阻止
し得る。この場合、上記一方の辺に平行で一様な等電位
線が形成される。
【００１１】
（実施例１）以下、本発明の第１実施例を図１および図
２に基づいて説明する。図１はタッチパネルの構成を示
す平面図、図２はタッチパネルの電気的構成を示す回路
図である。なお、図２では、トランジスタをスイッチと
して表している。
２に基づいて説明する。図１はタッチパネルの構成を示
す平面図、図２はタッチパネルの電気的構成を示す回路
図である。なお、図２では、トランジスタをスイッチと
して表している。
【００１２】ガラス等から成る基板２１には、単位長さ
および単位幅あたりの抵抗値（以下面抵抗と称する）ρ
が均一な矩形状の抵抗膜２２が設けられている。なお、
抵抗膜２２は同図に示すように正方形に限らず、長方形
などでもよい。上記抵抗膜２２は、例えばインジウム−
すず酸化物（ＩＴＯ）、すず−アンチモニー酸化物（Ｔ
ＡＯ）等の半導体金属酸化物から成る厚膜抵抗コーティ
ングや、スパッタまたは蒸着フィルム等の薄膜抵抗によ
って構成されている。これらの材料は、面抵抗ρが例え
ば２００〜５００Ωになるように選択される。また、タ
ッチパネルをＣＲＴの前面に装着して用いる場合などに
は、透明なものを選択する必要があるが、ディジタイザ
などに用いる場合には、不透明なものを選択してもよ
い。
および単位幅あたりの抵抗値（以下面抵抗と称する）ρ
が均一な矩形状の抵抗膜２２が設けられている。なお、
抵抗膜２２は同図に示すように正方形に限らず、長方形
などでもよい。上記抵抗膜２２は、例えばインジウム−
すず酸化物（ＩＴＯ）、すず−アンチモニー酸化物（Ｔ
ＡＯ）等の半導体金属酸化物から成る厚膜抵抗コーティ
ングや、スパッタまたは蒸着フィルム等の薄膜抵抗によ
って構成されている。これらの材料は、面抵抗ρが例え
ば２００〜５００Ωになるように選択される。また、タ
ッチパネルをＣＲＴの前面に装着して用いる場合などに
は、透明なものを選択する必要があるが、ディジタイザ
などに用いる場合には、不透明なものを選択してもよ
い。
【００１３】抵抗膜２２の周囲には、アモルファスシリ
コンを用いた薄膜ＭＯＳ型の電解効果トランジスタ（Ｆ
ＥＴ）２３〜２６が等間隔に形成されている。ここで、
上記ＦＥＴとしては、スイッチング機能を有するもので
あれば、ｎＭＯＳ型、ｐＭＯＳ型、またはｃＭＯＳ型な
ど種々のものが適用可能であり、さらにｐｎｐまたはｎ
ｐｎ型の接合型トランジスタなどを用いるようにしても
よい。なお、ＦＥＴ２３〜２６は、充分密に配置されて
いれば、厳密に等間隔でなくても、後述する等電位線の
直線性等にあまり大きな影響を与えることはない。ま
た、液晶表示装置（ＬＣＤ）等に設けられる薄膜トラン
ジスタのように、高い信頼性（歩止まり率）は要求され
ず、応答特性も１ｍｓｅｃ程度で充分である。
コンを用いた薄膜ＭＯＳ型の電解効果トランジスタ（Ｆ
ＥＴ）２３〜２６が等間隔に形成されている。ここで、
上記ＦＥＴとしては、スイッチング機能を有するもので
あれば、ｎＭＯＳ型、ｐＭＯＳ型、またはｃＭＯＳ型な
ど種々のものが適用可能であり、さらにｐｎｐまたはｎ
ｐｎ型の接合型トランジスタなどを用いるようにしても
よい。なお、ＦＥＴ２３〜２６は、充分密に配置されて
いれば、厳密に等間隔でなくても、後述する等電位線の
直線性等にあまり大きな影響を与えることはない。ま
た、液晶表示装置（ＬＣＤ）等に設けられる薄膜トラン
ジスタのように、高い信頼性（歩止まり率）は要求され
ず、応答特性も１ｍｓｅｃ程度で充分である。
【００１４】各ＦＥＴ２３〜２６のうち、ＦＥＴ２３・
２４は、ドレインが抵抗膜２２に接続される一方、ＦＥ
Ｔ２５・２６は、ソースが抵抗膜２２に接続されてい
る。また、ＦＥＴ２３・２４のソース、およびＦＥＴ２
５・２６のドレインは、それぞれ互いに導電パターン３
１・３２、または導電パターン３３・３４によって接続
されるとともに、電圧印加端子ＶＨ・ＶＬとして、図示
しない電源に接続し得るようになっている。また、各Ｆ
ＥＴ２３〜２６のゲートは、それぞれ互いに導電パター
ン３５〜３８によって接続され、制御端子ＹＨ・ＸＨ・
ＹＬ・ＸＬとして、図示しない制御回路に接続し得るよ
うになっている。
２４は、ドレインが抵抗膜２２に接続される一方、ＦＥ
Ｔ２５・２６は、ソースが抵抗膜２２に接続されてい
る。また、ＦＥＴ２３・２４のソース、およびＦＥＴ２
５・２６のドレインは、それぞれ互いに導電パターン３
１・３２、または導電パターン３３・３４によって接続
されるとともに、電圧印加端子ＶＨ・ＶＬとして、図示
しない電源に接続し得るようになっている。また、各Ｆ
ＥＴ２３〜２６のゲートは、それぞれ互いに導電パター
ン３５〜３８によって接続され、制御端子ＹＨ・ＸＨ・
ＹＬ・ＸＬとして、図示しない制御回路に接続し得るよ
うになっている。
【００１５】上記の構成において、電圧印加端子ＶＨ・
ＶＬ間に所定の電圧を印加した状態で、例えば制御端子
ＹＨ・ＹＬに制御信号を与えてＦＥＴ２３・２５をＯＮ
にすると、抵抗膜２２にはＹ軸方向の電流が流れる。こ
こで、ＦＥＴ２４・２６がＯＦＦ状態に保たれていれ
ば、これらのＦＥＴ２４・２６のソース、またはドレイ
ンどうしを接続する導電パターン３２・３４を介して電
流が流れることはないので、抵抗膜２２には、正確にＸ
軸に平行な方向で直線性の高い等電位線が形成される。
ＶＬ間に所定の電圧を印加した状態で、例えば制御端子
ＹＨ・ＹＬに制御信号を与えてＦＥＴ２３・２５をＯＮ
にすると、抵抗膜２２にはＹ軸方向の電流が流れる。こ
こで、ＦＥＴ２４・２６がＯＦＦ状態に保たれていれ
ば、これらのＦＥＴ２４・２６のソース、またはドレイ
ンどうしを接続する導電パターン３２・３４を介して電
流が流れることはないので、抵抗膜２２には、正確にＸ
軸に平行な方向で直線性の高い等電位線が形成される。
【００１６】一方、制御端子ＸＨ・ＸＬに制御信号を与
えてＦＥＴ２４・２６をＯＮにすると、同様に、抵抗膜
２２にＹ軸に平行な方向の等電位線が形成される。それ
ゆえ、ＦＥＴ２３・２５、およびＦＥＴ２４・２６を交
互にＯＮに切り換える状態で、例えば図示しないスタイ
ラスペンで抵抗膜２２を押圧すると、スタイラスペンは
押圧位置のＹ軸方向の位置、またはＸ軸方向の位置に応
じた電位になるので、これらの電位を計測することによ
り、正確な押圧位置を検出することができる。
えてＦＥＴ２４・２６をＯＮにすると、同様に、抵抗膜
２２にＹ軸に平行な方向の等電位線が形成される。それ
ゆえ、ＦＥＴ２３・２５、およびＦＥＴ２４・２６を交
互にＯＮに切り換える状態で、例えば図示しないスタイ
ラスペンで抵抗膜２２を押圧すると、スタイラスペンは
押圧位置のＹ軸方向の位置、またはＸ軸方向の位置に応
じた電位になるので、これらの電位を計測することによ
り、正確な押圧位置を検出することができる。
【００１７】このように、従来の抵抗を有する電極を用
いたり抵抗膜の形状等によって等電位線のリニアライゼ
ーションを行うタッチパネルに比べて、押圧位置の有効
検出領域を縮小させることなく、正確に一様な電位勾配
を形成することができるうえ、しかも余分な電流や電圧
を必要としないので、消費電力を小さく抑えることがで
きる。 （実施例２）以下、本発明の第２実施例を図３および図
４に基づいて説明する。
いたり抵抗膜の形状等によって等電位線のリニアライゼ
ーションを行うタッチパネルに比べて、押圧位置の有効
検出領域を縮小させることなく、正確に一様な電位勾配
を形成することができるうえ、しかも余分な電流や電圧
を必要としないので、消費電力を小さく抑えることがで
きる。 （実施例２）以下、本発明の第２実施例を図３および図
４に基づいて説明する。
【００１８】図３はタッチパネルの構成を示す平面図、
図４はタッチパネルの電気的構成を示す回路図である。
なお、本第２実施例において、前記第１実施例と同様の
機能を有する構成部分については同一の番号を付して説
明を省略する。このタッチパネルは、上記第１実施例の
ＦＥＴ２３〜２６に代えてダイオード４３〜４６が設け
られている。
図４はタッチパネルの電気的構成を示す回路図である。
なお、本第２実施例において、前記第１実施例と同様の
機能を有する構成部分については同一の番号を付して説
明を省略する。このタッチパネルは、上記第１実施例の
ＦＥＴ２３〜２６に代えてダイオード４３〜４６が設け
られている。
【００１９】ダイオード４３・４４は、それぞれカソー
ドが抵抗膜２２に接続される一方、ダイオード４５・４
６は、それぞれアノードが抵抗膜２２に接続されてい
る。また、ダイオード４３・４４のアノード、およびダ
イオード４５・４６のカソードは、それぞれ、導電パタ
ーン５１〜５４によって互いに接続されるとともに、導
電パターン５１・５４、および導電パターン５２・５３
は、それぞれ電圧印加端子ＶＹＨまたは電圧印加端子Ｖ
ＸＨとして、図示しない電源に接続し得るようになって
いる。
ドが抵抗膜２２に接続される一方、ダイオード４５・４
６は、それぞれアノードが抵抗膜２２に接続されてい
る。また、ダイオード４３・４４のアノード、およびダ
イオード４５・４６のカソードは、それぞれ、導電パタ
ーン５１〜５４によって互いに接続されるとともに、導
電パターン５１・５４、および導電パターン５２・５３
は、それぞれ電圧印加端子ＶＹＨまたは電圧印加端子Ｖ
ＸＨとして、図示しない電源に接続し得るようになって
いる。
【００２０】上記の構成において、電圧印加端子ＶＹＨ
にプラス、電圧印加端子ＶＸＨにマイナスの電圧を印加
すると、導電パターン５１からダイオード４３、抵抗膜
２２、ダイオード４５、および導電パターン５３を介し
て電流が流れる。その際、導電パターン５２・５４を介
して電流が流れることはないので、抵抗膜２２には前記
第１実施例と同様に、正確にＸ軸に平行な方向で直線性
の高い等電位線が形成される。
にプラス、電圧印加端子ＶＸＨにマイナスの電圧を印加
すると、導電パターン５１からダイオード４３、抵抗膜
２２、ダイオード４５、および導電パターン５３を介し
て電流が流れる。その際、導電パターン５２・５４を介
して電流が流れることはないので、抵抗膜２２には前記
第１実施例と同様に、正確にＸ軸に平行な方向で直線性
の高い等電位線が形成される。
【００２１】一方、電圧印加端子ＶＸＨにプラス、電圧
印加端子ＶＹＨにマイナスの電圧を印加すると、同様
に、抵抗膜２２にＹ軸に平行な方向の等電位線が形成さ
れる。それゆえ、電圧印加端子ＶＹＨ・ＶＸＨに交番電
圧を印加した状態で、図示しないスタイラスペン等で抵
抗膜２２を押圧すると、スタイラスペンは押圧位置のＹ
軸方向の位置、またはＸ軸方向の位置に応じた電位にな
るので、これらの電位を計測することにより、正確な押
圧位置が検出される。
印加端子ＶＹＨにマイナスの電圧を印加すると、同様
に、抵抗膜２２にＹ軸に平行な方向の等電位線が形成さ
れる。それゆえ、電圧印加端子ＶＹＨ・ＶＸＨに交番電
圧を印加した状態で、図示しないスタイラスペン等で抵
抗膜２２を押圧すると、スタイラスペンは押圧位置のＹ
軸方向の位置、またはＸ軸方向の位置に応じた電位にな
るので、これらの電位を計測することにより、正確な押
圧位置が検出される。
【００２２】なお、上記各実施例においては、ＦＥＴ２
３…のドレインやダイオード４３…のアノード等を直
接、抵抗膜２２に接続する例を示したが、これに限ら
ず、導電パターンを介して接続するようにしてもよい。
この場合、ＦＥＴ２３等の配置の自由度が高くなるの
で、抵抗膜２２への電圧印加個所を密にして、等電位線
の直線性を向上させることが一層容易になる。
３…のドレインやダイオード４３…のアノード等を直
接、抵抗膜２２に接続する例を示したが、これに限ら
ず、導電パターンを介して接続するようにしてもよい。
この場合、ＦＥＴ２３等の配置の自由度が高くなるの
で、抵抗膜２２への電圧印加個所を密にして、等電位線
の直線性を向上させることが一層容易になる。
【００２３】また、ＦＥＴ２３等を抵抗膜２２の周囲に
形成するのに代えて、抵抗膜２２における周辺部に帯状
の絶縁膜を形成し、この絶縁膜上にＦＥＴ２３等を形成
するようにしてもよい。この場合には、基板２１の全面
に抵抗膜２２を設けることができるので、マスキングや
エッチングなどを行う必要はなく、また、基板２１を省
略することなどもできる。
形成するのに代えて、抵抗膜２２における周辺部に帯状
の絶縁膜を形成し、この絶縁膜上にＦＥＴ２３等を形成
するようにしてもよい。この場合には、基板２１の全面
に抵抗膜２２を設けることができるので、マスキングや
エッチングなどを行う必要はなく、また、基板２１を省
略することなどもできる。
【００２４】また、押圧位置の電位の検出は、スタイラ
スペンに限らず、押圧されたときに抵抗膜２２に接触す
るように所定の間隔を空けて設けられた、可撓性、ある
いは弾力性を有する導電膜、または抵抗膜を用いて行う
ようにしてもよい。
スペンに限らず、押圧されたときに抵抗膜２２に接触す
るように所定の間隔を空けて設けられた、可撓性、ある
いは弾力性を有する導電膜、または抵抗膜を用いて行う
ようにしてもよい。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
一様な電位勾配を形成して位置の検出精度を容易に高め
得るとともに、薄膜能動素子を設けるスペースは小さく
てよいので小型化を図ることができ、しかも抵抗膜の周
辺に沿った電極を介して電流の流れることなどがないの
で、消費電力の低減も図ることができるという効果を奏
する。
一様な電位勾配を形成して位置の検出精度を容易に高め
得るとともに、薄膜能動素子を設けるスペースは小さく
てよいので小型化を図ることができ、しかも抵抗膜の周
辺に沿った電極を介して電流の流れることなどがないの
で、消費電力の低減も図ることができるという効果を奏
する。
【図１】第１実施例におけるタッチパネルの構成を示す
平面図である。
平面図である。
【図２】同、タッチパネルの電気的構成を示す回路図で
ある。
ある。
【図３】第２実施例におけるタッチパネルの構成を示す
平面図である。
平面図である。
【図４】同、タッチパネルの電気的構成を示す回路図で
ある。
ある。
【図５】従来のタッチパネルの構成を示す説明図であ
る。
る。
【図６】他の従来のタッチパネルの構成を示す説明図で
ある。
ある。
【図７】他の従来のタッチパネルの構成を示す説明図で
ある。
ある。
【図８】他の従来のタッチパネルの構成を示す説明図で
ある。
ある。
２１ 基板 ２２ 抵抗膜 ２３〜２６ ＦＥＴ ３１〜３８ 導電パターン ４３〜４６ ダイオード ５１〜５４ 導電パターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー・ウルフ アメリカ合衆国、テキサス州、オースティ ン、ビーケーブスロード 5524番地 ザ・ グラフィックス・テクノロジー・カンパニ ー内 (72)発明者 ゲーリー・バレット アメリカ合衆国、テキサス州、オースティ ン、ビーケーブスロード 5524番地 ザ・ グラフィックス・テクノロジー・カンパニ ー内
Claims (3)
- 【請求項１】 四角形状の電位勾配形成領域を有する抵
抗膜と、 抵抗膜における電位勾配形成領域の各辺ごとに複数設け
られ、上記各辺に一方の電位勾配形成電流用端子が接続
されるとともに、他方の電位勾配形成電流用端子が互い
に接続される薄膜能動素子と、 を有することを特徴とするタッチパネル。 - 【請求項２】 前記薄膜能動素子は、整流素子であっ
て、抵抗膜における電位勾配形成領域の各対向する辺の
一方にはアノード側端子が接続され、他方の辺にはカソ
ード側端子が接続されていることを特徴とする請求項１
のタッチパネル。 - 【請求項３】 前記薄膜能動素子は、スイッチング素子
であって、一方の被スイッチング端子が抵抗膜に接続さ
れるとともに、他方の被スイッチング端子、および制御
端子がそれぞれ各辺ごとに互いに接続されていることを
特徴とする請求項１のタッチパネル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6190892A JPH05265633A (ja) | 1992-03-18 | 1992-03-18 | タッチパネル |
| US08/034,836 US5438168A (en) | 1992-03-18 | 1993-03-17 | Touch panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6190892A JPH05265633A (ja) | 1992-03-18 | 1992-03-18 | タッチパネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265633A true JPH05265633A (ja) | 1993-10-15 |
Family
ID=13184733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6190892A Pending JPH05265633A (ja) | 1992-03-18 | 1992-03-18 | タッチパネル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5438168A (ja) |
| JP (1) | JPH05265633A (ja) |
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- 1992-03-18 JP JP6190892A patent/JPH05265633A/ja active Pending
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