JPH05265033A - アクティブマトリックス液晶ディスプレイの下基板の製造方法 - Google Patents
アクティブマトリックス液晶ディスプレイの下基板の製造方法Info
- Publication number
- JPH05265033A JPH05265033A JP5988092A JP5988092A JPH05265033A JP H05265033 A JPH05265033 A JP H05265033A JP 5988092 A JP5988092 A JP 5988092A JP 5988092 A JP5988092 A JP 5988092A JP H05265033 A JPH05265033 A JP H05265033A
- Authority
- JP
- Japan
- Prior art keywords
- glass substrate
- gate electrode
- liquid crystal
- crystal display
- electrode wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
(57)【要約】
【目的】 液晶ディスプレイの下基板であるＴＦＴアレ
イの特性（オン電流、オフ電流、閾値電圧）を均一と
し、色ムラ、コントラスト不足、不均一のない表示品質
の向上を図る。 【構成】 アクティブマトリックス液晶ディスプレイの
下基板の製造方法において、ガラス基板１１上にゲート
電極配線１３を形成し、そのゲート電極配線１３とガラ
ス基板セット用治具２１とを非導通状態にセットし、ゲ
ート電極配線１３の電位を浮かせた状態において、プラ
ズマＣＶＤ法により、ゲート絶縁膜、ｎ- アモルファス
シリコン半導体層、ｎ+ アモルファスシリコンオーミッ
ク層、中間絶縁膜、表面保護膜を形成する。
イの特性（オン電流、オフ電流、閾値電圧）を均一と
し、色ムラ、コントラスト不足、不均一のない表示品質
の向上を図る。 【構成】 アクティブマトリックス液晶ディスプレイの
下基板の製造方法において、ガラス基板１１上にゲート
電極配線１３を形成し、そのゲート電極配線１３とガラ
ス基板セット用治具２１とを非導通状態にセットし、ゲ
ート電極配線１３の電位を浮かせた状態において、プラ
ズマＣＶＤ法により、ゲート絶縁膜、ｎ- アモルファス
シリコン半導体層、ｎ+ アモルファスシリコンオーミッ
ク層、中間絶縁膜、表面保護膜を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶ディスプレイの製造方法に関するものである。
ス液晶ディスプレイの製造方法に関するものである。
【０００２】
【従来の技術】従来、非晶質シリコン（ａ−Ｓｉ）を用
いた薄膜トランジスタ（ａ−ＳｉＴＦＴ）を内蔵した従
来のアクティブマトリックス液晶ディスプレイは以下の
ようにして製造されていた。図３はかかる従来のアクテ
ィブマトリックス液晶ディスプレイの部分平面図、図４
は図３のＡ−Ａ線断面図である。
いた薄膜トランジスタ（ａ−ＳｉＴＦＴ）を内蔵した従
来のアクティブマトリックス液晶ディスプレイは以下の
ようにして製造されていた。図３はかかる従来のアクテ
ィブマトリックス液晶ディスプレイの部分平面図、図４
は図３のＡ−Ａ線断面図である。
【０００３】これらの図に示すように、アクティブマト
リックス液晶ディスプレイの下基板となるａ−ＳｉＴＦ
Ｔ（以下、下基板という）は、ガラス基板１の上にクロ
ム、ニクロム、タンタルよりなる金属層を、スパッタま
たは蒸着により、０．１〜０．３μｍ程度成膜し、その
後、ホトリソエッチングによって、所定の形状に加工す
ることにより、ゲート電極２を形成する。
リックス液晶ディスプレイの下基板となるａ−ＳｉＴＦ
Ｔ（以下、下基板という）は、ガラス基板１の上にクロ
ム、ニクロム、タンタルよりなる金属層を、スパッタま
たは蒸着により、０．１〜０．３μｍ程度成膜し、その
後、ホトリソエッチングによって、所定の形状に加工す
ることにより、ゲート電極２を形成する。
【０００４】次に、ＮＨ3 とＳｉＨ4 ガスを主成分とす
るプラズマＣＶＤ（ＰＣＶＤ）法により、シリコン窒化
膜（ＳｉＮｘ）を膜厚０．１〜０．４μｍを、ＳｉＨ4
ガスを主成分とするＰＣＶＤ法により、半導体層（チャ
ネル層）となるｎ- アモルファスシリコン（ｎ- ａ−Ｓ
ｉ）膜を０．０５〜０．２μｍ、そして、ＳｉＨ4 ＋Ｐ
Ｈ3 ガスを主成分とするＰＣＶＤ法により、オーミック
層となるｎ+ アモルファスシリコン（ｎ+ ａ−Ｓｉ）
を、それぞれ基板全面に堆積させる。そして、ｎ + ａ−
Ｓｉとｎ- ａ−Ｓｉを島状の所定の形状に加工すること
で、ゲート絶縁膜３と島状の半導体層４を形成し素子分
離とする。この時、ゲート絶縁膜３はエッチングせずに
基板全面に残す。
るプラズマＣＶＤ（ＰＣＶＤ）法により、シリコン窒化
膜（ＳｉＮｘ）を膜厚０．１〜０．４μｍを、ＳｉＨ4
ガスを主成分とするＰＣＶＤ法により、半導体層（チャ
ネル層）となるｎ- アモルファスシリコン（ｎ- ａ−Ｓ
ｉ）膜を０．０５〜０．２μｍ、そして、ＳｉＨ4 ＋Ｐ
Ｈ3 ガスを主成分とするＰＣＶＤ法により、オーミック
層となるｎ+ アモルファスシリコン（ｎ+ ａ−Ｓｉ）
を、それぞれ基板全面に堆積させる。そして、ｎ + ａ−
Ｓｉとｎ- ａ−Ｓｉを島状の所定の形状に加工すること
で、ゲート絶縁膜３と島状の半導体層４を形成し素子分
離とする。この時、ゲート絶縁膜３はエッチングせずに
基板全面に残す。
【０００５】次に、アルミニウム（Ａｌ）、クロム（Ｃ
ｒ）、ニクロム（ＮｉＣｒ）等よりなる金属を、スパッ
タまたは蒸着により、０．３〜１．０μｍ程度成膜し、
それを所定の形状に加工することで、ソース電極５およ
びドレイン電極６を形成する。その後、チャネル層上の
不要なｎ+ ａ−Ｓｉ層をＣＦ4 ＋Ｏ2 ガスを主成分とす
るリアクティブ方式（ＲＩＥ法）などのドライエッチン
グで除去することで、チャネル層を形成する。
ｒ）、ニクロム（ＮｉＣｒ）等よりなる金属を、スパッ
タまたは蒸着により、０．３〜１．０μｍ程度成膜し、
それを所定の形状に加工することで、ソース電極５およ
びドレイン電極６を形成する。その後、チャネル層上の
不要なｎ+ ａ−Ｓｉ層をＣＦ4 ＋Ｏ2 ガスを主成分とす
るリアクティブ方式（ＲＩＥ法）などのドライエッチン
グで除去することで、チャネル層を形成する。
【０００６】次に、ＰＣＶＤ法によりシリコン窒化膜
（ＳｉＮｘ）などからなる中間絶縁膜７を形成する。そ
の後、ソースと次に形成する透明電極ＩＴＯ膜との導通
のためのコンタクトホール８を、中間絶縁膜７の所定部
分に形成する。そして、ＩＴＯ膜をスパッタまたは蒸着
により、０．１μｍ程度基板全面に成膜する。また、Ｈ
Ｉ系、ＨＣｌ系、ＦｅＣｌ3 系等のエッチング液を用い
て加工し、所定の形状に形成することで表示用電極とな
る透明電極９を形成する。
（ＳｉＮｘ）などからなる中間絶縁膜７を形成する。そ
の後、ソースと次に形成する透明電極ＩＴＯ膜との導通
のためのコンタクトホール８を、中間絶縁膜７の所定部
分に形成する。そして、ＩＴＯ膜をスパッタまたは蒸着
により、０．１μｍ程度基板全面に成膜する。また、Ｈ
Ｉ系、ＨＣｌ系、ＦｅＣｌ3 系等のエッチング液を用い
て加工し、所定の形状に形成することで表示用電極とな
る透明電極９を形成する。
【０００７】最後に、窒化シリコン膜（ＳｉＮｘ）を、
所定の領域にＰＣＶＤ法と加工により形成し、表面保護
膜とする。以上の透明電極と、ａ−ＳｉＴＦＴを２次元
的に配置することで、液晶用ａ−ＳｉＴＦＴアレイ基板
が完成する。以下図示せず。このＴＦＴアレイ基板上と
ＩＴＯパターン付き対向基板を、通常の液晶セルプロセ
スを用いることで、液晶ディスプレイが完成する。
所定の領域にＰＣＶＤ法と加工により形成し、表面保護
膜とする。以上の透明電極と、ａ−ＳｉＴＦＴを２次元
的に配置することで、液晶用ａ−ＳｉＴＦＴアレイ基板
が完成する。以下図示せず。このＴＦＴアレイ基板上と
ＩＴＯパターン付き対向基板を、通常の液晶セルプロセ
スを用いることで、液晶ディスプレイが完成する。
【０００８】
【発明が解決しようとする課題】しかしながら、以上述
べたように、従来技術では以下に述べるゲート絶縁膜、
ｎ- アモルファスシリコン半導体層、ｎ+ アモルファス
シリコンオーミック層の各膜の質及び厚み不均一による
ＴＦＴ特性（オン電流、オフ電流、閾値電圧）の不均一
性（バラツキ大）に問題がある。
べたように、従来技術では以下に述べるゲート絶縁膜、
ｎ- アモルファスシリコン半導体層、ｎ+ アモルファス
シリコンオーミック層の各膜の質及び厚み不均一による
ＴＦＴ特性（オン電流、オフ電流、閾値電圧）の不均一
性（バラツキ大）に問題がある。
【０００９】図５は従来の方法によるプラズマＣＶＤの
ガラス基板のセット状態の断面図、図６は図５に示すガ
ラス基板の平面図である。これらの図において、１０は
プラズマＣＶＤ反応槽、１１はＴＦＴガラス基板、１２
はガラス基板セット用治具である。この時、プラズマに
よりＴＦＴガラス基板１１の表面は帯電する。
ガラス基板のセット状態の断面図、図６は図５に示すガ
ラス基板の平面図である。これらの図において、１０は
プラズマＣＶＤ反応槽、１１はＴＦＴガラス基板、１２
はガラス基板セット用治具である。この時、プラズマに
よりＴＦＴガラス基板１１の表面は帯電する。
【００１０】ところで、ガラス基板１１とゲート電極配
線１３の接触状態は２タイプある。 接触が不安定な場合；ゲート電極配線が金属製ガラス
基板セット用治具と接触が不安定な時は、接触点付近で
ランダムに放電し易く、ガラス基板表面の電位が不安定
となる。またＴＦＴガラス基板面内で不均一となる。 接触が完全な場合；一方、ゲート電極配線が金属製ガ
ラス基板セット用治具と接触しているため、プラズマに
よるガラス基板上の電荷は、ゲート電極配線を通してガ
ラス基板セット用治具からプラズマＣＶＤ本体へ逃げ
る。従って、放電は起きないが、ゲート電極配線抵抗に
よる影響のため電荷が逃げる状況が異なるためガラス基
板表面の電位が不均一となる。
線１３の接触状態は２タイプある。 接触が不安定な場合；ゲート電極配線が金属製ガラス
基板セット用治具と接触が不安定な時は、接触点付近で
ランダムに放電し易く、ガラス基板表面の電位が不安定
となる。またＴＦＴガラス基板面内で不均一となる。 接触が完全な場合；一方、ゲート電極配線が金属製ガ
ラス基板セット用治具と接触しているため、プラズマに
よるガラス基板上の電荷は、ゲート電極配線を通してガ
ラス基板セット用治具からプラズマＣＶＤ本体へ逃げ
る。従って、放電は起きないが、ゲート電極配線抵抗に
よる影響のため電荷が逃げる状況が異なるためガラス基
板表面の電位が不均一となる。
【００１１】以上の原因により、プラズマによるＴＦＴ
ガラス表面の電位は基板中で不均一となりやすい。この
電位が不均一なことに起因して、各膜の膜質や膜厚の不
均一の原因となる。ＴＦＴの特性は、プラズマＣＶＤで
のゲート絶縁膜、ｎ- アモルファスシリコン半導体層、
ｎ+ アモルファスシリコンオーミック層の膜質、膜厚の
影響、効果を受ける。従って、各膜の膜厚、膜質が不均
一、不均質となると、ＴＦＴ特性のパラツキは大とな
り、不均一となる。また、ＴＦＴ特性そのものが不均一
となるばかりでなく、エッチング時間等の加工でのバラ
ツキとなり、これは、各下地層のダメージとなり、プロ
セスが不安定となり、歩留まりの低下の原因となる。
ガラス表面の電位は基板中で不均一となりやすい。この
電位が不均一なことに起因して、各膜の膜質や膜厚の不
均一の原因となる。ＴＦＴの特性は、プラズマＣＶＤで
のゲート絶縁膜、ｎ- アモルファスシリコン半導体層、
ｎ+ アモルファスシリコンオーミック層の膜質、膜厚の
影響、効果を受ける。従って、各膜の膜厚、膜質が不均
一、不均質となると、ＴＦＴ特性のパラツキは大とな
り、不均一となる。また、ＴＦＴ特性そのものが不均一
となるばかりでなく、エッチング時間等の加工でのバラ
ツキとなり、これは、各下地層のダメージとなり、プロ
セスが不安定となり、歩留まりの低下の原因となる。
【００１２】この特性の不均一（バラツキ大）の問題点
は、大面積化、大容量化、高微細化となるにしたがって
顕著となる。このことは、ＡＭＬＣＤの表示色ムラ、コ
ントラスト不足、不均一となり、表示品質の低下の問題
点となる。本発明は、上記問題点を除去し、液晶ディス
プレイの下基板であるＴＦＴアレイの特性（オン電流、
オフ電流、閾値電圧）を均一とし、色ムラ、コントラス
ト不足、不均一のない表示品質が優れたアクティブマト
リックス液晶ディスプレイの下基板の製造方法を提供す
ることを目的とする。
は、大面積化、大容量化、高微細化となるにしたがって
顕著となる。このことは、ＡＭＬＣＤの表示色ムラ、コ
ントラスト不足、不均一となり、表示品質の低下の問題
点となる。本発明は、上記問題点を除去し、液晶ディス
プレイの下基板であるＴＦＴアレイの特性（オン電流、
オフ電流、閾値電圧）を均一とし、色ムラ、コントラス
ト不足、不均一のない表示品質が優れたアクティブマト
リックス液晶ディスプレイの下基板の製造方法を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するために、アクティブマトリックス液晶ディスプレ
イの下基板の製造方法において、ガラス基板上にゲート
電極配線を形成し、該ゲート電極配線とガラス基板セッ
ト用治具とを非導通状態にセットし、前記ゲート電極配
線の電位を浮かせた状態において、プラズマＣＶＤ法に
よりゲート絶縁膜、ｎ- アモルファスシリコン半導体
層、ｎ+ アモルファスシリコンオーミック層、中間絶縁
膜、表面保護膜を形成するようにしたものである。
成するために、アクティブマトリックス液晶ディスプレ
イの下基板の製造方法において、ガラス基板上にゲート
電極配線を形成し、該ゲート電極配線とガラス基板セッ
ト用治具とを非導通状態にセットし、前記ゲート電極配
線の電位を浮かせた状態において、プラズマＣＶＤ法に
よりゲート絶縁膜、ｎ- アモルファスシリコン半導体
層、ｎ+ アモルファスシリコンオーミック層、中間絶縁
膜、表面保護膜を形成するようにしたものである。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示す液晶ディスプレイの下基板の製造状態を示す断面
図、図２はその液晶ディスプレイの下基板のセット状態
を示すＢ−Ｂ線矢視図である。
ながら詳細に説明する。図１は本発明の第１の実施例を
示す液晶ディスプレイの下基板の製造状態を示す断面
図、図２はその液晶ディスプレイの下基板のセット状態
を示すＢ−Ｂ線矢視図である。
【００１５】まず、ガラス基板１１上にはゲート電極配
線１３が形成される。次に、その基板上にゲート絶縁
膜、ｎ- アモルファスシリコン半導体層、ｎ+アモルフ
ァスシリコンオーミック層をプラズマＣＶＤ法により形
成する。ガラス基板温度、ガス混合比、ガス流量、ガス
圧力、ＲＦ電力は従来通りで良い。この時、この実施例
においては、プラズマＣＶＤ法において、予めガラス基
板１１上に形成してあるゲート電極配線１３と、金属よ
りなるガラス基板セット用治具２１とを非導通状態と
し、ゲート電極配線１３の電位を浮かせた状態でのプラ
ズマＣＶＤ法によりゲート絶縁膜、ｎ- アモルファスシ
リコン半導体層、ｎ+アモルファスシリコンオーミック
層を形成する。
線１３が形成される。次に、その基板上にゲート絶縁
膜、ｎ- アモルファスシリコン半導体層、ｎ+アモルフ
ァスシリコンオーミック層をプラズマＣＶＤ法により形
成する。ガラス基板温度、ガス混合比、ガス流量、ガス
圧力、ＲＦ電力は従来通りで良い。この時、この実施例
においては、プラズマＣＶＤ法において、予めガラス基
板１１上に形成してあるゲート電極配線１３と、金属よ
りなるガラス基板セット用治具２１とを非導通状態と
し、ゲート電極配線１３の電位を浮かせた状態でのプラ
ズマＣＶＤ法によりゲート絶縁膜、ｎ- アモルファスシ
リコン半導体層、ｎ+アモルファスシリコンオーミック
層を形成する。
【００１６】ここでは、図に示すように、ガラス基板１
１と基板セット用治具２１との間に枠状の絶縁物スペー
サ２２を設置することにより、ゲート電極配線１３とガ
ラス基板セット用治具２１とを非導通状態となし、ゲー
ト電極配線１３の電位を浮かせることにより、プラズマ
ＣＶＤを行ない、ゲート絶縁膜、ｎ- アモルファスシリ
コン半導体層、ｎ+ アモルファスシリコンオーミック層
を形成する。
１と基板セット用治具２１との間に枠状の絶縁物スペー
サ２２を設置することにより、ゲート電極配線１３とガ
ラス基板セット用治具２１とを非導通状態となし、ゲー
ト電極配線１３の電位を浮かせることにより、プラズマ
ＣＶＤを行ない、ゲート絶縁膜、ｎ- アモルファスシリ
コン半導体層、ｎ+ アモルファスシリコンオーミック層
を形成する。
【００１７】また、絶縁物スペーサ２２の材料は、ガラ
ス、セラミック等があり、プラズマＣＶＤの構造、方式
等、またＴＦＴのガラス基板形状等の条件にあったもの
を選択する。更に、絶縁物スペーサ２２は、プラズマＣ
ＶＤの構造、方式等、またＴＦＴのガラス基板形状等の
条件にあった形状とすることができる。例えば細長い平
板状ガラス等を、ガラス基板と基板セット用治具とが接
触する領域（４辺）にサンドイッチ状に配置するように
してもよい。
ス、セラミック等があり、プラズマＣＶＤの構造、方式
等、またＴＦＴのガラス基板形状等の条件にあったもの
を選択する。更に、絶縁物スペーサ２２は、プラズマＣ
ＶＤの構造、方式等、またＴＦＴのガラス基板形状等の
条件にあった形状とすることができる。例えば細長い平
板状ガラス等を、ガラス基板と基板セット用治具とが接
触する領域（４辺）にサンドイッチ状に配置するように
してもよい。
【００１８】図７は本発明の第２の実施例を示す液晶デ
ィスプレイの下基板の製造状態を示す断面図、図８はそ
の液晶ディスプレイの下基板のセット状態を示すＣ−Ｃ
線矢視図である。この実施例においては、図７に示すよ
うに、ゲート電極配線２０をガラス基板１１上の周辺か
ら、エッチング等により除いた絶縁領域２３を形成する
ことにより、ゲート電極配線２０とガラス基板セット用
治具２１を非接触状態となし、ゲート電極配線２０の電
位を浮かせた状態で、プラズマＣＶＤを行ない、ゲート
絶縁膜、ｎ- アモルファスシリコン半導体層、ｎ+ アモ
ルファスシリコンオーミック層を形成する。
ィスプレイの下基板の製造状態を示す断面図、図８はそ
の液晶ディスプレイの下基板のセット状態を示すＣ−Ｃ
線矢視図である。この実施例においては、図７に示すよ
うに、ゲート電極配線２０をガラス基板１１上の周辺か
ら、エッチング等により除いた絶縁領域２３を形成する
ことにより、ゲート電極配線２０とガラス基板セット用
治具２１を非接触状態となし、ゲート電極配線２０の電
位を浮かせた状態で、プラズマＣＶＤを行ない、ゲート
絶縁膜、ｎ- アモルファスシリコン半導体層、ｎ+ アモ
ルファスシリコンオーミック層を形成する。
【００１９】この時、ゲート電極配線を形成しない領域
の形状は、プラズマＣＶＤの構造、方式等、またＴＦＴ
アレイのパターン形状、ＴＦＴのガラス基板形状等の条
件により決定する。例えば、５〜１０ｍｍの幅で４辺の
周辺領域にゲート電極配線なしの絶縁領域２３を形成す
ることにより、たとえガラス基板１１とガラス基板セッ
ト用治具２１とが接触しても、ゲート電極配線１３とガ
ラス基板セット用治具２１との間を電気的に非導通状態
にすることができる。
の形状は、プラズマＣＶＤの構造、方式等、またＴＦＴ
アレイのパターン形状、ＴＦＴのガラス基板形状等の条
件により決定する。例えば、５〜１０ｍｍの幅で４辺の
周辺領域にゲート電極配線なしの絶縁領域２３を形成す
ることにより、たとえガラス基板１１とガラス基板セッ
ト用治具２１とが接触しても、ゲート電極配線１３とガ
ラス基板セット用治具２１との間を電気的に非導通状態
にすることができる。
【００２０】以上により、プラズマＣＶＤ工程を完了す
る。そして、以後の工程の中で、中間絶縁膜の形成と最
後の表面保護膜の形成も、上記した本発明の製造方法を
用いて形成する。それ以外は、従来技術で行なう。これ
により、透明電極付きＴＦＴが完成する。以上の透明電
極付きａ−ＳｉＴＦＴを２次元的に配置することで、ａ
−ＳｉＴＦＴアレイ基板（下基板）が完成する。
る。そして、以後の工程の中で、中間絶縁膜の形成と最
後の表面保護膜の形成も、上記した本発明の製造方法を
用いて形成する。それ以外は、従来技術で行なう。これ
により、透明電極付きＴＦＴが完成する。以上の透明電
極付きａ−ＳｉＴＦＴを２次元的に配置することで、ａ
−ＳｉＴＦＴアレイ基板（下基板）が完成する。
【００２１】これ以降の工程、つまり対向電極基板（上
基板）、及びセル化工程は、従来技術と同様に行なう。
このようにして、液晶ディスプレイが完成する。
基板）、及びセル化工程は、従来技術と同様に行なう。
このようにして、液晶ディスプレイが完成する。
【００２２】
【表１】
【００２３】表１は従来の場合と本発明の場合とを対比
した成膜時の膜厚の均一性を示したものである。すなわ
ち、ゲート電極配線とガラス基板セット用治具の導通状
態を変化させ、その他の成膜条件（基板温度、ガス流
量、ガス圧力、ＲＦパワー等）は一定としている。この
表に示すように、従来のようにゲート電極配線とガラス
基板セット用治具が導通している場合には、その膜厚の
均一性は±７〜１０％、本発明の第１実施例、つまり、
絶縁物スペーサによりゲート電極配線とガラス基板セッ
ト用治を絶縁した場合は、その膜厚の均一性は±３〜５
％、本発明の第２実施例、つまり、周辺部のゲート電極
を除去して、絶縁領域を形成した場合は、その膜厚の均
一性も同様に±３〜５％にすることができる。
した成膜時の膜厚の均一性を示したものである。すなわ
ち、ゲート電極配線とガラス基板セット用治具の導通状
態を変化させ、その他の成膜条件（基板温度、ガス流
量、ガス圧力、ＲＦパワー等）は一定としている。この
表に示すように、従来のようにゲート電極配線とガラス
基板セット用治具が導通している場合には、その膜厚の
均一性は±７〜１０％、本発明の第１実施例、つまり、
絶縁物スペーサによりゲート電極配線とガラス基板セッ
ト用治を絶縁した場合は、その膜厚の均一性は±３〜５
％、本発明の第２実施例、つまり、周辺部のゲート電極
を除去して、絶縁領域を形成した場合は、その膜厚の均
一性も同様に±３〜５％にすることができる。
【００２４】このように、プラズマＣＶＤ成膜の均一性
が基板上に形成されている電極と基板セット用治具との
導通状態の影響を受けることが明らかであり、非導通状
態にすることにより、膜厚の均一性を改善することがで
きる。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
が基板上に形成されている電極と基板セット用治具との
導通状態の影響を受けることが明らかであり、非導通状
態にすることにより、膜厚の均一性を改善することがで
きる。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、予めガラス基板上に形成してあるゲート電極配
線とガラス基板セット用治具とを非導通状態とし、ゲー
ト電極配線の電位を浮かせた状態でのプラズマＣＶＤ法
により、ゲート絶縁膜、ｎ- アモルファスシリコン半導
体層、ｎ+ アモルファスシリコンオーミック層、中間絶
縁膜、表面保護膜を形成するようにしているため、プラ
ズマによるＴＦＴガラス表面の電位は基板中で均一とな
り易い。
よれば、予めガラス基板上に形成してあるゲート電極配
線とガラス基板セット用治具とを非導通状態とし、ゲー
ト電極配線の電位を浮かせた状態でのプラズマＣＶＤ法
により、ゲート絶縁膜、ｎ- アモルファスシリコン半導
体層、ｎ+ アモルファスシリコンオーミック層、中間絶
縁膜、表面保護膜を形成するようにしているため、プラ
ズマによるＴＦＴガラス表面の電位は基板中で均一とな
り易い。
【００２６】この効果により、各膜の膜厚、膜質は均
一、均質となる。このため、各膜の加工も均一で、かつ
再現性が良好であるので、ＴＦＴプロセス全体が安定す
る。これにより、ＴＦＴ特性（オン電流、オフ電流、閾
値電圧）は大面積であっても均一で、かつ再現性を良好
に行なえるため、大面積アクティブマトリックス液晶デ
ィスプレイの色ムラの低減、コントラスト向上、均一化
により表示色が均一となり表示品質の向上を図ることが
できる。
一、均質となる。このため、各膜の加工も均一で、かつ
再現性が良好であるので、ＴＦＴプロセス全体が安定す
る。これにより、ＴＦＴ特性（オン電流、オフ電流、閾
値電圧）は大面積であっても均一で、かつ再現性を良好
に行なえるため、大面積アクティブマトリックス液晶デ
ィスプレイの色ムラの低減、コントラスト向上、均一化
により表示色が均一となり表示品質の向上を図ることが
できる。
【００２７】また、この方法を実施するには、特別に高
価な設備、治具等は不要であり、安価に実行することが
できる。またＴＦＴ構造、プロセスの変更は不要であ
る。
価な設備、治具等は不要であり、安価に実行することが
できる。またＴＦＴ構造、プロセスの変更は不要であ
る。
【図１】本発明の第１の実施例を示す液晶ディスプレイ
の下基板の製造状態を示す断面図である。
の下基板の製造状態を示す断面図である。
【図２】本発明の第１の実施例を示す液晶ディスプレイ
の下基板のセット状態を示すＢ−Ｂ線矢視図である。
の下基板のセット状態を示すＢ−Ｂ線矢視図である。
【図３】従来のアクティブマトリックス液晶ディスプレ
イの部分平面図である。
イの部分平面図である。
【図４】図３のＡ−Ａ線断面図である。
【図５】従来の方法によるプラズマＣＶＤのガラス基板
のセット状態の断面図である。
のセット状態の断面図である。
【図６】図５に示すガラス基板の平面図である。
【図７】本発明の第２の実施例を示す液晶ディスプレイ
の下基板の製造状態を示す断面図である。
の下基板の製造状態を示す断面図である。
【図８】本発明の第２の実施例を示す液晶ディスプレイ
の下基板のセット状態を示すＣ−Ｃ線矢視図である。
の下基板のセット状態を示すＣ−Ｃ線矢視図である。
１１ ガラス基板 １３ ゲート電極配線 ２１ ガラス基板セット用治具 ２２ 絶縁物スペーサ ２３ 絶縁領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/90 Ｃ 7735−4Ｍ (72)発明者 蒋 一超 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (3)
- 【請求項１】（ａ）ガラス基板上にゲート電極配線を形
成し、（ｂ）該ゲート電極配線とガラス基板セット用治
具とを非導通状態にセットし、（ｃ）前記ゲート電極配
線の電位を浮かせた状態において、プラズマＣＶＤ法に
よりゲート絶縁膜、ｎ- アモルファスシリコン半導体
層、ｎ+ アモルファスシリコンオーミック層、中間絶縁
膜、表面保護膜を形成することを特徴とするアクティブ
マトリックス液晶ディスプレイの下基板の製造方法。 - 【請求項２】 前記ガラス基板と基板セット用治具との
間に絶縁物スペーサを設置することにより、ゲート電極
配線とガラス基板セット用治具とを非導通状態とするこ
とを特徴とする請求項１記載のアクティブマトリックス
液晶ディスプレイの下基板の製造方法。 - 【請求項３】 前記ゲート電極配線をガラス基板上の周
辺を除いた領域に形成するにより、ゲート電極配線とガ
ラス基板セット用治具とを非導通状態とすることを特徴
とする請求項１記載のアクティブマトリックス液晶ディ
スプレイの下基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5988092A JPH05265033A (ja) | 1992-03-17 | 1992-03-17 | アクティブマトリックス液晶ディスプレイの下基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5988092A JPH05265033A (ja) | 1992-03-17 | 1992-03-17 | アクティブマトリックス液晶ディスプレイの下基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265033A true JPH05265033A (ja) | 1993-10-15 |
Family
ID=13125907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5988092A Withdrawn JPH05265033A (ja) | 1992-03-17 | 1992-03-17 | アクティブマトリックス液晶ディスプレイの下基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002064854A1 (fr) * | 2001-02-15 | 2002-08-22 | Kaneka Corporation | Procede de constitution d'une couche mince de silicium et pile solaire possedant une couche mince de silicium |
-
1992
- 1992-03-17 JP JP5988092A patent/JPH05265033A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002064854A1 (fr) * | 2001-02-15 | 2002-08-22 | Kaneka Corporation | Procede de constitution d'une couche mince de silicium et pile solaire possedant une couche mince de silicium |
| US6849560B2 (en) | 2001-02-15 | 2005-02-01 | Kaneka Corporation | Method of depositing silicon thin film and silicon thin film solar cell |
| AU2002232197B2 (en) * | 2001-02-15 | 2005-12-15 | Kaneka Corporation | Method of forming silicon thin film and silicon thin film solar cell |
| AU2002232197C1 (en) * | 2001-02-15 | 2006-11-09 | Kaneka Corporation | Method of forming silicon thin film and silicon thin film solar cell |
| KR100741758B1 (ko) * | 2001-02-15 | 2007-07-23 | 가부시키가이샤 가네카 | 실리콘 박막의 성막방법 및 실리콘 박막 태양전지 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6383831B2 (en) | Methods of forming thin-film transistor display devices | |
| US4797108A (en) | Method of manufacturing amorphous silicon field effect transistors | |
| CN101026093B (zh) | 形成硅层的方法及使用该硅层的显示基板的制造方法 | |
| US6800502B2 (en) | Thin film transistor, method of producing the same, liquid crystal display, and thin film forming apparatus | |
| US6753550B2 (en) | Liquid crystal display device having a thin film transistor element including an amorphous film containing a low-defect density layer and a high-defect densisty layer | |
| EP0724183A2 (en) | Liquid crystal display device and method of fabricating the same | |
| KR20010015187A (ko) | 박막 트랜지스터 어레이 및 그 제조 방법 | |
| JPH08228011A (ja) | 半導体装置およびその製造方法 | |
| JPH07162003A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05265033A (ja) | アクティブマトリックス液晶ディスプレイの下基板の製造方法 | |
| JP2001308339A (ja) | 薄膜トランジスタ | |
| JP3292240B2 (ja) | 薄膜トランジスタ素子及びその製造方法 | |
| JP3452679B2 (ja) | 薄膜トランジスタの製造方法、薄膜トランジスタおよび液晶表示装置 | |
| JPH04367268A (ja) | 薄膜トランジスタアレイ装置 | |
| JP2966142B2 (ja) | アモルファスシリコン薄膜トランジスタアレイ | |
| JPH02196470A (ja) | 薄膜トランジスタとその製造方法 | |
| JP2000349292A (ja) | 薄膜トランジスタ | |
| JPS63155766A (ja) | 薄膜トランジスタ | |
| JPH0750415A (ja) | 薄膜トランジスタの製造方法及び製造装置 | |
| JPH03148136A (ja) | 半導体素子および半導体素子の製造方法 | |
| JPH05299657A (ja) | 電界効果型薄膜トランジスタ素子 | |
| JPH07273336A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0691258B2 (ja) | 薄膜トランジスタ | |
| JPS61226731A (ja) | 薄膜トランジスタ液晶デイスプレイの製造方法 | |
| JPH06204251A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |