JPH05259604A - 電子回路基板及びその製造方法 - Google Patents
電子回路基板及びその製造方法Info
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- JPH05259604A JPH05259604A JP9159192A JP9159192A JPH05259604A JP H05259604 A JPH05259604 A JP H05259604A JP 9159192 A JP9159192 A JP 9159192A JP 9159192 A JP9159192 A JP 9159192A JP H05259604 A JPH05259604 A JP H05259604A
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【目的】 部品の薄型化、小型化を可能にできるととも
に、実装コストを低減する電子回路基板を提供すること
を目的とする。 【構成】 回路基板に電気的特性の異なる多数の電子部
品素子を配設してなる電子回路基板において、上記各電
子部品素子を構成する材料を多層化し、あるいは一体化
してなる素子ロッドを形成し、この各素子ロッドを絶縁
部材内に埋設して回路ブロックを形成し、該回路ブロッ
クの各素子ロッドを所定間隔ごとに切断することによ
り、上記電子回路基板を形成したことを特徴とする。
に、実装コストを低減する電子回路基板を提供すること
を目的とする。 【構成】 回路基板に電気的特性の異なる多数の電子部
品素子を配設してなる電子回路基板において、上記各電
子部品素子を構成する材料を多層化し、あるいは一体化
してなる素子ロッドを形成し、この各素子ロッドを絶縁
部材内に埋設して回路ブロックを形成し、該回路ブロッ
クの各素子ロッドを所定間隔ごとに切断することによ
り、上記電子回路基板を形成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、コンデンサ、
コイル、抵抗器等の電子部品素子をプリント基板に配設
して電気回路を構成するようにした電子回路基板及びそ
の製造方法に関し、特に電子回路基板の薄型化、小型化
を可能にできるとともに、実装コストを低減できるよう
にした電子回路基板の構造及びその製造方法に関する。
コイル、抵抗器等の電子部品素子をプリント基板に配設
して電気回路を構成するようにした電子回路基板及びそ
の製造方法に関し、特に電子回路基板の薄型化、小型化
を可能にできるとともに、実装コストを低減できるよう
にした電子回路基板の構造及びその製造方法に関する。
【０００２】
【従来の技術】一般に、電子回路基板として、従来か
ら、図８及び図９に示す構造のものがある。この電子回
路基板は４０は、例えばガラス、セラミックス等からな
る絶縁基板４１上に配線４２をパターン形成し、この絶
縁基板４１の配線４２にコンデンサ、抵抗器、ＩＣ、圧
電発振子等の電子部品素子４３を実装して構成されてい
る。この電子回路基板４０を製造する場合、上記絶縁基
板４１にスクリーン印刷、スパッタリング、蒸着等によ
り配線４２をパターン形成し、この絶縁基板４１の配線
４２上に上記各電子部品素子４３を配置するとともに、
該部品素子４３と配線４２とを半田付け接続している。
ら、図８及び図９に示す構造のものがある。この電子回
路基板は４０は、例えばガラス、セラミックス等からな
る絶縁基板４１上に配線４２をパターン形成し、この絶
縁基板４１の配線４２にコンデンサ、抵抗器、ＩＣ、圧
電発振子等の電子部品素子４３を実装して構成されてい
る。この電子回路基板４０を製造する場合、上記絶縁基
板４１にスクリーン印刷、スパッタリング、蒸着等によ
り配線４２をパターン形成し、この絶縁基板４１の配線
４２上に上記各電子部品素子４３を配置するとともに、
該部品素子４３と配線４２とを半田付け接続している。
【０００３】
【発明が解決しようとする課題】上記電子回路基板にお
いては、できるだけ小型化、薄型化するとともに、部品
コストの低減が要請されている。しかしながら、上記従
来の電子回路基板では、絶縁基板上に各電子部品素子を
載置する構造であるから、この部品素子の分だけ高さ方
向の寸法が大きくなり、薄型化には限界がある。また、
上記絶縁基板上に各電子部品素子と配線との半田付けス
ペースを確保する必要があることから、それだけ基板面
積が大きくなり、この点からも小型化には限界がある。
さらに、上記従来の電子回路基板では、各電子部品素子
をそれぞれ１個づつ実装するという手間のかかる工程が
必要であることから、実装コストが上昇するという問題
点がある。
いては、できるだけ小型化、薄型化するとともに、部品
コストの低減が要請されている。しかしながら、上記従
来の電子回路基板では、絶縁基板上に各電子部品素子を
載置する構造であるから、この部品素子の分だけ高さ方
向の寸法が大きくなり、薄型化には限界がある。また、
上記絶縁基板上に各電子部品素子と配線との半田付けス
ペースを確保する必要があることから、それだけ基板面
積が大きくなり、この点からも小型化には限界がある。
さらに、上記従来の電子回路基板では、各電子部品素子
をそれぞれ１個づつ実装するという手間のかかる工程が
必要であることから、実装コストが上昇するという問題
点がある。
【０００４】本発明は上記従来技術の有する実情に鑑み
てなされたもので、部品の薄型化、小型化を可能にする
とともに、実装コストを低減する電子回路基板を提供す
ることを目的としている。
てなされたもので、部品の薄型化、小型化を可能にする
とともに、実装コストを低減する電子回路基板を提供す
ることを目的としている。
【０００５】
【課題を解決するための手段】本発明に係る電子回路基
板は、回路基板に電気的特性の異なる多数の電子部品素
子を配設してなる電子回路基板において、上記各電子部
品素子を構成する材料を多層化し、あるいは一体化して
なる素子ロッドを形成し、この各素子ロッドを絶縁部材
内に埋設して回路ブロックを形成し、該回路ブロックの
各素子ロッドを所定間隔ごとに切断することにより、上
記電子回路基板を形成したことを特徴とする。上記電子
回路基板は、電子部品素子を構成する材料を多層化し、
あるいは一体化して素子ロッドを形成し、この各素子ロ
ッドを絶縁部材内に埋設して回路ブロックを形成し、該
回路ブロックの各素子ロッドを所定間隔ごとに切断して
製造することを特徴とする。
板は、回路基板に電気的特性の異なる多数の電子部品素
子を配設してなる電子回路基板において、上記各電子部
品素子を構成する材料を多層化し、あるいは一体化して
なる素子ロッドを形成し、この各素子ロッドを絶縁部材
内に埋設して回路ブロックを形成し、該回路ブロックの
各素子ロッドを所定間隔ごとに切断することにより、上
記電子回路基板を形成したことを特徴とする。上記電子
回路基板は、電子部品素子を構成する材料を多層化し、
あるいは一体化して素子ロッドを形成し、この各素子ロ
ッドを絶縁部材内に埋設して回路ブロックを形成し、該
回路ブロックの各素子ロッドを所定間隔ごとに切断して
製造することを特徴とする。
【０００６】ここで、上記素子ロッドは、電子部品素子
の構成材料を棒状に形成し、これに予め電極や配線等を
形成し、これを切断することによって電気的特性を発現
するようにしたもの、又は上記電子部品素子の構成材料
を棒状に形成し、これを切断した後、これに電極等を形
成して電気的特性を発現するようにしたものをいう。ま
た、上記絶縁部材には、回路基板を構成する材料、例え
ばガラス、セラミックス、あるいは樹脂等を使用する。
の構成材料を棒状に形成し、これに予め電極や配線等を
形成し、これを切断することによって電気的特性を発現
するようにしたもの、又は上記電子部品素子の構成材料
を棒状に形成し、これを切断した後、これに電極等を形
成して電気的特性を発現するようにしたものをいう。ま
た、上記絶縁部材には、回路基板を構成する材料、例え
ばガラス、セラミックス、あるいは樹脂等を使用する。
【０００７】
【作用】上記のように構成してなる電子回路基板によれ
ば、絶縁部材内にそれぞれ電気的特性の異なる素子ロッ
ドを埋設して回路ブロックを形成し、この回路ブロック
を切断することによって薄板状の電子回路基板を構成し
たので、各電子部品素子は回路基板内に埋設されること
となり、従来の基板上に載置する構造に比べて薄型化で
きる。また、各部品素子と配線とを接続する半田付けス
ペースを不要にできることから、それだけ基板面積を小
さくでき、この点からも小型化できる。さらに、本発明
の電子回路基板は、各素子ロッドが埋設された回路ブロ
ックを切断して製造する方法であるので、従来の各電子
部品素子を基板上に実装するという手間のかかる工程を
不要にでき、生産性を向上できるとともに、実装コスト
を低減できる。
ば、絶縁部材内にそれぞれ電気的特性の異なる素子ロッ
ドを埋設して回路ブロックを形成し、この回路ブロック
を切断することによって薄板状の電子回路基板を構成し
たので、各電子部品素子は回路基板内に埋設されること
となり、従来の基板上に載置する構造に比べて薄型化で
きる。また、各部品素子と配線とを接続する半田付けス
ペースを不要にできることから、それだけ基板面積を小
さくでき、この点からも小型化できる。さらに、本発明
の電子回路基板は、各素子ロッドが埋設された回路ブロ
ックを切断して製造する方法であるので、従来の各電子
部品素子を基板上に実装するという手間のかかる工程を
不要にでき、生産性を向上できるとともに、実装コスト
を低減できる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１ないし図５は本発明の一実施例による電子回
路基板を説明するための図である。本実施例の電子回路
基板１は、図２に示すように、絶縁材料からなる回路基
板２とほぼ同一平面内にＩＣ素子３、コンデンサ素子
４、抵抗素子５ａ，５ｂ、コイル素子６、及び圧電発振
子７を埋設し、この電子部品の各素子３〜７を上記回路
基板２内に埋設されたスルーホール電極８、及び回路基
板２の上面、及び下面にパターン形成された配線９によ
り接続して構成されている。
する。図１ないし図５は本発明の一実施例による電子回
路基板を説明するための図である。本実施例の電子回路
基板１は、図２に示すように、絶縁材料からなる回路基
板２とほぼ同一平面内にＩＣ素子３、コンデンサ素子
４、抵抗素子５ａ，５ｂ、コイル素子６、及び圧電発振
子７を埋設し、この電子部品の各素子３〜７を上記回路
基板２内に埋設されたスルーホール電極８、及び回路基
板２の上面、及び下面にパターン形成された配線９によ
り接続して構成されている。
【０００９】上記電子回路基板１は、各素子及び電極３
〜８の構成材料を棒状の素子ロッド１３〜１８に形成
し、次いで、この各素子ロッド１３〜１８を絶縁部材２
０内の所定位置に埋設することにより回路ブロック１０
を形成し、該ブロック１０の各素子ロッド１３〜１８を
所定間隔ごとに切断し、これにより形成された回路基板
２の両表面に配線１０をパターン形成して得られたもの
である。
〜８の構成材料を棒状の素子ロッド１３〜１８に形成
し、次いで、この各素子ロッド１３〜１８を絶縁部材２
０内の所定位置に埋設することにより回路ブロック１０
を形成し、該ブロック１０の各素子ロッド１３〜１８を
所定間隔ごとに切断し、これにより形成された回路基板
２の両表面に配線１０をパターン形成して得られたもの
である。
【００１０】以下、本実施例の電子回路基板１の製造方
法の一例を詳細に説明する。まず、図３に示すように、
ＩＣ素子３を構成する角柱状のシリコンロッド１３、コ
ンデンサ素子４を構成する高誘電体ロッド１４、コイル
素子６を構成する円筒状のフェライトロッド１６、スル
ーホール電極８を構成する導電性ファイバー１８、圧電
発振子７を構成する圧電体ロッド１７、さらに抵抗素子
５ａ，５ｂを構成する抵抗ロッド１５を形成する。ま
た、上記フェライトロッド１６は、これの外周面、及び
内周面に軸方向に延び、かつ周方向に所定間隔ごとに金
属ファイバー１９を貼着する。
法の一例を詳細に説明する。まず、図３に示すように、
ＩＣ素子３を構成する角柱状のシリコンロッド１３、コ
ンデンサ素子４を構成する高誘電体ロッド１４、コイル
素子６を構成する円筒状のフェライトロッド１６、スル
ーホール電極８を構成する導電性ファイバー１８、圧電
発振子７を構成する圧電体ロッド１７、さらに抵抗素子
５ａ，５ｂを構成する抵抗ロッド１５を形成する。ま
た、上記フェライトロッド１６は、これの外周面、及び
内周面に軸方向に延び、かつ周方向に所定間隔ごとに金
属ファイバー１９を貼着する。
【００１１】次に、金型内に上記各素子ロッド１３〜１
８をそれぞれ所定位置に配置するとともに、各素子ロッ
ド１３〜１８を同一方向に向けて配設する。次いで、こ
の金型内にガラス、セラミックス、樹脂、あるいはロウ
接材からなる絶縁部材２０を注入してインジェクション
モールドする。これにより上記各素子ロッド１３〜１８
と絶縁部材２０とを結合一体化してなる回路ブロック１
０を形成する。
８をそれぞれ所定位置に配置するとともに、各素子ロッ
ド１３〜１８を同一方向に向けて配設する。次いで、こ
の金型内にガラス、セラミックス、樹脂、あるいはロウ
接材からなる絶縁部材２０を注入してインジェクション
モールドする。これにより上記各素子ロッド１３〜１８
と絶縁部材２０とを結合一体化してなる回路ブロック１
０を形成する。
【００１２】次に、図１に示すように、上記回路ブロッ
ク１０の各素子ロッド１３〜１８を、これの軸方向に所
定間隔ごとに切断（一点鎖線で示す厚さ方向で）して多
数の回路基板２を形成する。この場合、回路基板２の厚
さは、電子回路基板の用途、あるいは各電子部品素子の
目標とする特性値に応じて適宜設定する。これにより上
記回路基板２の両表面にはこれに埋め込まれたチップ状
の各素子ロッド１３ａ〜１７ａの上面、下面が露出する
とともに、スルーホール電極８の両端面が露出すること
となる。
ク１０の各素子ロッド１３〜１８を、これの軸方向に所
定間隔ごとに切断（一点鎖線で示す厚さ方向で）して多
数の回路基板２を形成する。この場合、回路基板２の厚
さは、電子回路基板の用途、あるいは各電子部品素子の
目標とする特性値に応じて適宜設定する。これにより上
記回路基板２の両表面にはこれに埋め込まれたチップ状
の各素子ロッド１３ａ〜１７ａの上面、下面が露出する
とともに、スルーホール電極８の両端面が露出すること
となる。
【００１３】そして、このようにして得られたチップ状
の各素子ロッド１３ａ〜１７ａに電気的特性を発現させ
るための機能を付与する。まず、ウェーハ状のシリコン
ロッド１３ａの表面にいわゆるフォトリソグラフィーに
よりＩＣ回路（図示せず）をパターン形成してＩＣ素子
３を構成する。このＩＣ素子３の各電極と各スルーホー
ル電極８とを例えばボンディングワイヤー又は直接配線
パターンで接続する。
の各素子ロッド１３ａ〜１７ａに電気的特性を発現させ
るための機能を付与する。まず、ウェーハ状のシリコン
ロッド１３ａの表面にいわゆるフォトリソグラフィーに
よりＩＣ回路（図示せず）をパターン形成してＩＣ素子
３を構成する。このＩＣ素子３の各電極と各スルーホー
ル電極８とを例えばボンディングワイヤー又は直接配線
パターンで接続する。
【００１４】次いで、図５に示すように、上記高誘電体
ロッド１４ａの両面に電極１４ｂ，１４ｂを形成してコ
ンデンサ素子４を構成する。また上記一方の抵抗ロッド
１５ａの表面に一対の抵抗膜１５ｂ，１５ｂを近接させ
て形成して抵抗素子５ａを構成するとともに、他方の抵
抗ロッド１５ａの両面に抵抗膜１５ｃ，１５ｃを形成し
て抵抗素子５ｂを構成する。さらに、上記圧電体ロッド
１７ａの両面に楕円状の対向電極１７ｂ，１７ｂを形成
して圧電発振子７を構成する。
ロッド１４ａの両面に電極１４ｂ，１４ｂを形成してコ
ンデンサ素子４を構成する。また上記一方の抵抗ロッド
１５ａの表面に一対の抵抗膜１５ｂ，１５ｂを近接させ
て形成して抵抗素子５ａを構成するとともに、他方の抵
抗ロッド１５ａの両面に抵抗膜１５ｃ，１５ｃを形成し
て抵抗素子５ｂを構成する。さらに、上記圧電体ロッド
１７ａの両面に楕円状の対向電極１７ｂ，１７ｂを形成
して圧電発振子７を構成する。
【００１５】また、図４に示すように、上記フェライト
ロッド１６ａの両面の内側の各金属ファイバー１９ａと
外側の各金属ファイバー１９ａとを電極１６ｂで接続す
る。これによりフェライトロッド１６ａの外周にファイ
バー１９ａと電極１６ｂとがコイル状に巻回されたコイ
ル素子６を構成する。
ロッド１６ａの両面の内側の各金属ファイバー１９ａと
外側の各金属ファイバー１９ａとを電極１６ｂで接続す
る。これによりフェライトロッド１６ａの外周にファイ
バー１９ａと電極１６ｂとがコイル状に巻回されたコイ
ル素子６を構成する。
【００１６】さらに、上記回路基板２の両表面に、例え
ばスパッタリング法、蒸着法、スクリーン印刷法により
配線９をパターン形成して、上記各素子３〜７、及びス
ルーホール電極８を接続する。これにより本実施例の電
子回路基板１が製造される。なお、上記回路基板２の両
表面に必要に応じてラップポリシング等を行ってもよ
い。また、上記配線９と各電極１４ｂ〜１６ｂ等は別々
に形成してもよく、同時に形成してもよい。
ばスパッタリング法、蒸着法、スクリーン印刷法により
配線９をパターン形成して、上記各素子３〜７、及びス
ルーホール電極８を接続する。これにより本実施例の電
子回路基板１が製造される。なお、上記回路基板２の両
表面に必要に応じてラップポリシング等を行ってもよ
い。また、上記配線９と各電極１４ｂ〜１６ｂ等は別々
に形成してもよく、同時に形成してもよい。
【００１７】このように本実施例によれば、各素子ロッ
ド１３〜１８をそれぞれ金型内に配置するとともに、絶
縁部材２０でモールドして回路ブロック１０を形成し、
この回路ブロック１０を切断して回路基板２を形成した
ので、この回路基板２の各チップ状の素子ロッド１３ａ
〜１７ａに上述の電気的特性を発現させるための機能を
付与することによって電子回路基板１を容易に製造でき
る。その結果、従来のように回路基板上に電子部品素子
を１個づつ実装するという手間のかかる工程を不要にで
き、それだけ実装コストを低減できるとともに、生産性
を向上できる。
ド１３〜１８をそれぞれ金型内に配置するとともに、絶
縁部材２０でモールドして回路ブロック１０を形成し、
この回路ブロック１０を切断して回路基板２を形成した
ので、この回路基板２の各チップ状の素子ロッド１３ａ
〜１７ａに上述の電気的特性を発現させるための機能を
付与することによって電子回路基板１を容易に製造でき
る。その結果、従来のように回路基板上に電子部品素子
を１個づつ実装するという手間のかかる工程を不要にで
き、それだけ実装コストを低減できるとともに、生産性
を向上できる。
【００１８】また、本実施例では、上記回路基板２内に
各電子部品素子３〜８が埋設された構造であるから、従
来の基板上に載置する構造に比べて厚さ寸法を小さくで
き、薄型化が可能である。さらに各部品素子３〜８と配
線９とを直接接続することから、従来の半田付けスペー
スを不要にでき、その分だけ基板を小型化できる。しか
も各素子ロッド１３〜１８を高密度に配置できるので、
この点からも小型化できる。
各電子部品素子３〜８が埋設された構造であるから、従
来の基板上に載置する構造に比べて厚さ寸法を小さくで
き、薄型化が可能である。さらに各部品素子３〜８と配
線９とを直接接続することから、従来の半田付けスペー
スを不要にでき、その分だけ基板を小型化できる。しか
も各素子ロッド１３〜１８を高密度に配置できるので、
この点からも小型化できる。
【００１９】なお、上記実施例では、ＩＣ素子、コンデ
ンサ素子等の電子部品素子を例にとったが、本発明は他
の電子部品、例えばフィルタ、バリスタ等にも適用で
き、特に限定するものではない。また上記実施例で説明
した電子回路基板１は一つの具体例であり、本発明はこ
れに限られるものではない。例えば、上記電子回路基板
１を多層に重ねてチップモジュールとしてもよく、ある
いは電子回路基板１にリード端子を接続し、これをデュ
ップ保護することによりハイブリッドＩＣを構成しても
よい。
ンサ素子等の電子部品素子を例にとったが、本発明は他
の電子部品、例えばフィルタ、バリスタ等にも適用で
き、特に限定するものではない。また上記実施例で説明
した電子回路基板１は一つの具体例であり、本発明はこ
れに限られるものではない。例えば、上記電子回路基板
１を多層に重ねてチップモジュールとしてもよく、ある
いは電子回路基板１にリード端子を接続し、これをデュ
ップ保護することによりハイブリッドＩＣを構成しても
よい。
【００２０】また、上記実施例では、各素子３〜７の構
成材料を一体化してなる素子ロッド１３〜１７を切断し
た後、これらに電極を形成して機能を付与させた場合を
例にとって説明したが、本発明は上記構成材料に予め電
極や配線等を一体形成して素子ロッドを構成し、これを
切断することによって電気的特性を発現するようにして
もよい。例えば、図６（ａ）に示す素子ロッド３０は、
シリコンロッド１３の外表面に外部導体２１を形成して
構成した例である。また、図６（ｂ）に示す素子ロッド
３１は、誘電体２２と金属薄膜、又は金属板２３とを交
互に積層して構成した例であり、さらに図６（ｃ）に示
す素子ロッド３２は、絶縁膜をコーティングしてなる導
体ファイバー２４を多数束ねて構成した例である。
成材料を一体化してなる素子ロッド１３〜１７を切断し
た後、これらに電極を形成して機能を付与させた場合を
例にとって説明したが、本発明は上記構成材料に予め電
極や配線等を一体形成して素子ロッドを構成し、これを
切断することによって電気的特性を発現するようにして
もよい。例えば、図６（ａ）に示す素子ロッド３０は、
シリコンロッド１３の外表面に外部導体２１を形成して
構成した例である。また、図６（ｂ）に示す素子ロッド
３１は、誘電体２２と金属薄膜、又は金属板２３とを交
互に積層して構成した例であり、さらに図６（ｃ）に示
す素子ロッド３２は、絶縁膜をコーティングしてなる導
体ファイバー２４を多数束ねて構成した例である。
【００２１】図７は、各素子ロッド１３〜１８の寸法を
規格化し、これを碁盤目状に形成した金型、又は絶縁部
材２０内に配置して回路ブロック１０を構成した例を示
す。このようにした場合は、各ロッド間の無駄をなくす
ことができ、配置密度をさらに向上できる。
規格化し、これを碁盤目状に形成した金型、又は絶縁部
材２０内に配置して回路ブロック１０を構成した例を示
す。このようにした場合は、各ロッド間の無駄をなくす
ことができ、配置密度をさらに向上できる。
【００２２】上記においては、各素子ロッドだけを絶縁
部材に埋設して回路ブロックを形成した場合を例にとっ
て説明したが、本発明の目的である電子回路基板は、電
子回路を構成する部品と絶縁部材とを一体化するという
技術思想であることから、この観点にたてば、以下のこ
とも考えられる。即ち、配線パターンに応じた形状の配
線ロッドを形成し、この配線ロッドと各素子ロッドとを
絶縁部材でモールドして回路ブロックを構成することも
可能であり、このようにした場合は回路ブロックを切断
するだけで電子回路基板を形成でき、ひいては配線の形
成を不要にできることから、製造コストをさらに低減で
きる。
部材に埋設して回路ブロックを形成した場合を例にとっ
て説明したが、本発明の目的である電子回路基板は、電
子回路を構成する部品と絶縁部材とを一体化するという
技術思想であることから、この観点にたてば、以下のこ
とも考えられる。即ち、配線パターンに応じた形状の配
線ロッドを形成し、この配線ロッドと各素子ロッドとを
絶縁部材でモールドして回路ブロックを構成することも
可能であり、このようにした場合は回路ブロックを切断
するだけで電子回路基板を形成でき、ひいては配線の形
成を不要にできることから、製造コストをさらに低減で
きる。
【００２３】
【発明の効果】以上のように本発明に係る電子回路基板
によれば、各素子ロッドを絶縁部材内に埋設して回路ブ
ロックを形成し、この回路ブロックの各素ロッドを切断
することによって電子回路基板を形成したので、各電子
部品素子は回路基板内に埋設されており、しかも各部品
素子と配線とを直接接続できることから基板面積を小さ
くでき、その結果薄型化、小型化できる効果があり、ま
た多数の電子部品素子をまとめて製造するので製造工程
が少なくできるとともに、従来の各電子部品素子を基板
上に実装する工程を不要にでき、それだけ実装コストを
低減できる効果がある。
によれば、各素子ロッドを絶縁部材内に埋設して回路ブ
ロックを形成し、この回路ブロックの各素ロッドを切断
することによって電子回路基板を形成したので、各電子
部品素子は回路基板内に埋設されており、しかも各部品
素子と配線とを直接接続できることから基板面積を小さ
くでき、その結果薄型化、小型化できる効果があり、ま
た多数の電子部品素子をまとめて製造するので製造工程
が少なくできるとともに、従来の各電子部品素子を基板
上に実装する工程を不要にでき、それだけ実装コストを
低減できる効果がある。
【図１】本発明の一実施例による電子回路基板を説明す
るための製造方法を示す分解斜視図である。
るための製造方法を示す分解斜視図である。
【図２】上記実施例の電子回路基板の斜視図である。
【図３】上記実施例の素子ロッドを示す斜視図である。
【図４】上記実施例のコイル素子の形成方法を示す斜視
図である。
図である。
【図５】上記実施例のコンデンサ素子及び抵抗素子を示
す断面図である。
す断面図である。
【図６】上記実施例の他の例の素子ロッドを示す斜視図
である。
である。
【図７】上記実施例のさらに他の例を示す平面図であ
る。
る。
【図８】従来の電子回路基板を示す斜視図である。
【図９】従来の電子回路基板を示す正面図である。
１ 電子回路基板 ２ 回路基板 ３〜８ 電子部品素子 １０ 回路ブロック １３〜１８，３０〜３２ 素子ロッド ２０ 絶縁部材
Claims (2)
- 【請求項１】 回路基板に電気的特性の異なる多数の電
子部品素子を配設してなる電子回路基板において、上記
各電子部品素子を構成する材料を多層化し、あるいは一
体化してなる素子ロッドを形成し、この各素子ロッドを
絶縁部材内に埋設して回路ブロックを形成し、該回路ブ
ロックの各素子ロッドを所定間隔ごとに切断することに
より、上記電子回路基板を形成したことを特徴とする電
子回路基板。 - 【請求項２】 電子部品素子を構成する材料を多層化
し、あるいは一体化して素子ロッドを形成し、この各素
子ロッドを絶縁部材内に埋設して回路ブロックを形成
し、該回路ブロックの各素子ロッドを所定間隔ごとに切
断して形成することを特徴とする電子回路基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159192A JPH05259604A (ja) | 1992-03-16 | 1992-03-16 | 電子回路基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159192A JPH05259604A (ja) | 1992-03-16 | 1992-03-16 | 電子回路基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259604A true JPH05259604A (ja) | 1993-10-08 |
Family
ID=14030797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9159192A Pending JPH05259604A (ja) | 1992-03-16 | 1992-03-16 | 電子回路基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259604A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6618916B1 (en) * | 1997-01-08 | 2003-09-16 | Jomed Inc. | Method for manufacturing a high resolution intravascular ultrasound transducer assembly having a flexible substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173387A (ja) * | 1987-01-13 | 1988-07-16 | ジエコ−株式会社 | 回路基板の製造方法 |
| JPH02119294A (ja) * | 1988-10-28 | 1990-05-07 | Hitachi Chem Co Ltd | プリント配線板の製造方法 |
-
1992
- 1992-03-16 JP JP9159192A patent/JPH05259604A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173387A (ja) * | 1987-01-13 | 1988-07-16 | ジエコ−株式会社 | 回路基板の製造方法 |
| JPH02119294A (ja) * | 1988-10-28 | 1990-05-07 | Hitachi Chem Co Ltd | プリント配線板の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6618916B1 (en) * | 1997-01-08 | 2003-09-16 | Jomed Inc. | Method for manufacturing a high resolution intravascular ultrasound transducer assembly having a flexible substrate |
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