JPH05257900A

JPH05257900A - 並列計算機システムにおける放送型通信の制御方式

Info

Publication number: JPH05257900A
Application number: JP4055571A
Authority: JP
Inventors: Sadayuki Kato; 定幸加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-13
Filing date: 1992-03-13
Publication date: 1993-10-08

Abstract

(57)【要約】【目的】並列計算機システムを構成するプロセッサ
が、該システム内の他の全てのプロセッサにデータを送
る放送型通信の制御方式に関し、複数のプロセッサが同
時に通信を行おうとした場合の競合制御の高速化を目的
とする。【構成】各段が１個以上のバッファから成る複数段の
バッファ群によって構成され、任意の時刻において、並
列計算機システム内の１台のプロセッサ１０からのデー
タを、バッファが１個のみの最終段に収集する手段１１
と、各段が１個以上のバッファから成る複数段のバッフ
ァ群によって構成され、手段１１によって収集されたデ
ータをシステム内の全てのプロセッサに分配する手段１
２とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列計算機システムにお
ける通信方式に係り、さらに詳しくは、並列計算機シス
テムを構成する複数のプロセッサが同時に他の全てのプ
ロセッサにデータを送る、すなわち放送型の通信を行お
うとした場合の競合制御を高速に行うための、並列計算
機システムにおける放送型通信の制御方式に関する。

【０００２】

【従来の技術】複数のプロセッサがネットワークによっ
て接続された並列計算機システムにおいては、各プロセ
ッサが共通で持つべきデータを１つのプロセッサから他
の全てのプロセッサに送る放送型の通信がしばしば必要
となる。複数のプロセッサが同時に放送型の通信を行お
うとした時には、プロセッサの競合を制御して１つのプ
ロセッサのみが放送できるように制御する必要がある。
図２１、２２は放送型通信の従来例の説明図である。図
２１においては複数のプロセッサ１〜４が共通バス５に
よって接続されており、また図２２ではプロセッサ１と
２がバス５、プロセッサ３と４がバス６、バス５と６が
バス７によって結合されている。

【０００３】図２１、２２のように構成された並列計算
機システムにおいて、複数のプロセッサから放送型の通
信を可能とする場合には、プロセッサ間の競合を防ぐた
めに、ネットワークを使用中のプロセッサが存在するこ
とを検出する手段、すなわち調停回路を用意して、プロ
セッサ間の競合を回避する方式が取られていた。例えば
図２２では、バス５に対するプロセッサ１と２、バス６
に対するプロセッサ３と４、およびバス７に対するバス
５と６とのそれぞれの間の競合を防ぐための調停回路が
用いられていた。

【０００４】具体的には、放送を行おうとするプロセッ
サは調停回路からの信号を基にして、他のプロセッサが
ネットワークを使用していないことを確認した後に調停
回路にネットワークの使用を申請し、調停回路から転送
許可を受けた後にデータ転送を実行する。複数のプロセ
ッサが同時にネットワークの使用を申請した時には、調
停回路はその中から１つだけを選び、転送許可を出すこ
とになる。

【０００５】

【発明が解決しようとする課題】一般に多数のプロセッ
サから構成される並列計算機システムにおいては、信号
源の駆動能力等の制約によって、ネットワーク内に多数
のバッファが挿入された構造となっている。このため一
般にプロセッサ間の通信の遅延時間は比較的大きくな
る。

【０００６】そして、このようなシステムにおいて、上
述のような放送型通信の競合制御を行う場合には、調停
実行のためにプロセッサを切り替える時間は、プロセッ
サから出された転送要求に調停回路が許可を出すまでの
時間と、プロセッサの位置にもよるが、バッファの転送
方向を切り替える時間の合計となる。この場合、調停回
路が転送許可を出すまでには他の全てのプロセッサの状
態を調べるための時間を必要とする。このため、多くの
プロセッサがそれぞれ小さなデータを送るような放送型
通信を行う場合には、実際にデータ転送に要する時間よ
りもプロセッサの切替え時間の方が大きくなってしま
い、通信の効率が低下するという問題点があった。

【０００７】本発明は、放送型通信に用いるネットワー
クをデータの収集系と分配系とに実質的に分離し、また
ネットワークの使用権をバッファ毎に独立して制御させ
ることにより、放送型通信の競合制御を高速に行うこと
である。

【０００８】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図は、複数のプロセッサから成る並列
計算機システム内で、該システムを構成するプロセッサ
が他の全てのプロセッサにデータを送る放送型通信の制
御方式における競合制御を高速化する、並列計算機シス
テムにおける放送型通信の制御方式の原理ブロック図で
ある。

【０００９】図１において、データ収集手段１１は各段
が１個以上のバッファから成る複数段のバッファ群によ
って構成され、任意の時刻において並列計算機システム
内の１台のプロセッサ１０のみからのデータを、１個の
みのバッファによって構成される最終段に収集する。こ
こで、例えばデータ収集手段１１を構成するバッファ群
の初段の各バッファは並列計算機システムを構成するプ
ロセッサからのデータを収集し、第２段以降の各段の各
バッファはそれぞれ前段の１個以上のバッファと接続さ
れ、それらのバッファのいずれかからのデータを収集す
る。

【００１０】またデータ分配手段１２は、データ収集手
段１１と同様に、各段が１個以上のバッファから成る複
数段のバッファ群によって構成され、データ収集手段１
１によって収集されたデータを並列計算機システム内の
全てのプロセッサに分配する。

【００１１】

【作用】本発明の作用を図２の基本的構成ブロック図、
および図３のデータ転送の概念図を用いて説明する。図
２において、放送型通信用のネットワークは、データ収
集手段１１に相当する収集系と、データ分配手段１２に
相当する分配系とを接続した構成となっている。収集系
はバッファ１５によって階層的に構成されており、プロ
セッサ１０からのデータを１点に集める働きをし、分配
系は収集系によって集められたデータをバッファ１６を
介して全てのプロセッサ１０に送るように動作する。

【００１２】図３において、プロセッサ２０から送り出
されたデータはバッファ２４を介してバッファ２６に収
集され、分配系のバッファ２７、２８および２９を介し
て全てのプロセッサに放送される。一方、プロセッサ２
３からのデータはバッファ２５で止まっている。すなわ
ちデータ収集手段１１に相当する収集系内のバッファ
は、それぞれに接続された前段のプロセッサ、またはバ
ッファのいずれか１個からのデータを収集して次段に送
出する働きをする。図３においては、バッファ２６は前
段のバッファ２４、２５のうち、２４からのデータを収
集している。

【００１３】本発明においては、並列計算機システムを
構成する各プロセッサから送り出されるデータのうち最
後のデータに特別なフォーマットのデータが用いられる
ものとする。収集系を構成するバッファは、一旦あるプ
ロセッサからのデータを収集すると、最後のデータを表
わす特別なフォーマットのデータを受信するまで、他の
プロセッサからのデータを受け付けないように動作す
る。そこで図３においてバッファ２６は、バッファ２４
を介してプロセッサ２０からのデータを収集している間
はバッファ２５からのデータを受け付けず、前述の特別
なフォーマットのデータを受け取った後にバッファ２５
を介してプロセッサ２３からのデータを収集し、分配系
のバッファ２７にそれを送ることになる。

【００１４】以上のように、本発明においてはネットワ
ーク、特に収集系のネットワークの使用権がバッファ毎
に独立して制御される。

【００１５】

【実施例】図４は収集系の実施例の構成ブロック図であ
る。同図において、図３のバッファ２４、２５と次段の
バッファ２６、およびバッファ２４または２５のいずれ
からバッファ２６がデータを収集するかを決定する調停
回路３０の接続が示されている。各バッファは、前段か
ら送られるデータが入力されるＤフリップフロップ、Ｄ
フリップフロップの出力を次段のバッファに出力するた
めのスリーステートバッファ、バッファ制御回路、バッ
ファ制御回路にバッファからのリード信号を送るアンド
回路、および各プロセッサから送られるデータのうち最
後のデータとしての特別なフォーマットのデータを検出
し、調停回路３０にクリア信号を送るテスト回路とによ
って構成されている。例えばバッファ２６はＤフリップ
フロップ２６ａ、スリーステートバッファ２６ｂ、バッ
ファ制御回路２６ｃ、アンド回路２６ｄ、およびテスト
回路２６ｅから構成されている。

【００１６】各バッファ内のバッファ制御回路は、次段
に対してデータの存在を知らせるレディ信号を、また前
段に対してバッファが空であることを知らせるエンプテ
ィ信号を出力する。またライト信号の入力に対してＤフ
リップフロップへのデータ書き込みを、またリード信号
の入力に対してＤフリップフロップからのデータ出力、
すなわち読み出しを制御する。

【００１７】調停回路３０に入力される信号のうちリク
エスト（ＲＥＱ）信号は、前段のバッファからのレディ
信号と同一である。すなわち前段のバッファにデータが
ある時には、リクエスト信号が‘１’とされて調停回路
３０に入力される。また調停回路３０から出力されるア
クノリッジ（ａｃｋ）信号は調停結果としての転送許可
信号である。

【００１８】図４において調停回路３０からの転送許可
信号のうちａｃｋ０が‘１’であるとすると、バッファ
２４からバッファ２６へのデータ転送が許可される。こ
の時スリーステートバッファ２４ｂに対して制御信号が
入力され、またバッファ制御回路２６ｃからのエンプテ
ィ信号の出力により、アンド回路２４ｄからバッファ制
御回路２４ｃにリード信号が出力される。同時に、バッ
ファ制御回路２４ｃからのレディ信号の出力に応じて、
アンド回路３２、オア回路３１を介して、バッファ制御
回路２６ｃにライト信号が入力される。

【００１９】図５は図４の収集系のバッファ内のバッフ
ァ制御回路の動作例の説明図である。同図において、ま
ず入力側のデータＤ１はライト信号およびイネーブル
（ｅｎ）信号の入力によってＤフリップフロップ内に格
納され、出力可能の状態となる。上から２番目の出力は
この出力可能なデータの存在を示している。次にリード
信号の入力により、データＤ１は次の段のバッファに出
力され、エンプティ信号が１になると同時に、レディ信
号が０となる。

【００２０】次のデータＤ２は、前述と同様にライト信
号およびイネーブル信号の入力によって出力可能の状態
となるが、リード信号の入力までは出力されず、続いて
データＤ３が書き込まれ、これが出力された後にエンプ
ティ信号は再び１となる。

【００２１】図６は図４の調停回路３０の実施例の構成
ブロック図であり、図７は図６の調停回路内のマルチプ
レクサに対する切替制御信号出力回路のブロック図であ
る。これらの回路は、前段の３つのバッファからのデー
タの存在を示すリクエスト信号の入力に応じて、どのバ
ッファに対して転送許可信号を出力するかを決定する調
停回路のブロック図である。

【００２２】図６において、調停回路はインヒビット回
路３４、優先出力回路３５、３つのマルチプレクサ３６
₁〜３６₃、および３つのＤフリップフロップ３７₁〜
３７ ₃によって構成され、また図７においてマルチプレ
クサ切替制御信号出力回路はオア回路３８、およびＲＳ
フリップフロップ３９によって構成されている。

【００２３】図６において、３つのＤフリップフロップ
３７₁〜３７₃は現在の調停結果を記憶するものであ
り、現在データ転送が許可されているバッファにアクノ
リッジ信号を送るものである。優先出力回路３５は複数
のバッファ、またはプロセッサが転送要求、すなわちリ
クエスト信号を出した場合に調停を行う回路である。マ
ルチプレクサ３６₁〜３６₃はＤフリップフロップ３７
₁〜３７₃に調停結果を保持させるためのものであり、
データ転送が行われていない時にはＢ側の信号がＤフリ
ップフロップに送られるが、いずれかのバッファに転送
許可が出され、ａｃｋ０，１，２のいずれかがアクティ
ブとなると、Ａ側の信号がＤフリップフロップに送られ
る。図４のテスト回路からクリア信号が入力されると、
マルチプレクサは再びＢ側に切り替えられる。

【００２４】現在、あるバッファからのデータが転送さ
れている状態において他のバッファからのデータ転送要
求が入力された場合には、優先出力回路３５はそのバッ
ファに対する調停結果をａｃｋ０−０，０−１，０−２
に出力しており、クリア信号の入力によって、その調停
結果がマルチプレクサを介してＤフリップフロップに書
き込まれる。インヒビット回路３４は、それまでデータ
転送許可が出されていたバッファに再びアクノリッジ信
号が出力されることのないようにするものである。

【００２５】いずれかのバッファにデータ転送許可を示
すａｃｋ信号が出力されると、図７において、その結果
はオア回路３８を介してＲＳフリップフロップ３９のセ
ット端子に入力され、その出力Ｑが‘１’となることに
より、図６のマルチプレクサ３６₁〜３６₃はＡ側に切
り替えられ、また図４のテスト回路からのクリア信号が
リセット端子に入力されると、ＲＳフリップフロップ３
９の出力Ｑは‘０’となり、各マルチプレクサはＢ側に
切り替えられる。

【００２６】図６、図７の調停回路の動作を図８のタイ
ムチャートを用いて説明する。図８は２つのバッファか
らのリクエスト信号ｒｅｑ０，１が共に‘１’となった
後、ｒｅｑ０およびｒｅｑ１に対するデータ転送が、こ
の順序で終了する過程を示している。まずでｒｅｑ
０，１が共に‘１’となることによって、ａｃｋ０−
０，およびａｃｋ０−１が共に‘１’となる。この時ａ
ｃｋ０，１は共に‘０’であり、例えばインバータ３４
ｂの作用によりアンド回路３４ａの出力は‘１’とな
り、ａｃｋ０−０は‘１’となる。

【００２７】しかしながら、ａｃｋ０−０が‘１’とな
ることにより、優先出力回路３５内のインバータ３５ｂ
の作用によりアンド回路３５ａの出力は再び‘０’に戻
される。この時各マルチプレクサはＢ側に切り替えられ
ており、Ｄフリップフロップ３７₁〜３７₂には入力Ｄ
としてでａｃｋ０−０，０−１が与えられ、におい
てこれらの値がａｃｋ０、およびａｃｋ１の値として出
力される。

【００２８】これによってａｃｋ０が与えられるバッフ
ァからのデータ転送が開始されるが、ａｃｋ０が‘１’
となることによってインヒビット回路３４内のインバー
タ３４ｂの作用により、でアンド回路３４ａの出力、
すなわちａｃｋ０−０は‘０’となり、またａｃｋ０−
１の値は‘１’となるが、この時には図７のＲＳフリッ
プフロップ３９がセットされ、各マルチプレクサはＡ側
に切り替えられており、に示すようにａｃｋ０，１の
値は変わることなく保持される。

【００２９】ｒｅｑ０を出力していたバッファからのデ
ータ転送が終了すると、でクリア信号が入力され、各
マルチプレクサは再びＢ側に切り替えられる。従って、
次のクロックにおいてａｃｋ０が‘０’となり、ａｃｋ
１が‘１’となる。また、この時インヒビット回路３４
内のアンド回路３４ｃ、および優先出力回路３５内のア
ンド回路３５ａの出力は共に‘０’となり、でａｃｋ
０−１の値は‘０’となる。さらに各マルチプレクサが
Ａ側に切り替えられることにより、でａｃｋ０，１の
値が保持される。

【００３０】続いてでｒｅｑ１を出力していたバッフ
ァからのデータ転送終了を示すクリア信号が入力され、
各マルチプレクサがＢ側に切り替えられ、ａｃｋ０−
０，０−１の値、共に‘０’によりアクノリッジ信号ａ
ｃｋ０、およびａｃｋ１が共に０となる。そして外１
でｒｅｑ０，１が共に‘０’となり、各マルチプレク

【００３１】

【外１】

【００３２】サはＢ側に切り替えられたままとなる。図
９は収集系におけるデータ転送の実施例のタイミングチ
ャートである。同図においては、図４におけるバッファ
２４から２６へのデータ０、およびバッファ２５から２
６へのデータ１の転送の例が示されている。データ０は
Ａ１，Ａ２、およびデータ０の最後を示すＡ３ｅから成
り、データ１はＢ１，Ｂ２，・・・から成るものとす
る。まずバッファ２４内のＤフリップフロップ２４ａに
データＡ１が書き込まれ、レディ０が‘１’に、またバ
ッファ２５内のＤフリップフロップ２５ａにデータＢ１
が書き込まれ、レディ１が‘１’となるが、この時点で
はデータ転送許可信号が出力されていないために、これ
らのデータはそれぞれのフリップフロップに保持されて
いる。転送許可信号ａｃｋ０が‘１’となった後に、リ
ード０信号の入力によってデータＡ１，Ａ２、およびＡ
３ｅが次段のバッファ２６に送られ、この時点でのクリ
ア信号の入力により転送許可信号ａｃｋ０は‘０’とな
り、ａｃｋ１が‘１’となる。以後リード−１信号が入
力するたびに、データＢ１、データＢ２，・・・がバッ
ファ２６に出力される図１０は図３の分配系の実施例の構成ブロック図であ
る。図３におけるバッファ２７，２８，２９の構成と、
その接続図が示されている。各バッファは、図４の収集
系の各バッファ内のスリーステートバッファ、およびテ
スト回路を除くＤフリップフロップ、バッファ制御回
路、およびアンド回路によって構成されている。分配系
においては、次段のバッファの全てが空になった時点で
データを転送すればよく、次段のバッファ２８，２９内
のバッファ制御回路からのエンプティ信号がアンド回路
２７ｃに入力された時点でリード信号がバッファ制御回
路２７ｂに出力され、Ｄフリップフロップ２７ａからの
データがバッファ２８に出力される。この時バッファ制
御回路２７ｂからはデータの存在を示すレディ信号が出
力され、この信号はバッファ２８，２９内のバッファ制
御回路２８ｂ，２９ｂに対するライト信号として与えら
れる。

【００３３】以上においては、図３のようにネットワー
クを収集系と分配系とに分離する実施例を説明したが、
収集系のバッファと分配系のバッファとを時分割方式で
動作させることにより、ネットワークを共用することが
可能となる。例えば、クロック信号の値が‘１’の時に
は分配系のバッファを、‘０’の時には収集系のバッフ
ァを働かせることにより、ネットワークが共用可能とな
る。図１１、１２はそのようなネットワークの構成概念
図である。

【００３４】図１１において、収集系最終段としての分
配バッファ４１は本来収集バッファと分配バッファとを
兼ねているものであるが、ネットＡからのデータを収集
してネットＢに分配するものであり、第１段の分配バッ
ファに相当する。しかしながら収集バッファと分配バッ
ファを時分割方式で動作させることにより、収集バッフ
ァ４２と分配バッファ４３は同時に動作することはない
ために、分配バッファ４１と収集バッファ４２とが同時
にデータを出力しないことを考慮すれば、点線で示した
ネットＤで収集バッファ４２と分配バッファ４３とを結
合し、分配バッファ４１を省略することができる。

【００３５】このように収集バッファ４２と分配バッフ
ァ４３を直結する場合には、これらをネットＣの収集バ
ッファ４４および分配バッファ４５と同様のものとみな
すことにより、図１２に示すように収集バッファ４６お
よび分配バッファ４７を追加し、分配バッファ４１を削
除することなく、収集系の最終段として用いることも可
能である。すなわち図１１では分配バッファ４１を削除
して収集バッファ４２と分配バッファ４３を接続するこ
とにより、収集系最終段（分配系初段）のバッファは収
集バッファおよび分配バッファの２個となり、図１２で
は収集系最終段として分配バッファ４１を用いることに
より、その段は分配バッファ１個のみとなる。

【００３６】図１３は時分割方式を用いる、収集系の最
終段が分配バッファのみの、ネットワークの実施例（そ
の１）の構成ブロック図である。同図において、図１２
におけると同様に収集系の最終段（分配系の初段）は分
配バッファ４１のみによって構成され、その前段の収集
バッファは４２と４６、後段の分配バッファは４３と４
７によって構成されている。また各段の収集バッファと
分配バッファの組に対して調停回路が、収集系の最終段
としての分配バッファ４１にも調停回路が付加されてい
る。

【００３７】図１４は収集系の最終段が収集バッファと
分配バッファとを備えた、時分割方式を用いるネットワ
ークの実施例（その２）の構成ブロック図である。同図
において、ネットワークにおける収集系の最終段（分配
系の初段）は図１１の分配バッファ４１を削除した形
式、すなわち収集バッファ４２および分配バッファ４３
によって構成され、その前段の収集バッファは収集バッ
ファ４４など、後段の分配バッファは分配バッファ４５
などとなっている。

【００３８】図１５は収集系の最終段が分配バッファ１
個のみであり、時分割方式を用いるネットワークの実施
例（その３）の構成ブロック図である。同図において、
クロック信号１と、その信号を反転したクロック信号２
とが用いられ、２つのクロック信号１と２は各段のバッ
ファに対して交互に用いられる。例えば分配バッファ４
１はクロック１によって動作し、収集バッファ４２と４
６、および分配バッファ４３と４７はクロック信号２に
よって動作する。更に収集バッファ４４と４８、分配バ
ッファ４５と４９はクロック信号１によって動作する。

【００３９】図１６は収集系の最終段が収集バッファと
分配バッファとによって構成され、時分割方式を用いる
ネットワークの実施例（その４）の構成ブロック図であ
る。同図においては、図１５におけると同様に、クロッ
ク信号１とその反転信号としてのクロック信号２とが、
ネットワークの各段のバッファに対して交互に入力され
ている。

【００４０】図１７は図１３のネットワークにおけるデ
ータ転送の実施例タイミングチャートである。同図は、
前述のように収集系の最後の段（分配系の初段）のバッ
ファが１個のみで、また全ての段のバッファが同一のク
ロックによって動くネットワークにおけるデータ転送タ
イミングチャートを示している。

【００４１】図１７において、まずデータＡが第１のク
ロックの入力時点で収集系に入力されるが、収集系のバ
ッファは前述のようにクロック信号が‘０’の時に動作
するために、このデータは第１のクロックパルスと第２
のクロックパルスとの間の‘０’レベルの入力時点で収
集系の第１段のバッファに取り込まれる。その後、この
データＡは第２のクロックパルスと第３のクロックパル
スとの間の‘０’レベルの入力時点で収集系の第２段の
バッファに収集され、また第３のパルスと第４のパルス
の間の‘０’レベルの入力時点で第３段、すなわち収集
系の最後の段のバッファに収集される。

【００４２】収集系の第３段のバッファは収集バッファ
と共に分配系の第１段の分配バッファを兼ねるものであ
り、分配系のバッファはクロック信号の値が‘１’の時
に動作するため、データＡは第４のクロックパルスの入
力時点で第１段の分配バッファから第２段の分配バッフ
ァに分配される。そしてこのデータは第５のクロックパ
ルスの入力時点で第２段の分配バッファから第３段の分
配バッファに分配され、第１段の収集バッファに収集さ
れてから第３段の分配バッファに分配されるまでの時間
はクロック信号の3.5 周期に当たることになる。

【００４３】後続のデータＢについても全く同様に転送
が行われる。例えばデータＢは、第２クロックパルスと
第３パルスとの間の‘０’レベルの入力時点で第１段の
収集バッファに、また第３のパルスと第４のパルスとの
間の‘０’レベルの時点で第２段の収集バッファに、ま
た第４パルスと第５パルスとの間の‘０’レベルの時点
で第３段の収集バッファに収集され、第５パルスの入力
時点で第２段の分配バッファに分配され、第６パルスの
入力時点で第３段の分配バッファに分配される。

【００４４】図１８は図１４のネットワークにおけるデ
ータ転送実施例のタイミングチャートである。同図にお
いては、バッファ間のデータ転送は図１７におけると全
く同様に行われるが、収集系の第３段、すなわち分配系
の第１段には収集バッファと分配バッファとが別個に存
在するために、全体としてデータ転送に必要な時間は図
１７におけるよりも長くなる。図１７と比較してその相
違点のみを説明する。

【００４５】図１８において、第３のクロックパルスと
第４のパルスとの間の‘０’レベルの入力時点で、収集
系の第２段のバッファから第３段のバッファにデータＡ
が収集される。ここまでは図１７におけると全く同様で
ある。第３段の収集バッファに収集されたデータＡは、
第４のクロックパルスの入力時点で、第１段の分配バッ
ファに分配される。そして第５のクロックパルスで第２
段の分配バッファに、また第６のクロックパルスによっ
て第３段の分配バッファに分配が行われ、バッファ間の
転送は終了する。第１段の収集バッファにデータが収集
されてから第３段の分配バッファに同じデータが分配さ
れるまでに要する所要時間はクロック信号の 4.5周期分
となり、図１７におけるよりも１周期分長くなる。

【００４６】図１９は図１５のネットワークにおけるデ
ータ転送実施例のタイミングチャートである。同図では
前述のように奇数段と偶数段のバッファが交互に動作す
る。ここではクロック１が‘１’となった時に第１段お
よび第３段のバッファが、またクロック２が‘１’とな
った時に第２段のバッファが動作するものとし、各段の
収集および分配バッファは同時に動作するものとする。

【００４７】図１９において、収集系に到着した最初の
データＡはクロック１の第１パルスの入力時点で第１段
の収集バッファに収集され、そのデータはクロック２の
第２パルスの入力時点で第２段の収集バッファに、また
クロック１の第２パルスの入力時点で第３段の収集バッ
ファ、すなわち第１段の分配バッファを兼ねるバッファ
に収集される。

【００４８】このデータＡはクロック２の第３パルスの
入力時点で第２段の分配バッファに分配される。ここで
データ分配時には分配を受ける分配バッファが主な役割
を果たすために、第２段の分配バッファが動作するクロ
ック２が‘１’となっている時点で分配が行われる。そ
の後データＡは第２段の分配バッファから第３段の分配
バッファに、クロック１の第３パルスの入力時点で分配
され、バッファ間でのデータ転送は終了する。第１段の
収集バッファにデータが収集されてから、第３段の分配
バッファにデータが分配されるまでの所要時間はクロッ
ク信号の２周期分に当たる。後続のデータＢ，Ｃ，・・
・についても、全く同様にデータ転送が行われる。

【００４９】図２０は図１６のネットワークにおけるデ
ータ転送の実施例タイミングチャートである。同図にお
いては、図１８で図１７と比較して第３段の収集バッフ
ァから第１段の分配バッファに転送するための時間だけ
データ転送に長く時間がかかるのと同様に、図１９に比
較してデータ転送に要する時間が長くなる。

【００５０】図２０において、第３段の収集バッファに
データＡが収集されるまでの過程は図１９におけると全
く同様である。その後第３段の収集バッファから第１段
の分配バッファに転送を行う必要があるために、結果と
して第１段の収集バッファにデータが収集されてから第
３段の分配バッファにデータが分配されるまでの所要時
間はクロック信号の３周期分となり、図１９に比較して
１周期分長くなる。

【００５１】

【発明の効果】以上詳細に説明したように、本発明によ
ればネットワークの使用権をバッファ毎に独立して制御
することにより、ネットワークを使用できるプロセッサ
の決定の高速化が可能となる。またあるプロセッサがデ
ータ転送中の場合に、競合しているプロセッサのデータ
は競合しているバッファの直前まで送られているため
に、転送中のデータの終了後、競合しているプロセッサ
のデータの転送を直ちに実行することが可能となり、並
列計算機システムにおける放送型通信の高速化に寄与す
るところが大きい。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明における収集系と分配系の基本構成を示
すブロック図である。

【図３】本発明におけるデータ転送の概念を説明する図
である。

【図４】収集系の実施例の構成を示すブロック図であ
る。

【図５】バッファ制御回路の動作を示すタイミングチャ
ートである。

【図６】調停回路の実施例の構成を示すブロック図であ
る。

【図７】マルチプレクサ切替制御信号出力回路の実施例
の構成を示すブロック図である。

【図８】調停回路の動作実施例のタイミングチャートで
ある。

【図９】収集系のデータ転送実施例のタイミングチャー
トである。

【図１０】分配系の実施例の構成を示すブロック図であ
る。

【図１１】分配系と収集系でネットワークを共有する実
施例の構成を示す概念図（その１）である。

【図１２】分配系と収集系でネットワークを共有する実
施例の構成を示す概念図（その２）である。

【図１３】分配系と収集系が時分割で動作する実施例の
構成を示すブロック図（その１）である。。

【図１４】分配系と収集系が時分割で動作する実施例の
構成を示すブロック図（その２）である。。

【図１５】分配系と収集系が時分割で動作する実施例の
構成を示すブロック図（その３）である。。

【図１６】分配系と収集系が時分割で動作する実施例の
構成を示すブロック図（その４）である。。

【図１７】図１３の実施例におけるデータ転送のタイミ
ングチャートである。

【図１８】図１４の実施例におけるデータ転送のタイミ
ングチャートである。

【図１９】図１５の実施例におけるデータ転送のタイミ
ングチャートである。

【図２０】図１６の実施例におけるデータ転送のタイミ
ングチャートである。

【図２１】放送型通信方式の従来例の説明図（その１）
である。

【図２２】放送型通信方式の従来例の説明図（その２）
である。

【符号の説明】

１０，２０〜２３プロセッサ１１データ収集手段１２データ分配手段１５，２４〜２６バッファ（収集系）１６，２７〜２９バッファ（分配系）３０調停回路３４インヒビット回路３５優先出力回路

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサから成る並列計算機シ
ステム内で、該システムを構成するプロセッサが他の全
てのプロセッサにデータを送る放送型通信の制御方式に
おいて、各段が１個以上のバッファから成る複数段のバッファ群
によって構成され、任意の時刻において、前記システム
内の１台のプロセッサ（１０）のみからのデータを、バ
ッファが１個のみの最終段に収集するデータ収集手段
（１１）と、各段が１個以上のバッファから成る複数段のバッファ群
によって構成され、該データ収集手段（１１）によって
収集されたデータを該並列計算機システム内の全てのプ
ロセッサ（１０）に分配するデータ分配手段（１２）と
を備え、放送型通信における競合制御を高速化すること
を特徴とする並列計算機システムにおける放送型通信の
制御方式。
【請求項２】前記データ収集手段（１１）を構成する
バッファ群の初段の各バッファが前記並列計算機システ
ムを構成するプロセッサ（１０）からのデータを収集
し、第２段以降の各段の各バッファがそれぞれ前段の１
個以上のバッファに接続され、任意の時刻において該１
個以上のバッファのいずれか１つを選択し、該選択され
たバッファからのデータを収集することを特徴とする請
求項１記載の並列計算機システムにおける放送型通信の
制御方式。
【請求項３】前記データ収集手段（１１）を構成する
バッファ群と、データ分配手段（１２）を構成するバッ
ファ群とを時分割方式により動作させ、該データ収集手
段（１１）およびデータ分配手段（１２）内でバッファ
群を接続するネットワークを共用することを特徴とする
請求項１記載の並列計算機システムにおける放送型通信
の制御方式。