JPH05243268A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JPH05243268A JPH05243268A JP4078211A JP7821192A JPH05243268A JP H05243268 A JPH05243268 A JP H05243268A JP 4078211 A JP4078211 A JP 4078211A JP 7821192 A JP7821192 A JP 7821192A JP H05243268 A JPH05243268 A JP H05243268A
- Authority
- JP
- Japan
- Prior art keywords
- substrate surface
- vector
- mos transistor
- normal vector
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート酸化膜の帯電に起因するデバイス特性
劣化を抑制する。 【構成】 チャネル領域半導体基板表面と平行で、且
つ、チャネル電流方向ベクトルと垂直であり、且つ、基
板表面に対する法線ベクトルと垂直で、チャネル電流方
向ベクトル・基板表面に対する法線ベクトルの順で左ネ
ジが進行する向きを有する磁界６を印加する。 【効果】 ドレイン４の近傍の高電界に加速されたホッ
トキャリアは、走行方向と垂直な磁界によって曲げら
れ、それと同時に、電流パス自身が基板表面のゲート酸
化膜９から遠ざかり、ホットキャリアの発生領域そのも
のがゲート酸化膜９から離れ、ゲート酸化膜９に捕獲さ
れるキャリアは減少する。
劣化を抑制する。 【構成】 チャネル領域半導体基板表面と平行で、且
つ、チャネル電流方向ベクトルと垂直であり、且つ、基
板表面に対する法線ベクトルと垂直で、チャネル電流方
向ベクトル・基板表面に対する法線ベクトルの順で左ネ
ジが進行する向きを有する磁界６を印加する。 【効果】 ドレイン４の近傍の高電界に加速されたホッ
トキャリアは、走行方向と垂直な磁界によって曲げら
れ、それと同時に、電流パス自身が基板表面のゲート酸
化膜９から遠ざかり、ホットキャリアの発生領域そのも
のがゲート酸化膜９から離れ、ゲート酸化膜９に捕獲さ
れるキャリアは減少する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタに
関するものである。
関するものである。
【０００２】
【従来の技術】ＣＭＯＳデバイスにおいては、その高速
化・高集積化に伴って、様々の問題点が現われてきてい
る。なかでも、近年、ドレイン近傍の高電界に由来する
アバランシェホットエレクトロンの発生に起因するデバ
イス特性劣化の抑制が解決すべき重要な課題として指摘
されている。
化・高集積化に伴って、様々の問題点が現われてきてい
る。なかでも、近年、ドレイン近傍の高電界に由来する
アバランシェホットエレクトロンの発生に起因するデバ
イス特性劣化の抑制が解決すべき重要な課題として指摘
されている。
【０００３】このような要請を満たすためのひとつの有
力な方法は、図４に示すようにチャネル領域のドレイン
４にドレインと同じ型の低濃度不純物領域（ＬＤＤ領
域）１６を形成する所謂ＬＤＤ構造にすることである。
なお、図４中、本発明と同一構成部分には同一の符号を
付して説明を省略する。
力な方法は、図４に示すようにチャネル領域のドレイン
４にドレインと同じ型の低濃度不純物領域（ＬＤＤ領
域）１６を形成する所謂ＬＤＤ構造にすることである。
なお、図４中、本発明と同一構成部分には同一の符号を
付して説明を省略する。
【０００４】
【発明が解決しようとする課題】上記のような構造を使
用することでドレイン近傍の高電界に由来するアバラン
シェホットエレクトロンの発生に起因するデバイス特性
劣化の抑制という課題は改善されるが、それに代って、
ドレインＯＮ電流の減少による駆動能力の低下という問
題が新たに生じる。その原因は、ＬＤＤ領域６の不純物
濃度が低いため、これが高い直列電気抵抗となるためで
ある。
用することでドレイン近傍の高電界に由来するアバラン
シェホットエレクトロンの発生に起因するデバイス特性
劣化の抑制という課題は改善されるが、それに代って、
ドレインＯＮ電流の減少による駆動能力の低下という問
題が新たに生じる。その原因は、ＬＤＤ領域６の不純物
濃度が低いため、これが高い直列電気抵抗となるためで
ある。
【０００５】本発明の目的は、半導体装置のかかる欠点
を克服し、高い動作特性、及び、ホットキャリア劣化耐
性を有するデバイスを実現する構造を提供することにあ
る。
を克服し、高い動作特性、及び、ホットキャリア劣化耐
性を有するデバイスを実現する構造を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるＭＯＳトランジスタにおいては、磁力
発生源を有し、半導体基板表面にソース・ドレイン領
域，ゲート薄膜絶縁膜、及び、ゲート絶縁膜上にゲート
電極を有するＭＯＳトランジスタであって、磁力発生源
は、チャネル領域半導体基板表面と平行で、且つ、チャ
ネル電流方向ベクトルと垂直であり、且つ、基板表面に
対する法線ベクトルと垂直で、チャネル電流方向ベトク
ル・基板表面に対する法線ベクトルの順で右ネジが進行
する向きを有するものである。
め、本発明によるＭＯＳトランジスタにおいては、磁力
発生源を有し、半導体基板表面にソース・ドレイン領
域，ゲート薄膜絶縁膜、及び、ゲート絶縁膜上にゲート
電極を有するＭＯＳトランジスタであって、磁力発生源
は、チャネル領域半導体基板表面と平行で、且つ、チャ
ネル電流方向ベクトルと垂直であり、且つ、基板表面に
対する法線ベクトルと垂直で、チャネル電流方向ベトク
ル・基板表面に対する法線ベクトルの順で右ネジが進行
する向きを有するものである。
【０００７】また、素子領域の上下を高温超電導物質の
配線により閉回路を形成したものである。
配線により閉回路を形成したものである。
【０００８】
【作用】本発明のＭＯＳトランジスタの従来と異なる点
は、チャネル電流方向ベクトルと垂直で、且つ、基板表
面に対する法線ベクトルと垂直で、チャネル電流方向ベ
クトル・基板表面に対する法線ベクトルの順で右ネジが
進行する向きを有する磁界を印加しているという点であ
る。
は、チャネル電流方向ベクトルと垂直で、且つ、基板表
面に対する法線ベクトルと垂直で、チャネル電流方向ベ
クトル・基板表面に対する法線ベクトルの順で右ネジが
進行する向きを有する磁界を印加しているという点であ
る。
【０００９】そうすると、チャネル表面を領域をソース
からドレインの方向に進行する小数キャリアである電子
は、ドレイン近傍の高電界によって加速され、ローレン
ツの法則によって透磁率・素電荷・電子の速度・磁界の
積の大きさで基板に対して下向きに力を受ける。
からドレインの方向に進行する小数キャリアである電子
は、ドレイン近傍の高電界によって加速され、ローレン
ツの法則によって透磁率・素電荷・電子の速度・磁界の
積の大きさで基板に対して下向きに力を受ける。
【００１０】その結果、電子は、ドレイン近傍で基板の
下部を流れることになり、たとえホットキャリアが発生
したとしてもゲート絶縁膜までの距離が大きくなり、ゲ
ート絶縁膜に帯電する電荷は減少する。また、ホットキ
ャリア自身も大きな速度を有しているため、磁界によっ
て曲げられ、ゲート酸化膜に捕獲され難くなる。
下部を流れることになり、たとえホットキャリアが発生
したとしてもゲート絶縁膜までの距離が大きくなり、ゲ
ート絶縁膜に帯電する電荷は減少する。また、ホットキ
ャリア自身も大きな速度を有しているため、磁界によっ
て曲げられ、ゲート酸化膜に捕獲され難くなる。
【００１１】したがって、ゲート酸化膜による電荷の捕
獲に起因するしきい値電圧の変動，ドレイン電流の減少
等のデバイスの劣化は抑制され、デバイスの信頼性は、
向上することになる。
獲に起因するしきい値電圧の変動，ドレイン電流の減少
等のデバイスの劣化は抑制され、デバイスの信頼性は、
向上することになる。
【００１２】また、磁界発生源として素子領域の上下を
高温超電導物質の配線により閉回路を形成することによ
って高温超電導配線には無制限に電流を流すことができ
るため、エネルギーの損失無しでアンペールの法則にし
たがって大きな磁界を得ることが可能となる。
高温超電導物質の配線により閉回路を形成することによ
って高温超電導配線には無制限に電流を流すことができ
るため、エネルギーの損失無しでアンペールの法則にし
たがって大きな磁界を得ることが可能となる。
【００１３】
【実施例】以下、図１，図２の一連の工程図を用いて、
本発明のソース近傍定不純物濃度領域を有するｎチャネ
ルＭＯＳトランジスタの典型的な一実施例について説明
する。
本発明のソース近傍定不純物濃度領域を有するｎチャネ
ルＭＯＳトランジスタの典型的な一実施例について説明
する。
【００１４】図１（ａ）は、真性のシリコン基板５を用
い、ＬＯＣＯＳ選択酸化法によって素子分離領域（ＬＯ
ＣＯＳ）３を形成したのち、シリコン基板５の表面に熱
酸化法によって膜厚１０ｎｍのゲート絶縁膜９を形成す
る。
い、ＬＯＣＯＳ選択酸化法によって素子分離領域（ＬＯ
ＣＯＳ）３を形成したのち、シリコン基板５の表面に熱
酸化法によって膜厚１０ｎｍのゲート絶縁膜９を形成す
る。
【００１５】次に、しきい値電圧を抑制するため、注入
エネルギー３０ｋｅＶ，ドーズ４×１０12ｃｍ-2の条件
で浅いボロンのイオン注入を行う。続いてパンチスルー
並びに短チャネル効果を抑制するため、注入エネルギー
７０ｋｅＶ，ドーズ２×１０12ｃｍ-2の条件で深いボロ
ンのイオン注入を行う。
エネルギー３０ｋｅＶ，ドーズ４×１０12ｃｍ-2の条件
で浅いボロンのイオン注入を行う。続いてパンチスルー
並びに短チャネル効果を抑制するため、注入エネルギー
７０ｋｅＶ，ドーズ２×１０12ｃｍ-2の条件で深いボロ
ンのイオン注入を行う。
【００１６】続いて、ＣＶＤ法によって、膜厚５００ｎ
ｍのポリシリコンのゲート電極膜７を形成し、引き続い
て、膜厚１μｍのフォトレジストを塗布したのち露光を
行い、続いてフォトレジストに対する選択エッチングの
条件でゲート長０．４μｍのゲート電極膜７の形成を行
う（図１（ｂ））。
ｍのポリシリコンのゲート電極膜７を形成し、引き続い
て、膜厚１μｍのフォトレジストを塗布したのち露光を
行い、続いてフォトレジストに対する選択エッチングの
条件でゲート長０．４μｍのゲート電極膜７の形成を行
う（図１（ｂ））。
【００１７】続いて、ソース・ドレイン領域の形成、及
び、ゲート電極ポリシリコンのドナー形成のため、注入
エネルギー７０ｋｅＶ，ドーズ５．０×１０15ｃｍ-2の
条件でヒ素のイオン注入を行い、フォトレジストを除去
した後、窒素雰囲気中９００℃，２０分のアニールによ
って、不純物を活性化し、ソース８，ドレイン４の形成
を行う（図２（ｃ））。
び、ゲート電極ポリシリコンのドナー形成のため、注入
エネルギー７０ｋｅＶ，ドーズ５．０×１０15ｃｍ-2の
条件でヒ素のイオン注入を行い、フォトレジストを除去
した後、窒素雰囲気中９００℃，２０分のアニールによ
って、不純物を活性化し、ソース８，ドレイン４の形成
を行う（図２（ｃ））。
【００１８】以下は通常のポリシリコンゲートＭＯＳト
ランジスタのプロセスと同様にコンタクトホールを形成
し、ＣＶＤ二酸化シリコン膜２で隔離してソース・ドレ
イン９，１０及び、ゲート部に電極配線１を施す（図２
（ｄ））。次にチャネル領域半導体基板表面と平行で、
且つ、チャネル電流方向ベクトルと垂直であり、且つ、
基板表面に対する法線ベクトルと垂直で、チャネル電流
方向ベクトル・基板表面に対する法線ベクトルの順で右
ネジが進行する向きを有する磁界６を印加するため、磁
力発生源として例えば素子領域の上下を高温超電導配線
１２で閉回路を形成し、デバイスの最終構造を得る（図
３）。
ランジスタのプロセスと同様にコンタクトホールを形成
し、ＣＶＤ二酸化シリコン膜２で隔離してソース・ドレ
イン９，１０及び、ゲート部に電極配線１を施す（図２
（ｄ））。次にチャネル領域半導体基板表面と平行で、
且つ、チャネル電流方向ベクトルと垂直であり、且つ、
基板表面に対する法線ベクトルと垂直で、チャネル電流
方向ベクトル・基板表面に対する法線ベクトルの順で右
ネジが進行する向きを有する磁界６を印加するため、磁
力発生源として例えば素子領域の上下を高温超電導配線
１２で閉回路を形成し、デバイスの最終構造を得る（図
３）。
【００１９】最後に、超電導配線１２に流した電流値
と、それによる曲げられる標準的なホットキャリアの曲
率半径を見積ってみることにする。デバイスの最終構造
（図３）において、超電導配線１２は、デバイスの奥行
きの方向に無限の厚さがあるとし、単位幅１メートル当
り１０7Ａの電流を図上で時計回りの方向に流したとす
ると、アンペールの定理に従って１０7Ａ／ｍの大きさ
の一様な磁界６が図を表から裏に垂直に貫く方向に発生
する。キャリアがドレイン近傍で１ｅＶのエネルギーま
で加速されたとすると、そのときの電子速度はｖ＝√
（２Ｅ／ｍe）で計算され、５．９×１０5ｍ／ｓｅｃと
なる。
と、それによる曲げられる標準的なホットキャリアの曲
率半径を見積ってみることにする。デバイスの最終構造
（図３）において、超電導配線１２は、デバイスの奥行
きの方向に無限の厚さがあるとし、単位幅１メートル当
り１０7Ａの電流を図上で時計回りの方向に流したとす
ると、アンペールの定理に従って１０7Ａ／ｍの大きさ
の一様な磁界６が図を表から裏に垂直に貫く方向に発生
する。キャリアがドレイン近傍で１ｅＶのエネルギーま
で加速されたとすると、そのときの電子速度はｖ＝√
（２Ｅ／ｍe）で計算され、５．９×１０5ｍ／ｓｅｃと
なる。
【００２０】磁界に対して垂直に進入した電子には、Ｌ
ｏｒｅｎｔｚ力がＦ＝μ0ｅｖＨの大きさで電子の進行
方向と垂直な方向に働き、この力が曲率半径ｒで近似的
に円運動する電子の遠心力とつり合うとするとｍｖ2／
ｒ＝Ｆ＝μ0ｅｖＨとなり曲率半径ｒは、ｍeｖ／ｅμ0
Ｈで表され、２．８×１０-7ｍ＝０．２８μｍとなり、
ほぼディープサブミクロンレベルのＭＯＳトランジスタ
のスケールとなる。
ｏｒｅｎｔｚ力がＦ＝μ0ｅｖＨの大きさで電子の進行
方向と垂直な方向に働き、この力が曲率半径ｒで近似的
に円運動する電子の遠心力とつり合うとするとｍｖ2／
ｒ＝Ｆ＝μ0ｅｖＨとなり曲率半径ｒは、ｍeｖ／ｅμ0
Ｈで表され、２．８×１０-7ｍ＝０．２８μｍとなり、
ほぼディープサブミクロンレベルのＭＯＳトランジスタ
のスケールとなる。
【００２１】本発明のＭＯＳトランジスタの特徴は、チ
ャネル領域半導体基板表面と平行で、且つ、チャネル電
流方向ベクトルと垂直であり、且つ、基板表面に対する
法線ベクトルと垂直で、チャネル電流方向ベクトル・基
板表面に対する法線ベクトルの順で右ネジが進行する向
きを有する磁界をチャネル領域に印加することである。
ャネル領域半導体基板表面と平行で、且つ、チャネル電
流方向ベクトルと垂直であり、且つ、基板表面に対する
法線ベクトルと垂直で、チャネル電流方向ベクトル・基
板表面に対する法線ベクトルの順で右ネジが進行する向
きを有する磁界をチャネル領域に印加することである。
【００２２】そうすることで、ドレイン近傍の高電界に
加速されたホットキャリアは、走行方向と垂直な磁界に
よって曲げられると同時に、電流パス自身が基板表面の
ゲート酸化膜から遠ざかり、ホットキャリアの発生領域
そのものがゲート酸化膜から離れ、ゲート酸化膜に捕獲
されるキャリアは減少する。したがってゲート酸化膜の
帯電に起因するデバイスの劣化は著しく軽減することに
なる。
加速されたホットキャリアは、走行方向と垂直な磁界に
よって曲げられると同時に、電流パス自身が基板表面の
ゲート酸化膜から遠ざかり、ホットキャリアの発生領域
そのものがゲート酸化膜から離れ、ゲート酸化膜に捕獲
されるキャリアは減少する。したがってゲート酸化膜の
帯電に起因するデバイスの劣化は著しく軽減することに
なる。
【００２３】なお、本実施例では、ｎチャネルＭＯＳト
ランジスタを示したが、本発明は明らかにｎチャネルＭ
ＯＳトランジスタ特有のものではなく、一般のＭＯＳト
ランジスタに応用でき、従って、本発明の原理を用いた
これら一般のＭＯＳトランジスタの構造は当然すべて本
発明に含まれる。
ランジスタを示したが、本発明は明らかにｎチャネルＭ
ＯＳトランジスタ特有のものではなく、一般のＭＯＳト
ランジスタに応用でき、従って、本発明の原理を用いた
これら一般のＭＯＳトランジスタの構造は当然すべて本
発明に含まれる。
【００２４】
【発明の効果】本発明のＭＯＳトランジスタの特徴は、
チャネル領域半導体基板表面と平行で、且つ、チャネル
電流方向ベクトルと垂直であり、且つ、基板表面に対す
る法線ベクトルと垂直で、チャネル電流方向ベクトル・
基板表面に対する法線ベクトルの順で右ネジが進行する
向きを有する磁界を印加することである。
チャネル領域半導体基板表面と平行で、且つ、チャネル
電流方向ベクトルと垂直であり、且つ、基板表面に対す
る法線ベクトルと垂直で、チャネル電流方向ベクトル・
基板表面に対する法線ベクトルの順で右ネジが進行する
向きを有する磁界を印加することである。
【００２５】この構造は、従来のＤ2ＭＯＳトランジス
タと比較して、ドレイン近傍の高電界に加速されたホッ
トキャリアは、走行方向と垂直な磁界によって曲げられ
ると同時に、電流パス自身が基板表面のゲート酸化膜か
ら遠ざかり、ホットキャリアの発生領域そのものがゲー
ト酸化膜から離れ、ゲート酸化膜に捕獲されるキャリア
は減少する。したがってゲート酸化膜の帯電に起因する
デバイスの劣化は軽減し、デバイスの特性を向上させる
ことが可能となるという点で著しく有効である。
タと比較して、ドレイン近傍の高電界に加速されたホッ
トキャリアは、走行方向と垂直な磁界によって曲げられ
ると同時に、電流パス自身が基板表面のゲート酸化膜か
ら遠ざかり、ホットキャリアの発生領域そのものがゲー
ト酸化膜から離れ、ゲート酸化膜に捕獲されるキャリア
は減少する。したがってゲート酸化膜の帯電に起因する
デバイスの劣化は軽減し、デバイスの特性を向上させる
ことが可能となるという点で著しく有効である。
【図１】本発明の製造法の前段の工程を示す図である。
【図２】本発明の製造法の後段の工程を示す図である。
【図３】本発明のＭＯＳトランジスタの構造を示す図で
ある。
ある。
【図４】従来のＭＯＳトランジスタの概略図である。
１ 電極配線膜 ２ ＣＶＤ二酸化シリコン膜 ３ 素子分離領域 ４ ドレイン ５ シリコン基板 ６ 磁界 ７ ゲート電極膜 ８ ソース ９ ゲート絶縁膜 １０ ソース端逆ＤＳＡ領域 １１ フォトレジスト １２ 超電導配線
Claims (2)
- 【請求項１】 磁力発生源を有し、半導体基板表面にソ
ース・ドレイン領域，ゲート薄膜絶縁膜、及び、ゲート
絶縁膜上にゲート電極を有するＭＯＳトランジスタであ
って、 磁力発生源は、チャネル領域半導体基板表面と平行で、
且つ、チャネル電流方向ベクトルと垂直であり、且つ、
基板表面に対する法線ベクトルと垂直で、チャネル電流
方向ベトクル・基板表面に対する法線ベクトルの順で右
ネジが進行する向きを有する磁界を印加するものである
ことを特徴とするＭＯＳトランジスタ。 - 【請求項２】 素子領域の上下を高温超電導物質の配線
により閉回路を形成したものであることを特徴とする請
求項１に記載のＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078211A JPH05243268A (ja) | 1992-02-28 | 1992-02-28 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078211A JPH05243268A (ja) | 1992-02-28 | 1992-02-28 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243268A true JPH05243268A (ja) | 1993-09-21 |
Family
ID=13655717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078211A Pending JPH05243268A (ja) | 1992-02-28 | 1992-02-28 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013077675A (ja) * | 2011-09-30 | 2013-04-25 | Toyota Motor Corp | 半導体装置 |
-
1992
- 1992-02-28 JP JP4078211A patent/JPH05243268A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013077675A (ja) * | 2011-09-30 | 2013-04-25 | Toyota Motor Corp | 半導体装置 |
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