JPH05242676A

JPH05242676A - 半導体メモリ装置

Info

Publication number: JPH05242676A
Application number: JP4044093A
Authority: JP
Inventors: Katsuya Nakajima; 勝也中島; Shunpei Kori; 俊平郡
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-02-28
Filing date: 1992-02-28
Publication date: 1993-09-21

Abstract

(57)【要約】【目的】ＡＴＤ信号を用いて例えばＳＲＡＭの内部回
路の初期化を行う場合において、アドレス信号の波形に
は依存せず、アドレスの変化のみに応答した一定幅のＡ
ＴＤ信号を得るようにする。【構成】ＡＴＤ回路１からのＡＴＤ信号Ｐａ₁に基い
て初期化信号Ｓを出力する合成回路２からの上記初期化
信号Ｓに基いて内部回路のリセット及び等化を行う半導
体メモリ装置において、ＡＴＤ回路１と合成回路２の間
に、ＡＴＤ信号Ｐａ₁のパルス幅を一定にするパルス発
生回路６を接続して構成する。このパルス発生回路６と
しては、ＡＴＤ信号Ｐａ₁の入力を保持するラッチ回路
７と、該ラッチ回路７からの信号を遅延し、この遅延信
号に基いてラッチ回路７をリセットする遅延回路８を設
けて構成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の行アドレス又は
列アドレスの変化点を検出して内部初期化信号を発生さ
せることにより、例えばＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）の動作を高速化する場合に用
いられるアドレス遷移検出回路を有する半導体メモリ装
置に関する。

【０００２】

【従来の技術】従来から、ＡＴＤ回路（Ａｄｄｒｅｓｓ
ＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｏｒ：アドレス
遷移検出回路）を用いて、例えばＳＲＡＭのアクセス時
間を短縮する技術が知られている。

【０００３】上記ＡＴＤ回路は、図７に示すように、例
えば行アドレスが入力される複数の入力端子φ１，φ２
・・・φｎが設けられ、各入力端子φ１，φ２・・・φ
ｎに対応して夫々排他的論理回路ＸＯＲ₁，ＸＯＲ₂・
・・ＸＯＲ_nが接続される。各排他的論理回路ＸＯ
Ｒ₁，ＸＯＲ₂・・・ＸＯＲ_nは、対応する入力端子φ
１，φ２・・・φｎからのアドレス信号Ｓａ₁，Ｓａ₂
・・・Ｓａ_nと、該アドレス信号Ｓａ₁，Ｓａ₂・・・
Ｓａ_nが多段のインバータ列（図示の例ではインバータ
が４段接続された例を示す）を介すことによって作成さ
れる遅延アドレス信号ｄＳａ₁，ｄＳａ₂・・・ｄＳａ
_nが夫々入力される。そして、各排他的論理回路ＸＯＲ
₁，ＸＯＲ₂・・・ＸＯＲ_nからは、後述するアドレス
遷移検出信号の基準となるパルス信号Ｐａ₁，Ｐａ₂・
・・Ｐａ_nが出力される。

【０００４】各排他的論理回路ＸＯＲ₁，ＸＯＲ₂・・
・ＸＯＲ_nからの出力信号Ｐａ₁，Ｐａ₂・・・Ｐａ_n
は、後段の論理和回路３１に夫々並列に供給され、該論
理和回路３１の出力端子φｏｕｔからアドレス遷移検出
信号（以下、単にＡＴＤ信号と記す）ＲＸ又はＣＸが出
力される。

【０００５】このＡＴＤ回路の動作を図８のタイミング
チャートを参照しながら説明する。いま、例えば時刻ｔ
₁でアドレス信号Ｓａ₁が変化した場合、該ｔ₁時でＡ
ＴＤ回路からのパルス信号Ｐａ₁が立ち上がり、インバ
ータ列の遅延時間Ｔ₁経過後の時刻ｔ₂において、上記
パルス信号Ｐａ₁は、遅延アドレス信号ｄＳａ₁により
立ち下げられ、所定パルス幅Ｔ₁のパルス信号となる。

【０００６】次に、上記ＡＴＤ回路を具備したメモリ及
びその周辺回路を図９に基いて説明する。図において、
１０１は汎用行デコーダ、１０２は汎用列デコーダ、１
０３及び１０４はビット線及び反転ビット線、１０５・
・・１０５はメモリセル、１０８及び１０９は列デコー
ダ結合トランジスタ、１１０はビット線等化回路、１１
１はデータ線等化回路、１１２は等化論理回路、１１３
は行アドレス遷移検出（ＡＴＤ）及び制御回路（以下、
単に行ＡＴＤ・制御回路と記す）、１１４は列アドレス
遷移検出（ＡＴＤ）及び制御回路（以下、単に列ＡＴＤ
・制御回路と記す）、１１６及び１１７はデータ線、１
１８・・・１１８はワード線である。

【０００７】ビット線等化回路１１０は、２つのＮチャ
ネルトランジスタ１２２及び１２３並びに１つのＰチャ
ネルトランジスタ１２４を含む。データ線等化回路１１
１は、２つのＮチャネルトランジスタ１２６及び１２７
並びに１つのＰチャネルトランジスタ１２８を含む。等
化論理回路１１２は、４つのインバータ１３１〜１３４
と２つのＮチャネルトランジスタ１３６及び１３７並び
に１つのＰチャネルトランジスタ１３８を含む。

【０００８】メモリセル１０５・・・１０５は、各入力
がワード線１１８・・・１１８と夫々接続され、相補出
力がビット線１０３及び反転ビット線１０４に夫々接続
された既知のＳＲＡＭである。

【０００９】デコーダ結合トランジスタ１０８及び１０
９のうち、一方のトランジスタ１０８は、そのゲートを
列デコーダ１０２の出力に接続させ、ソース又はドレイ
ン電極のうち、一方の電極をビット線１０３に接続さ
せ、他方の電極をデータ線１１６に接続させている。他
方の列デコーダ結合トランジスタ１０９は、そのゲート
を列デコーダ１０２の出力に接続させ、ソース又はドレ
イン電極のうち、一方の電極を反転ビット線１０４に接
続させ、他方の電極をデータ線１１７に接続させてい
る。

【００１０】ビット線等化回路１１０を構成する２つの
Ｎチャネルトランジスタ１２２及び１２３のうち、一方
のトランジスタ１２２は、ドレイン電極を正電源端子Ｖ
ｃｃに接続させ、等化論理回路１１２が発生させたプリ
チャージ信号Ｓｐをゲートに印加させ、ソース電極をビ
ット線１０３に接続させている。他方のＮチャネルトラ
ンジスタ１２３は、ドレイン電極を正電源端子Ｖｃｃに
接続させ、等化論理回路１１２が発生させたプリチャー
ジ信号Ｓｐをゲートに印加させ、ソース電極を反転ビッ
ト線１０４に接続させている。

【００１１】また、上記２つのＮチャネルトランジスタ
１２２及び１２３と共にビット線等化回路１１０を構成
する１つのＰチャネルトランジスタ１２４は、ソース又
はドレイン電極のうち、一方の電極をビット線１０３に
接続させ、他方の電極を反転ビット線１０４に接続さ
せ、等化論理回路１１２が発生させた等化信号＊Ｓｅｑ
をゲートに印加するようにしている。

【００１２】一方、データ線等化回路１１１を構成する
２つのＮチャネルトランジスタ１２６及び１２７のう
ち、一方のトランジスタ１２６は、ドレイン電極を正電
源端子Ｖｃｃに接続させ、ソース電極をデータ線１１６
に接続させ、等化論理回路１１２からのプリチャージ信
号Ｓｐをゲートに印加するようにしている。また他方の
Ｎチャネルトランジスタ１２７は、ドレイン電極を正電
源端子Ｖｃｃに接続させ、ソース電極をデータ線１１７
に接続させ、等化論理回路１１２からのプリチャージ信
号Ｓｐをゲートに印加するようにしている。

【００１３】また、上記２つのＮチャネルトランジスタ
１２６及び１２７と共にデータ線等化回路１１１を構成
する１つのＰチャネルトランジスタ１２８は、ソース又
はドレイン電極のうち、一方の電極を一方のデータ線１
１６に接続させ、他方の電極を他方のデータ線１１７に
接続させ、等化論理回路１１２からの反転プリチャージ
信号＊Ｓｐをゲートに印加するようにしている。

【００１４】等化論理回路１１２を構成する４つのイン
バータ１３１〜１３４のうち、１つ目のインバータ１３
１は、行ＡＴＤ・制御回路１１３が発生させた行アドレ
ス遷移検出信号（以下、単に行ＡＴＤ信号と記す）＊Ｒ
Ｘを入力し、その反転信号ＲＸを出力する。２つ目のイ
ンバータ１３２は、その入力を上記インバータ１３１の
出力に接続させ、等化信号＊Ｓｅｑを出力する。

【００１５】ここで、等化論理回路１１２を構成するト
ランジスタについてみると、１つ目のＮチャネルトラン
ジスタ１３６は、ソース電極を接地させ、ゲートをイン
バータ１３１の出力に接続させ、ドレイン電極を３つ目
のインバータ１３３の入力ライン１３９に接続させてい
る。２つ目のＮチャネルトランジスタ１３７は、ゲート
にインバータ１３２からの等化信号＊Ｓｅｑを印加さ
せ、ソース又はドレイン電極のうち、一方の電極を上記
入力ライン１３９に接続させ、他方の電極は列ＡＴＤ・
制御回路１１４が発生させた列アドレス遷移検出信号
（以下、単に列ＡＴＤ信号と記す）＊ＣＸを受けるよう
に接続されている。

【００１６】また、Ｐチャネルトランジスタ１３８は、
ゲートを上記Ｎチャネルトランジスタ１３６のゲートに
接続させ、ソース又はドレイン電極のうち、一方の電極
をインバータ１３３の入力ライン１３９に接続させ、他
方の電極で、列ＡＴＤ・制御回路１１４からの列ＡＴＤ
信号＊ＣＸを受ける。

【００１７】そして、３つ目のインバータ１３３は、入
力を入力ライン１３９に接続させ、プリチャージ信号Ｓ
ｐを出力する。４つ目のインバータ１３４は、入力をイ
ンバータ１３３の出力に接続させ、プリチャージ信号Ｓ
ｐの反転信号＊Ｓｐを出力する。

【００１８】行ＡＴＤ・制御回路１１３は、行アドレス
バス１４１から供給される行アドレス信号のうち、任意
の一個の行アドレス信号の変化を検出し、このとき、ア
ドレス・スキュウがなければ、信号幅が例えば５〜６ｎ
秒の負極性のパルス（行ＡＴＤ信号）を出力する。一
方、アドレス・スキュウがあれば、上記行ＡＴＤ信号の
信号幅はより長くなる。この行ＡＴＤ・制御回路１１３
は、また行デコーダ１０１に対して使用許可信号ＲＤを
出力する。この使用許可信号ＲＤは、例えば論理「０」
のとき使用不可、論理「１」のとき使用可能を表し、こ
の使用許可信号ＲＤによって行デコーダ１０１を制御す
る。

【００１９】列ＡＴＤ・制御回路１１４も同様の方法
で、列アドレスバス１４２から供給される列アドレス信
号の変化を検出して負極性のパルス（列ＡＴＤ信号）を
出力すると共に、使用許可信号ＣＤにて列デコーダ１０
２を制御する。

【００２０】行デコーダ１０１は、使用可能にされる
と、行デコーダ１０１により決定されるワード線１１８
・・・１１８のうちから１本のワード線を選択する。同
様に、列デコーダ１０２は、使用可能にされると、列デ
コーダ１０２により決定されたトランジスタ、図示の例
ではトランジスタ１０８及び１０９を選択する。

【００２１】等化動作（行ＡＴＤ信号が論理「０」）の
ときに、使用許可信号ＲＤは論理「０」となり、行デコ
ーダ１０１を全非選択状態にする。これは、例えば使用
許可信号ＲＤが論理「１」となって、いずれかのワード
線１１８が選択された場合、等化期間中に上記ワード線
１１８によって選択されたメモリセル１０５に不要な電
流が流れるという不都合が生じる。従って、ここでは、
使用許可信号ＲＤを論理「０」にして上記不都合を防止
する。

【００２２】また、列アドレスの遷移中（列ＡＴＤ信号
が論理「０」）においては、行アドレスが変化しないの
に、データ線１１６及び１１７に接続されるビット線１
０３及び反転ビット線１０４が交替することがあり、そ
のために、ビット線１０３及び反転ビット線１０４の電
位が反転し、データを読み出す速度に悪影響を及ぼすお
それがある。従って、ここでは、データ線１１６及び１
１７の等化動作が終了するまで、使用許可信号ＣＤを論
理「０」とし、列デコーダ１０２を全非選択状態にす
る。

【００２３】

【発明が解決しようとする課題】上記のように、アドレ
スの遷移時に、ＡＴＤ信号（パルス信号）＊ＲＸ及び＊
ＣＸを発生させ、ビット線１０３及び反転ビット線１０
４を等化し、互いに相補のビット線１０３及び反転ビッ
ト線１０４の電位を同じ電位にしてから、メモリセル１
０５・・・１０５を活性化することにより、メモリの読
み出しを高速化することができる。

【００２４】しかし、図８に示すように、例えば時刻ｔ
₂において、遅延時間Ｔ₁より短い時間Δｔの幅のパル
ス状に変化する信号が、例えばアドレス信号Ｓａ₁とし
て与えられた場合、時間Δｔの幅のパルス信号が遅延時
間Ｔ₁の間隔で２個連続して得られることになる。

【００２５】即ち、時刻ｔ₂で立ち上がり、時刻ｔ
₃（＝ｔ₂＋Δｔ）で立ち下がるパルス信号と、時刻ｔ
₄（＝ｔ₂＋Ｔ₁）で立ち上がり、時刻ｔ₅（＝ｔ₄＋
Δｔ）で立ち下がるパルス信号が発生する。これらのパ
ルス信号を用いてＳＲＡＭの内部回路の初期化（リセッ
ト及び等化）を行った場合、初期化に十分な時間が与え
られず、最悪の場合、誤動作にいたる。

【００２６】本発明は、このような課題に鑑み成された
もので、その目的とするところは、ＡＴＤ信号を用いて
例えばＳＲＡＭの内部回路の初期化を行う場合におい
て、アドレス信号の波形に依存せず、アドレスの変化の
みに応答した一定幅の初期化信号を得ることができ、Ａ
ＴＤ信号幅の不足による誤動作の防止並びにＡＴＤ回路
の本来の効果であるアクセス動作の高速化を十分に発揮
させることができる半導体メモリ装置を提供することに
ある。

【００２７】

【課題を解決するための手段】本発明は、複数のアドレ
ス線ＡＬに対応して接続されたアドレス遷移検出回路１
と、該アドレス遷移検出回路１の後段に接続され、各ア
ドレス遷移検出回路１からのアドレス遷移検出信号Ｐａ
の和を求める合成回路２とを有し、上記合成回路２から
の出力信号Ｓに基いて内部回路のリセット及び等化を行
う半導体メモリ装置において、アドレス遷移検出回路１
と合成回路２の間に、アドレス遷移検出信号Ｐａのパル
ス幅を一定にするパルス発生回路６を接続して構成す
る。

【００２８】上記パルス発生回路６として、アドレス遷
移検出信号Ｐａの入力を保持するラッチ回路７と、該ラ
ッチ回路７からの信号を遅延し、この遅延信号に基いて
ラッチ回路７をリセットする遅延回路８を設けて構成す
ることができる。

【００２９】

【作用】上述の本発明の構成によれば、アドレス遷移検
出回路１と合成回路２の間に、アドレス遷移検出信号Ｐ
ａのパルス幅を一定にするパルス発生回路６を接続する
ようにしたので、半導体メモリ装置の内部回路の初期化
（リセット及び等化）に必要な初期化信号Ｓの基準とな
るアドレス遷移検出信号Ｐａのパルス幅を一定にするこ
とができる。

【００３０】その結果、半導体メモリ装置の内部回路の
初期化に十分な幅の初期化信号Ｓを得ることができる。
即ち、半導体メモリ装置の内部回路の初期化に必要なパ
ルス幅に満たない幅のパルス信号がアドレス信号Ｓａと
して入力された場合でも、必要なパルス幅の初期化信号
Ｓが得られるため、アドレス信号Ｓａが短い周期で変化
した場合やアドレス入力信号端子φｉｎにノイズが入力
された場合でも、内部回路が十分な時間にて初期化され
ることになり、アドレス信号の波形によるアクセスタイ
ムのばらつきをなくすことができると共に、ＳＲＡＭの
動作を高速化することができる。

【００３１】

【実施例】以下、図１〜図６を参照しながら本発明の実
施例を説明する。図１は、本実施例に係る半導体メモリ
装置の要部、特に半導体メモリ装置の内部回路の初期化
を行うための初期化信号を発生する回路構成を示すブロ
ック線図である。

【００３２】この初期化信号を発生する回路は、複数の
アドレス線（本例では、説明の簡略化のため、１本ＡＬ
₁のみを示す）に対応して接続されたアドレス遷移検出
回路（以下、単にＡＴＤ回路と記す）１と、該ＡＴＤ回
路１の後段に接続され、各ＡＴＤ回路１からのアドレス
遷移検出信号（以下、単にＡＴＤ信号と記す）の和を求
める合成回路２とを有する。尚、３はアドレスバッファ
である。

【００３３】上記ＡＴＤ回路１は、２入力排他的論理回
路４と、遅延時間がＴ₁である第１の遅延回路５から構
成される。上記排他的論理回路４の一方の入力端子に
は、アドレス線ＡＬ₁からの１つのアドレス信号Ｓａ₁
が入力され、他方の入力端子には、上記アドレス信号Ｓ
ａ₁を第１の遅延回路５により遅延させた遅延信号ｄＳ
ａ₁が入力される。そして、このＡＴＤ回路１の出力端
子からアドレス変化に応じたＡＴＤ信号（この例では１
本目のアドレス線について説明しているため、このＡＴ
Ｄ信号の符号としてＰａ₁を用いる）が出力される。ま
た、合成回路２は、例えば１つのＮＡＮＤ回路にて構成
され、通常は、各ＡＴＤ回路１からのＡＴＤ信号の和を
求めると共に、負極性の信号に変換し、図９で示す初期
化信号＊ＲＤ又は＊ＣＤとして出力するものである。

【００３４】しかして、本例においては、各ＡＴＤ回路
１と合成回路２との間に、ＡＴＤ信号のパルス幅を一定
にするパルス発生回路６を夫々接続して構成する（図示
の例では、１本のアドレス線ＡＬ₁に対応する１つのパ
ルス発生回路６のみを示す）。このパルス発生回路６
は、図示するように、２つのＮチャネルトランジスタＱ
１及びＱ２、１つのＰチャネルトランジスタＱ３、２つ
のインバータＧ１及びＧ２からなるラッチ回路７及び３
つのインバータＧ３，Ｇ４及びＧ５からなる第２の遅延
回路８から構成される。

【００３５】そして、２つのＮチャネルトランジスタＱ
１及びＱ２のうち、一方のトランジスタＱ１は、ゲート
をＡＴＤ回路１の出力に接続させ、ソース電極をラッチ
回路７の入力ラインにノードａを介して接続させ、ドレ
イン電極を他方のＮチャネルトランジスタＱ２のドレイ
ン電極に接続させている。トランジスタＱ２は、ソース
電極を接地させ、ゲートを第２の遅延回路８の出力にノ
ードｄを介して接続させている。

【００３６】また、ＰチャネルトランジスタＱ３は、ド
レイン電極を正電源端子Ｖｃｃに接続させ、ソース電極
をラッチ回路７の入力ラインにノードａを介して接続さ
せ、ゲートを第２の遅延回路８の出力に接続させてい
る。

【００３７】また、このパルス発生回路６は、ラッチ回
路７と第２の遅延回路８とをノードｂを介して接続し、
また、出力端子を、第２の遅延回路８の途中、即ち図示
の例では、第２の遅延回路８を構成する３つのインバー
タＧ３，Ｇ４及びＧ５のうち、２つ目のインバータＧ４
の出力からノードｃを介して引き出すようにしている。

【００３８】次に、上記パルス発生回路６の動作を図２
のタイミングチャートを参照しながら説明する。

【００３９】まず、アドレス線ＡＬ₁の入力端子φｉｎ
に供給されるアドレス信号Ｓａ₁に変化がない、即ちア
ドレス変化がない状態では、ノードａ及びｄとも高レベ
ルで、トランジスタＱ３及びＱ２は夫々オフ及びオンの
状態になっている。上記ノードａ及びｄのレベルは、ラ
ッチ回路７によって安定された状態となっている。

【００４０】次に、時刻ｔ₁において、アドレス変化が
生じ、トランジスタＱ１のゲートにＡＴＤ回路１からの
ＡＴＤ信号Ｐａ₁が入力されると、トランジスタＱ１が
オンとなるため、ノードａが低レベルに反転する。この
変化がラッチ回路７のインバータＧ１及び第２の遅延回
路８の３つのインバータＧ３，Ｇ４及びＧ５を介してノ
ードｄに伝わり、該ノードｄが低レベルに反転する。

【００４１】ノードｄが低レベルになると、今度は、ト
ランジスタＱ３がオン、トランジスタＱ２がオフとなる
ため、ノードａは再び高レベル側に引き上げられること
になる。このノードａが高レベルになると、その変化が
再びラッチ回路７のインバータＧ１及び第２の遅延回路
８の３つのインバータＧ３，Ｇ４及びＧ５を介してノー
ドｄに伝わり、トランジスタＱ３がオフとなって一連の
動作が終了する。この動作中に、ノードｃから１つのパ
ルス信号Ｐ₁が発生し、出力端子より出力される。この
パルス信号Ｐ₁は、ノードａの信号がノードｂ，ｃ及び
ｄを介して再びノードａに伝播するのにかかる時間Ｔ₂
で決まるパルス幅を有し、しかも一定のパルス幅とな
る。

【００４２】次に、時刻ｔ₂において、第１の遅延回路
２の遅延時間Ｔ₁より短い時間Δｔの幅のパルス状に変
化する信号が、ＡＴＤ回路１に与えられた場合、ＡＴＤ
回路１からは、時間Δｔの幅のパルス信号が遅延時間Ｔ
₁の間隔で２個連続して出力されると同時に、トランジ
スタＱ１のゲートに、上記のように２個連続したパルス
信号が入力される。

【００４３】このとき、１個目のパルス信号により、ノ
ードｃのレベルが高レベルに反転するが、２個目のパル
ス信号には応答しない。これは、１個目のパルス信号に
よるノードａの低レベルへの変化がノードｂ、ノードｃ
及びノードｄを介して伝わり、再びノードａが高レベル
になった後、この変化が再度ノードｂ及びノードｃを介
してノードｄに伝わり、トランジスタＱ２をオンにする
までの時間Ｔ₃（＞Ｔ ₁である）内に、いくらトランジ
スタＱ１のゲート電位が変化してもノードｃのレベルに
は反映されないからである。

【００４４】そして、上記トランジスタＱ２のオンによ
って一連の動作が終了する。この動作中においても、ノ
ードｃから１つのパルス信号Ｐ₁が発生し、出力端子よ
り出力される。このパルス信号Ｐ₁は、上記と同様に、
ノードａの信号がノードｂ，ｃ及びｄを介して再びノー
ドａに伝播するのにかかる時間Ｔ₂で決まるパルス幅を
有し、しかも一定のパルス幅となる。

【００４５】そして、複数のアドレス線に対応して設け
られたパルス発生回路からのパルス信号Ｐ（Ｐ₁，Ｐ₂
・・・Ｐ_n）は後段の合成回路２に供給され、該合成回
路２から初期化信号Ｓが出力される。

【００４６】ところで、各パルス発生回路６からのパル
ス信号Ｐ（Ｐ₁，Ｐ₂・・・Ｐ_n）が、半導体メモリ装
置の内部回路を初期化するのに十分なパルス幅を有して
いない場合、図示するように、パルス発生回路６の後段
に波形引き延ばし回路９を接続するようにしてもよい。
この場合、パルス発生回路６からのパルス信号Ｐ₁の幅
が保障されているため、この波形引き延ばし回路９とし
ては、単純な回路で構成することができる。

【００４７】即ち、この波形引き延ばし回路９は、例え
ば図３に示すように、多段のＰチャネルトランジスタが
直列に接続されて構成された定電流源１１と、多数のＮ
チャネルトランジスタが並列に接続されたスイッチング
部１２と、配線の引き回しによる容量Ｃから構成され
る。スイッチング部１２と定電流源１１は、ノードｅに
て接続され、このノードｅからの出力が後段の比較器１
３の負端子に供給されるようになっている。尚、比較器
１３の正端子には、リファレンス電位Ｖｒが印加され
る。

【００４８】また、本例では、複数のアドレス線を数束
毎のブロックに分け、各ブロック毎に１つの波形引き延
ばし回路９を設置し、各波形引き延ばし回路９に、対応
するブロックにおけるパルス発生回路６からのパルス信
号Ｐ₁，Ｐ₂・・・Ｐ_jを入力させるようにしている。
従って、後段の合成回路２には、各波形引き延ばし回路
９からのパルス信号Ｐｓ₁，Ｐｓ₂・・・Ｐｓ_mが供給
されることになる。

【００４９】次に、上記波形引き延ばし回路９の動作を
図４のタイミングチャートを参照しながら説明する。

【００５０】まず、アドレス変化がない状態では、ノー
ドｅの出力が高レベルであることから、比較器１３の出
力Ｐｓ₁も高レベルとなる。次に、例えばアドレス線Ａ
Ｌ₁に供給されるアドレス信号Ｓａ₁が変化した場合、
上記のように、パルス発生回路６から一定パルス幅Ｔ₂
の一つのパルス信号Ｐ₁が出力されるため、このパルス
信号Ｐ₁の立ち上がりに基いて、ノードｅが低レベルに
変化する。ノードｅのレベルがリファレンス電位Ｖｒ以
下に低下したとき、比較器の出力Ｐｓ₁が低レベルに反
転する。時間Ｔ₂経過後に、パルス信号Ｐ₁のレベルが
再び低下したとき、スイッチング部１２の該当トランジ
スタがオフとなって、ノードｅのレベルを高レベル側に
引き上げる。

【００５１】このとき、定電流源１１を構成するＰチャ
ネルトランジスタの内部抵抗及び容量Ｃで決まる時定数
によって、そのノードｅの立ち上がりがなまり、ノード
ｅのレベルがリファレンス電位Ｖｒ以上になるまでに時
間がかかることになる。ここで、この時間をＴ₄と定義
すると、時間Ｔ₄は、Ｐチャネルトランジスタの段数を
適宜選定することによって、パルス発生回路６からのパ
ルス信号Ｐ₁の幅Ｔ₂よりも長くなるように設定され
る。

【００５２】上記のように、ノードｅのレベルがリファ
レンス電位Ｖｒ以上になると、比較器１３の出力Ｐｓ₁
が、再び高レベルに反転し、一連の動作が終了する。こ
の動作中に、比較器１３からはパルス幅がＴ₄である負
極性の一つのパルス信号Ｐｓ ₁が出力される。この波形
引き延ばし回路９は、各パルス発生回路６からのパルス
信号Ｐ₁，Ｐ₂・・・Ｐ_jの和を求める回路をも兼用し
ており、１つのアドレスが変化した後、時間Ｔ₄内に当
該アドレスが変化した場合、あるいは別のアドレスが変
化した場合、比較器１３から出力されるパルス信号Ｐｓ
₁の幅は、時間Ｔ₄に、最初のアドレス変化から次のア
ドレスの変化までの時間が加算された幅となる。

【００５３】そして、後段の合成回路２にて、複数のア
ドレス線に夫々対応したパルス発生回路６からのパルス
信号Ｐ₁，Ｐ₂・・・Ｐ_n、もしくは波形引き延ばし回
路９からのパルス信号Ｐｓ₁，Ｐｓ₂・・・Ｐｓ_nを受
け、該合成回路２にて各パルス信号の和をとり、半導体
メモリ装置の内部回路に対する初期化信号Ｓとして出力
する。この場合、上記初期化信号Ｓを図９の＊ＲＸ又は
＊ＣＸに整合させる場合を前提とすると、上記合成回路
２としては、例えばパルス発生回路６からのパルス信号
Ｐ（Ｐ₁，Ｐ₂・・・）もしくは波形引き延ばし回路９
からのパルス信号Ｐｓ（Ｐｓ₁，Ｐｓ₂・・・）が負極
性をもっている場合、多入力ＮＡＮＤ回路と１つのイン
バータにて構成することができる。また、パルス発生回
路６からのパルス信号Ｐ（Ｐ₁，Ｐ₂・・・）もしくは
波形引き延ばし回路９からのパルス信号Ｐｓ（Ｐｓ₁，
Ｐｓ₂・・・）が負極性をもっている場合、多入力ＮＯ
Ｒ回路にて構成することができる。

【００５４】尚、上記波形引き延ばし回路９は、全アド
レス線に関するパルス発生回路６からのパルス信号
Ｐ₁，Ｐ₂・・・Ｐ_nを入力させるようにしてもよい。
この場合、合成回路２は１つ設ければよい。

【００５５】上述のように、本例によれば、ＡＴＤ回路
１と合成回路２の間に、ＡＴＤ信号Ｐａ₁のパルス幅を
一定にするパルス発生回路６を接続するようにしたの
で、半導体メモリ装置の内部回路の初期化（リセット及
び等化）に必要な初期化信号Ｓの基準となるＡＴＤ信号
Ｐａ₁のパルス幅を一定にすることができる。

【００５６】その結果、半導体メモリ装置の内部回路の
初期化に十分な幅の初期化信号Ｓを得ることができ、半
導体メモリ装置の内部回路の初期化に必要なパルス幅に
満たない幅のパルス信号がアドレス信号として入力され
た場合でも、必要なパルス幅の初期化信号Ｓを得ること
ができる。

【００５７】即ち、従来のＡＴＤ回路１は、図５Ａの特
性図に示すように、アドレスノイズの幅の変化に対して
ＡＴＤ信号Ｐａのパルス幅が、連続して変化するため、
初期化信号ＳもＡＴＤ信号Ｐａと同様に連続して変化す
ることになる（図５Ｂ参照）。特に、破線で示す領域の
アドレスノイズ（例えば幅５ｎｓｅｃ程度の細いグリッ
ジやハザード）が入力された場合、内部回路の初期化に
必要な幅のＡＴＤ信号Ｐａ並びに初期化信号Ｓを得るこ
とができない。

【００５８】一方、本例では、アドレスノイズの幅の変
化に対して、ＡＴＤ回路１からのＡＴＤ信号Ｐａのパル
ス幅は図６Ａの特性図に示すように、連続的に変化する
が、後段のパルス発生回路６によってそのパルス幅が一
定になるように補正されるため、図６Ｂの特性図に示す
ように、初期化信号Ｓのパルス幅が離散的に変化するこ
とになり、幅が例えば５ｎｓｅｃ程度のアドレスノイズ
が入力されたとしても、初期化信号Ｓのパルス幅は一定
となり、半導体メモリ装置の内部回路を初期化するのに
十分なパルス幅を有する初期化信号Ｓを得ることができ
る。

【００５９】従って、アドレス信号が短い周期で変化し
た場合やアドレス入力信号端子にノイズが入力された場
合でも、内部回路が十分な時間にて初期化されることに
なり、アドレス信号の波形によるアクセスタイムのばら
つき並びに誤動作をなくすことができると共に、半導体
メモリ装置の動作を高速化することができる。また、Ｐ
ＷＬタイマーを使用し、かつ初期化信号でその起動を行
っている場合において、ＰＷＬタイマーの動作期間が不
足することによる読出し失敗を防止することができる。

【００６０】

【発明の効果】本発明に係る半導体メモリ装置によれ
ば、ＡＴＤ信号を用いて例えばＳＲＡＭの内部回路の初
期化を行う場合において、アドレス信号の波形に依存せ
ず、アドレスの変化のみに応答した一定幅の初期化信号
を得ることができ、ＡＴＤ信号幅の不足による誤動作の
防止並びにＡＴＤ回路の本来の効果であるアクセス動作
の高速化を十分に発揮させることができる。

【図面の簡単な説明】

【図１】本実施例に係る半導体メモリ装置の要部、特に
半導体メモリ装置の内部回路の初期化を行うための初期
化信号を発生する回路構成を示すブロック線図。

【図２】本実施例に係る半導体メモリ装置の内部回路の
初期化を行うための初期化信号を発生する回路の動作を
示すタイミングチャート。

【図３】本実施例に係る波形引き延ばし回路を示す回路
図。

【図４】本実施例に係る波形引き延ばし回路の動作を示
すタイミングチャート。

【図５】Ａは、従来例のアドレスノイズ幅に対するＡＴ
Ｄ信号幅の変化を示す特性図。Ｂは、従来例のアドレス
ノイズ幅に対する初期化信号幅の変化を示す特性図。

【図６】Ａは、本実施例のアドレスノイズ幅に対するＡ
ＴＤ信号幅の変化を示す特性図。Ｂは、本実施例のアド
レスノイズ幅に対する初期化信号幅の変化を示す特性
図。

【図７】従来例に係るＡＴＤ回路を示すブロック線図。

【図８】従来例に係るＡＴＤ回路の動作を示すタイミン
グチャート。

【図９】ＳＲＡＭ及びその周辺回路を示すブロック線
図。

【符号の説明】

１ＡＴＤ回路２合成回路４排他的論理回路５第１の遅延回路６パルス発生回路７ラッチ回路８第２の遅延回路９波形引き延ばし回路

Claims

【特許請求の範囲】

【請求項１】複数のアドレス線に対応して接続された
アドレス遷移検出回路と、該アドレス遷移検出回路の後
段に接続され、各アドレス遷移検出回路からのアドレス
遷移検出信号の和を求める合成回路とを有し、上記合成
回路からの出力信号に基いて内部回路のリセット及び等
化を行う半導体メモリ装置において、上記アドレス遷移検出回路と上記合成回路の間に、上記
アドレス遷移検出信号のパルス幅を一定にするパルス発
生回路が接続されていることを特徴とする半導体メモリ
装置。
【請求項２】上記パルス発生回路は、上記アドレス遷
移検出信号の入力を保持するラッチ回路と、該ラッチ回
路からの信号を遅延し、この遅延信号に基いてラッチ回
路をリセットする遅延回路を有することを特徴とする請
求項１記載の半導体メモリ装置。