JPH05233445A - キャッシュメモリ内蔵マイクロプロセッサ - Google Patents
キャッシュメモリ内蔵マイクロプロセッサInfo
- Publication number
- JPH05233445A JPH05233445A JP4029848A JP2984892A JPH05233445A JP H05233445 A JPH05233445 A JP H05233445A JP 4029848 A JP4029848 A JP 4029848A JP 2984892 A JP2984892 A JP 2984892A JP H05233445 A JPH05233445 A JP H05233445A
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- JP
- Japan
- Prior art keywords
- data
- cache
- microprocessor
- bus
- memory
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】キャッシュメモリ内蔵マイクロプロセッサにお
いて、読み込むデータをバスサイクル単位にキャッシュ
に登録するか否かを指定できるようにする。 【構成】キャッシュメモリにデータを登録するか否かを
指定する信号線１１２をマイクロプロセッサに設ける。
外部データバス１１０から取込まれたデータは登録信号
線１１２の値にしたがって、有効ビット制御回路２２３
がキャッシュメモリ２２２の有効ビットを制御すること
で、データの登録／非登録を決定する。
いて、読み込むデータをバスサイクル単位にキャッシュ
に登録するか否かを指定できるようにする。 【構成】キャッシュメモリにデータを登録するか否かを
指定する信号線１１２をマイクロプロセッサに設ける。
外部データバス１１０から取込まれたデータは登録信号
線１１２の値にしたがって、有効ビット制御回路２２３
がキャッシュメモリ２２２の有効ビットを制御すること
で、データの登録／非登録を決定する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にマイクロプロセッサが冗長情報を含んだ命令ま
たはデータを外部メモリより受け取り内蔵したキャッシ
ュメモリへ転送した後の制御に関する。
し、特にマイクロプロセッサが冗長情報を含んだ命令ま
たはデータを外部メモリより受け取り内蔵したキャッシ
ュメモリへ転送した後の制御に関する。
【０００２】
【従来の技術】従来のキャッシュメモリ内蔵マイクロプ
ロセッサには、フレーム・バッファや外部バスの先に接
続されている他のＣＰＵ、あるいは周辺ＬＳＩ用のロー
カル・メモリなどマイクロプロセッサ内にキャッシュし
てはならない領域に対するアクセスを行うため、キャッ
シュメモリのキャッシュ機能を動的に禁止する手段がい
くつか提供されている。代表的なキャッシュ機能の禁止
手段は次の３種類である。
ロセッサには、フレーム・バッファや外部バスの先に接
続されている他のＣＰＵ、あるいは周辺ＬＳＩ用のロー
カル・メモリなどマイクロプロセッサ内にキャッシュし
てはならない領域に対するアクセスを行うため、キャッ
シュメモリのキャッシュ機能を動的に禁止する手段がい
くつか提供されている。代表的なキャッシュ機能の禁止
手段は次の３種類である。
【０００３】１．専用の命令による方法 ２．アドレス変換時の付加情報による方法 ３．データの有効性を後から通知する方法 専用の命令による方法は、キャッシュメモリに記憶させ
ないアクセスを行う命令の前後にキャッシュ機能を不活
性化する命令と活性化する命令を配置するものである。
この方法は１回のメモリ・アクセスごとに余分に２命令
が必要になり、プロセッサの実行性能が低下する。
ないアクセスを行う命令の前後にキャッシュ機能を不活
性化する命令と活性化する命令を配置するものである。
この方法は１回のメモリ・アクセスごとに余分に２命令
が必要になり、プロセッサの実行性能が低下する。
【０００４】アドレス変換時の付加情報による方法は、
仮想記憶管理を行っているマイクロプロセッサにおい
て、仮想アドレスから実アドレスへアドレス変換を行う
ためのテーブル情報の一部として、キャッシュ機能を禁
止するための情報を与えておくものである。この方法だ
と仮想記憶管理を行うメモリ領域の単位でしかキャッシ
ュ機能を禁止することができない。仮想記憶管理を行う
単位は通常２〜４Ｋバイト以上であり、細かい領域ごと
にキャッシュ機能を禁止するのには向いていない。
仮想記憶管理を行っているマイクロプロセッサにおい
て、仮想アドレスから実アドレスへアドレス変換を行う
ためのテーブル情報の一部として、キャッシュ機能を禁
止するための情報を与えておくものである。この方法だ
と仮想記憶管理を行うメモリ領域の単位でしかキャッシ
ュ機能を禁止することができない。仮想記憶管理を行う
単位は通常２〜４Ｋバイト以上であり、細かい領域ごと
にキャッシュ機能を禁止するのには向いていない。
【０００５】データの有効性を後から通知する方法は、
アクセスしたアドレスを監視し、アクセスしたアドレス
がキャッシュ機能を禁止する領域であったら、それを割
込みなどの手段によってマイクロプロセッサに通知する
方法である。このとき割込み処理プログラムではキャッ
シュの内容を無効化する処理を行う。
アクセスしたアドレスを監視し、アクセスしたアドレス
がキャッシュ機能を禁止する領域であったら、それを割
込みなどの手段によってマイクロプロセッサに通知する
方法である。このとき割込み処理プログラムではキャッ
シュの内容を無効化する処理を行う。
【０００６】
【発明が解決しようとする課題】上述した従来のキャッ
シュ機能の禁止方法では、ある細かい領域ごとに、たと
えばバスサイクルごとに、キャッシュメモリに記憶させ
るか否かを指定できないという欠点を有している。
シュ機能の禁止方法では、ある細かい領域ごとに、たと
えばバスサイクルごとに、キャッシュメモリに記憶させ
るか否かを指定できないという欠点を有している。
【０００７】またデータの有効性を割り込み等で後から
通知する方式では、データまたは命令が間違って送られ
たとき、マイクロプロセッサが間違いを知るタイミング
がずれ、間違ったデータをもとに命令の実行またはデー
タの処理を行うか、既に蓄えられた有効なデータを含め
てすべてをクリアする以外になく大幅な性能低下が発生
するという欠点を有していた。
通知する方式では、データまたは命令が間違って送られ
たとき、マイクロプロセッサが間違いを知るタイミング
がずれ、間違ったデータをもとに命令の実行またはデー
タの処理を行うか、既に蓄えられた有効なデータを含め
てすべてをクリアする以外になく大幅な性能低下が発生
するという欠点を有していた。
【０００８】
【課題を解決するための手段】本発明はデータ処理対象
の命令またはデータと前記命令、または前記データに付
加する冗長情報を提供する外部メモリまたは外部生成手
段に接続されたマイクロプロセッサにおいて、前記外部
メモリより命令またはデータを受け取り保持するデータ
保持回路と、前記命令またはデータに付加されている冗
長データを前記マイクロプロセッサ外部より受け取り保
持する冗長データ保持回路と、前記データ保持回路より
送られてきた転送データを記憶し、かつ前記転送データ
毎に有効性を示す有効ビットが付加されているキャッシ
ュメモリとを具備し、前記冗長データ保持回路の値にし
たがって前記有効ビットを有効にするか否かを決定する
回路を有する。
の命令またはデータと前記命令、または前記データに付
加する冗長情報を提供する外部メモリまたは外部生成手
段に接続されたマイクロプロセッサにおいて、前記外部
メモリより命令またはデータを受け取り保持するデータ
保持回路と、前記命令またはデータに付加されている冗
長データを前記マイクロプロセッサ外部より受け取り保
持する冗長データ保持回路と、前記データ保持回路より
送られてきた転送データを記憶し、かつ前記転送データ
毎に有効性を示す有効ビットが付加されているキャッシ
ュメモリとを具備し、前記冗長データ保持回路の値にし
たがって前記有効ビットを有効にするか否かを決定する
回路を有する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例のマイクロプロセッサを
使用したシステム構成例である。１０１は本発明を実施
したマイクロプロセッサ、１０２は命令またはデータを
記憶するメモリ、１０３はアドレスの値をデコードして
そのアドレスの内容をキャッシュに記憶するか否かを決
定するための制御回路、１１０は命令またはデータを転
送するデータバス、１１１はメモリ１０２やパリティビ
ットメモリの記憶されている番地を指定するアドレスバ
ス、１１２はデータバス１１０上のデータをキャッシュ
に記憶するか否かの情報をマイクロプロセッサ１０１に
転送するための登録信号、１１３はリード／ライトや制
御タイミングを示す制御信号線群である。
る。図１は、本発明の一実施例のマイクロプロセッサを
使用したシステム構成例である。１０１は本発明を実施
したマイクロプロセッサ、１０２は命令またはデータを
記憶するメモリ、１０３はアドレスの値をデコードして
そのアドレスの内容をキャッシュに記憶するか否かを決
定するための制御回路、１１０は命令またはデータを転
送するデータバス、１１１はメモリ１０２やパリティビ
ットメモリの記憶されている番地を指定するアドレスバ
ス、１１２はデータバス１１０上のデータをキャッシュ
に記憶するか否かの情報をマイクロプロセッサ１０１に
転送するための登録信号、１１３はリード／ライトや制
御タイミングを示す制御信号線群である。
【００１０】図２は、本発明を用いたマイクロプロセッ
サの一実施例である。
サの一実施例である。
【００１１】１０１は図１で示したマイクロプロセッ
サ、２１０は、データ処理またはオペランドのアドレス
などを計算する実行部、２１１は命令コードやデータの
一部を記憶するキャッシュメモリ、２１２は外部から提
供されるキャッシュメモリへの登録情報をラッチするた
めの登録情報ラッチ、２１３は内部データバス２３１と
外部データバスを結ぶためのデータラッチ、２１４は内
部アドレスバスの情報を外部アドレスバスへ出力するた
めのアドレスラッチ、２２０はキャッシュメモリ２１１
内の１つのデータを選択するためのアドレスデコーダ、
２２１はデータを記憶するためのデータ記憶部、２２２
はアドレスデコーダ２２０によって選択されたデータ記
憶部２２１の１つに記憶されているデータが有効である
か否かを示すデータを記憶する有効ビット部、２２３は
有効ビット部の各ビットを有効にするか否かを決定する
有効ビット制御回路、２３０は実行部２１０から出力さ
れる内部アドレスバス、２３１はデータラッチ２１３と
キャッシュメモリ２１１の間を結ぶ内部データバス、２
３２は有効ビット制御回路と登録情報ラッチ２１２の値
を有効ビット制御回路に送る登録信号線、２３３は実行
部、有効ビット制御回路を含むキャッシュメモリとの間
で情報を相互にやり取りする内部制御信号線群、２３４
はキャッシュメモリ２１１と実行部２１０と間の実行デ
ータバスである。
サ、２１０は、データ処理またはオペランドのアドレス
などを計算する実行部、２１１は命令コードやデータの
一部を記憶するキャッシュメモリ、２１２は外部から提
供されるキャッシュメモリへの登録情報をラッチするた
めの登録情報ラッチ、２１３は内部データバス２３１と
外部データバスを結ぶためのデータラッチ、２１４は内
部アドレスバスの情報を外部アドレスバスへ出力するた
めのアドレスラッチ、２２０はキャッシュメモリ２１１
内の１つのデータを選択するためのアドレスデコーダ、
２２１はデータを記憶するためのデータ記憶部、２２２
はアドレスデコーダ２２０によって選択されたデータ記
憶部２２１の１つに記憶されているデータが有効である
か否かを示すデータを記憶する有効ビット部、２２３は
有効ビット部の各ビットを有効にするか否かを決定する
有効ビット制御回路、２３０は実行部２１０から出力さ
れる内部アドレスバス、２３１はデータラッチ２１３と
キャッシュメモリ２１１の間を結ぶ内部データバス、２
３２は有効ビット制御回路と登録情報ラッチ２１２の値
を有効ビット制御回路に送る登録信号線、２３３は実行
部、有効ビット制御回路を含むキャッシュメモリとの間
で情報を相互にやり取りする内部制御信号線群、２３４
はキャッシュメモリ２１１と実行部２１０と間の実行デ
ータバスである。
【００１２】次に図１、図２を用いて動作を説明する。
まず、実行部２１０は命令を読み出すために内部アドレ
スバス２３０を使用してアドレス情報を出力する。この
時点でキャッシュメモリ２１１に対応する命令が存在す
るかチェックされる。キャッシュメモリ２１１は入力さ
れたアドレス情報をデコーダ２２０でデコードしデータ
記憶部２２１および有効ビット２２２の１つを選択す
る。この時点で選択された有効ビット２２２の１つがア
クティブならばデータ記憶部２２１のデータを実行バス
２３４を使用して実行部２１０に送る。
まず、実行部２１０は命令を読み出すために内部アドレ
スバス２３０を使用してアドレス情報を出力する。この
時点でキャッシュメモリ２１１に対応する命令が存在す
るかチェックされる。キャッシュメモリ２１１は入力さ
れたアドレス情報をデコーダ２２０でデコードしデータ
記憶部２２１および有効ビット２２２の１つを選択す
る。この時点で選択された有効ビット２２２の１つがア
クティブならばデータ記憶部２２１のデータを実行バス
２３４を使用して実行部２１０に送る。
【００１３】もしこの時点で有効ビットがインアクティ
ブならば、外部メモリ１０２に命令を参照にいく。以下
有効ビットがインアクティブのときの動作を示す。
ブならば、外部メモリ１０２に命令を参照にいく。以下
有効ビットがインアクティブのときの動作を示す。
【００１４】アドレスラッチ２１４は、内部アドレスバ
ス２３０のアドレスをラッチしその結果を外部アドレス
バス１１１に出力する。この時点で外部制御信号群１１
３は、メモリのリードであることを読み出しのタイミン
グ情報を出力する。同時に、図１で示したデータメモリ
１０２はメモリの内容を外部データバス１１０に出力す
る。
ス２３０のアドレスをラッチしその結果を外部アドレス
バス１１１に出力する。この時点で外部制御信号群１１
３は、メモリのリードであることを読み出しのタイミン
グ情報を出力する。同時に、図１で示したデータメモリ
１０２はメモリの内容を外部データバス１１０に出力す
る。
【００１５】マイクロプロセッサ１０１はこの時点でこ
れらをデータラッチ２１３に保持する。このとき、アド
レスバス１１１の値がデータをキャッシュに登録しない
領域であれば制御回路１０３は登録信号１１２をインア
クティブに、キャッシュに登録してよい領域であれば登
録信号１１２をアクティブにする。
れらをデータラッチ２１３に保持する。このとき、アド
レスバス１１１の値がデータをキャッシュに登録しない
領域であれば制御回路１０３は登録信号１１２をインア
クティブに、キャッシュに登録してよい領域であれば登
録信号１１２をアクティブにする。
【００１６】登録信号１１２は登録情報ラッチ２１２に
保持される。保持されたデータはキャッシュメモリ２１
１のデータ保持部２２１に送られる。データ保持部２２
１ではそのデータを保持する。
保持される。保持されたデータはキャッシュメモリ２１
１のデータ保持部２２１に送られる。データ保持部２２
１ではそのデータを保持する。
【００１７】一方、登録情報ラッチ２１２の値は登録信
号線２３３を介して有効ビット制御回路２２３に送られ
る。有効ビット制御回路は、送られてきたデータがキャ
ッシュに登録してよい場合、すなわち、登録情報ラッチ
の値がアクティブである場合は、対応する有効ビット２
２２の１つをアクティブとする。その結果有効なデータ
がキャッシュメモリ２１１に記憶され、実行バス２３４
を通して実行部２１０に送られる。
号線２３３を介して有効ビット制御回路２２３に送られ
る。有効ビット制御回路は、送られてきたデータがキャ
ッシュに登録してよい場合、すなわち、登録情報ラッチ
の値がアクティブである場合は、対応する有効ビット２
２２の１つをアクティブとする。その結果有効なデータ
がキャッシュメモリ２１１に記憶され、実行バス２３４
を通して実行部２１０に送られる。
【００１８】一方、外部より送られてきたデータをキャ
ッシュに登録してはいけない場合、すなわち、登録情報
ラッチの値がインアクティブである場合は、有効ビット
制御回路２２３はキャッシュメモリの対応する有効ビッ
トの１つをアクティブとはしない。データバス２３０に
よって転送されるデータは直接実行部２１０へ渡され
る。
ッシュに登録してはいけない場合、すなわち、登録情報
ラッチの値がインアクティブである場合は、有効ビット
制御回路２２３はキャッシュメモリの対応する有効ビッ
トの１つをアクティブとはしない。データバス２３０に
よって転送されるデータは直接実行部２１０へ渡され
る。
【００１９】
【発明の効果】以上説明したように、本発明ではキャッ
シュメモリを内蔵したマイクロプロセッサにおいて、バ
スサイクルごとに、読み込んだデータをキャッシュメモ
リに登録するか否かを指定できるようになる。
シュメモリを内蔵したマイクロプロセッサにおいて、バ
スサイクルごとに、読み込んだデータをキャッシュメモ
リに登録するか否かを指定できるようになる。
【００２０】専用命令でキャッシュへの登録／非登録を
制御する必要がないため１回のメモリアクセスについて
２命令分の実行時間をかせぐことができるという効果が
ある。
制御する必要がないため１回のメモリアクセスについて
２命令分の実行時間をかせぐことができるという効果が
ある。
【００２１】また、データの有効性を割り込み等で後か
ら通知しなくて済むので、マイクロプロセッサが間違っ
たデータをもとに命令の実行またはデータの処理を行う
こともない。既に蓄えられた有効なデータを含めてすべ
てをクリアする必要もなく性能低下が発生しないという
効果がある。
ら通知しなくて済むので、マイクロプロセッサが間違っ
たデータをもとに命令の実行またはデータの処理を行う
こともない。既に蓄えられた有効なデータを含めてすべ
てをクリアする必要もなく性能低下が発生しないという
効果がある。
【図１】本発明のマイクロプロセッサを使用したシステ
ムの構成図
ムの構成図
【図２】本発明を実施したマイクロプロセッサの実施例
を示す図
を示す図
１０１ マイクロプロセッサ １０２ メモリ １０３ 制御回路 １１０ データバス １１１ アドレスバス １１２ 登録信号 １１３ 制御信号線群 ２１０ 実行部 ２１１ キャッシュメモリ ２１２ 登録情報ラッチ ２１３ データラッチ ２１４ アドレスラッチ ２２０ アドレスデコーダ ２２１ データ記憶部 ２２２ 有効ビット部 ２２３ 有効ビット制御回路 ２３０ 内部アドレスバス ２３１ 内部データバス ２３２ 登録信号線 ２３３ 内部制御信号線群 ２３４ 実行データバス
Claims (1)
- 【請求項１】 データ処理対象の命令、またはデータと
前記命令、または前記データに付加する冗長情報を提供
する外部メモリまたは外部生成手段に接続されたマイク
ロプロセッサにおいて、前記外部メモリより命令または
データを受け取り保持するデータ保持回路と、前記命令
またはデータに付加されている冗長データを前記マイク
ロプロセッサ外部より受け取り保持する冗長データ保持
回路と、前記データ保持回路より送られてきた転送デー
タを記憶し、かつ前記転送データ毎に有効性を示す有効
ビットが付加されているキャッシュメモリとを具備し、
前記冗長データ保持回路の値にしたがって前記有効ビッ
トを有効にするか否かを決定することを特徴とするキャ
ッシュメモリ内蔵マイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029848A JPH05233445A (ja) | 1992-02-18 | 1992-02-18 | キャッシュメモリ内蔵マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029848A JPH05233445A (ja) | 1992-02-18 | 1992-02-18 | キャッシュメモリ内蔵マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233445A true JPH05233445A (ja) | 1993-09-10 |
Family
ID=12287408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029848A Pending JPH05233445A (ja) | 1992-02-18 | 1992-02-18 | キャッシュメモリ内蔵マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233445A (ja) |
-
1992
- 1992-02-18 JP JP4029848A patent/JPH05233445A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981104 |