JPH05233163A - ディスク制御装置 - Google Patents
ディスク制御装置Info
- Publication number
- JPH05233163A JPH05233163A JP1270492A JP1270492A JPH05233163A JP H05233163 A JPH05233163 A JP H05233163A JP 1270492 A JP1270492 A JP 1270492A JP 1270492 A JP1270492 A JP 1270492A JP H05233163 A JPH05233163 A JP H05233163A
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- JP
- Japan
- Prior art keywords
- sector
- physical address
- defective
- memory
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】リードまたはライトするセクタが欠陥セクタか
否かの判断および欠陥セクタである場合には代替セクタ
の物理アドレスを得ることを高速化することにある。 【構成】欠陥セクタの物理アドレスを記憶した連想メモ
リ２と、この連想メモリ２から得られる一致アドレスに
よりアクセスされる代替セクタの物理アドレスを記憶す
るＲＡＭ４とを有する。読込および書込を実行する際に
目的のセクタの物理アドレスを連想メモリ２に与え、そ
のセクタが欠陥であるか否かの判断および欠陥セクタの
場合はＲＡＭ４から代替セクタの物理アドレスを得る。
否かの判断および欠陥セクタである場合には代替セクタ
の物理アドレスを得ることを高速化することにある。 【構成】欠陥セクタの物理アドレスを記憶した連想メモ
リ２と、この連想メモリ２から得られる一致アドレスに
よりアクセスされる代替セクタの物理アドレスを記憶す
るＲＡＭ４とを有する。読込および書込を実行する際に
目的のセクタの物理アドレスを連想メモリ２に与え、そ
のセクタが欠陥であるか否かの判断および欠陥セクタの
場合はＲＡＭ４から代替セクタの物理アドレスを得る。
Description
【０００１】
【産業上の利用分野】本発明は磁気ディスク装置および
光ディスク装置に関し、特にそのディスク制御装置に関
する。
光ディスク装置に関し、特にそのディスク制御装置に関
する。
【０００２】
【従来の技術】従来、この種のディスク制御装置はマイ
クロプロセッサやＲＡＭを用いて構成される。
クロプロセッサやＲＡＭを用いて構成される。
【０００３】図３は従来の一例を示すディスク制御装置
のブロック図である。図３に示すように、従来のディス
ク制御装置はマイクロプロセッサ１やＲＡＭ４が制御バ
ス６で接続され、このＲＡＭ４に対する読出し／書き込
みの制御をリード／ライト制御ブロック５およびマイク
ロプロセッサ１により行なっている。
のブロック図である。図３に示すように、従来のディス
ク制御装置はマイクロプロセッサ１やＲＡＭ４が制御バ
ス６で接続され、このＲＡＭ４に対する読出し／書き込
みの制御をリード／ライト制御ブロック５およびマイク
ロプロセッサ１により行なっている。
【０００４】一方、最近のディスク記憶装置の高密度化
に伴い、書込データに回復できないエラーが発生する可
能性のあるセクタ（欠陥セクタ）が増加する傾向にあ
る。しかも、このセクタの情報ディスクの中に書込んで
おくデフェクトマップを置く場合が多い。
に伴い、書込データに回復できないエラーが発生する可
能性のあるセクタ（欠陥セクタ）が増加する傾向にあ
る。しかも、このセクタの情報ディスクの中に書込んで
おくデフェクトマップを置く場合が多い。
【０００５】また、最近のディスク装置とホスト装置の
インタフェースはＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）等のインテ
リジェントインターフェースを使用する傾向にある。す
なわち、ホストシステムからは論理アドレスを送り、デ
ータの書込みや読み出しを行なう場合が増えている。例
えば、“アドレス２３４５番から５セクタのデータを書
込み”といった命令がホストシステムから送られること
がある。これに対し、ディスク装置側では実際の論理ア
ドレスがとの物理アドレス、すなわち何シリンダ（固定
磁気ディスクの場合）、何トラック、何セクタに相当す
るかを計算する必要が生じる。１トラックが何セクタ
で、（１シリンダが何トラック）という情報が分ってい
れば、比較的簡単に論理物理変換を実施できるが、デフ
ェクトマップがある場合には、欠陥セクタの認識を行な
う必要がある。初めに、ディスク装置はデフェクトマッ
プをディスクから読取り、メモリにおく。次に、ホスト
システムから送られた論理アドレスに基ずき物理アドレ
スを求めて、これをメモリ上のデフェクトマップと順次
比較し、該当のセクタが欠陥セクタか否かを判断する。
もし、欠陥セクタの場合は代替セクタの物理アドレスを
得るいう手法を採用している。
インタフェースはＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）等のインテ
リジェントインターフェースを使用する傾向にある。す
なわち、ホストシステムからは論理アドレスを送り、デ
ータの書込みや読み出しを行なう場合が増えている。例
えば、“アドレス２３４５番から５セクタのデータを書
込み”といった命令がホストシステムから送られること
がある。これに対し、ディスク装置側では実際の論理ア
ドレスがとの物理アドレス、すなわち何シリンダ（固定
磁気ディスクの場合）、何トラック、何セクタに相当す
るかを計算する必要が生じる。１トラックが何セクタ
で、（１シリンダが何トラック）という情報が分ってい
れば、比較的簡単に論理物理変換を実施できるが、デフ
ェクトマップがある場合には、欠陥セクタの認識を行な
う必要がある。初めに、ディスク装置はデフェクトマッ
プをディスクから読取り、メモリにおく。次に、ホスト
システムから送られた論理アドレスに基ずき物理アドレ
スを求めて、これをメモリ上のデフェクトマップと順次
比較し、該当のセクタが欠陥セクタか否かを判断する。
もし、欠陥セクタの場合は代替セクタの物理アドレスを
得るいう手法を採用している。
【０００６】
【発明が解決しようとする課題】上述した従来のディス
ク制御装置は、論理アドレスが送られてから物理アドレ
スを計算するので、目的のセクタが欠陥セクタか否かを
判断するまでに処理時間がかかる。従って、頻繁にアク
セスを行なう場合には、そのアクセス時間が遅くなるい
う欠点がある。
ク制御装置は、論理アドレスが送られてから物理アドレ
スを計算するので、目的のセクタが欠陥セクタか否かを
判断するまでに処理時間がかかる。従って、頻繁にアク
セスを行なう場合には、そのアクセス時間が遅くなるい
う欠点がある。
【０００７】本発明の目的は、かかる欠陥セクタの判断
を早くしアクセス時間を短縮することのできるディスク
制御装置を提供することにある。
を早くしアクセス時間を短縮することのできるディスク
制御装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明のディスク制御装
置は、欠陥セクタの物理アドレスを記録した連想メモリ
の構成をとる第１のメモリと、代替セクタの論理アドレ
スを記録した第２のメモリとを有し、前記第１のメモリ
から得られる一致アドレスにより前記第２のメモリをア
クセスして前記欠陥セクタに対応する前記代替セクタの
物理アドレスを取り出し、読込および書込を実行する際
に目的のセクタの物理アドレスを前記第１のメモリに与
え、そのセクタが欠陥であるか否かの判断および欠陥セ
クタの場合は前記第２のメモリから前記代替セクタの物
理アドレスを得るように構成される。
置は、欠陥セクタの物理アドレスを記録した連想メモリ
の構成をとる第１のメモリと、代替セクタの論理アドレ
スを記録した第２のメモリとを有し、前記第１のメモリ
から得られる一致アドレスにより前記第２のメモリをア
クセスして前記欠陥セクタに対応する前記代替セクタの
物理アドレスを取り出し、読込および書込を実行する際
に目的のセクタの物理アドレスを前記第１のメモリに与
え、そのセクタが欠陥であるか否かの判断および欠陥セ
クタの場合は前記第２のメモリから前記代替セクタの物
理アドレスを得るように構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すディスク制
御装置のブロック図である。図１に示すように、本実施
例はディスクにリード／ライトするたびに欠陥情報と代
替情報を記録するセクタをあらかじめ設定するが、これ
をディフェクトマップと呼ぶ。まず、マイクロプロセッ
サ１は制御バス６を介して連想メモリ（ＣＡＭ）２やＲ
ＡＭ４およびリード／ライト制御ブロック５と接続さ
れ、連想メモリ２はエンコーダ３を介してＲＡＭ４に接
続される。また、連想メモリ２からマイクロプロセッサ
１に対してヒット検出信号７の制御信号を送出する。ま
ず、マイクロプロセッサ１はリード／ライト制御ブロッ
ク５からディフェクトマップを読み込み、欠陥セクタの
物理アドレスを連想メモリ（ＣＡＭ）２に記憶する。一
方エンコーダ３は記憶された連想メモリ２の内容と与え
られたデータを比較し、一致する場合にその位置（登録
された順番）を出力し、これによりＲＡＭ４にアドレス
を与える。すなわち、連想メモリ２に記憶した順番にＲ
ＡＭ４に欠陥セクタの物理アドレスに対応した代替セク
タの物理アドレスを記憶する。
て説明する。図１は本発明の一実施例を示すディスク制
御装置のブロック図である。図１に示すように、本実施
例はディスクにリード／ライトするたびに欠陥情報と代
替情報を記録するセクタをあらかじめ設定するが、これ
をディフェクトマップと呼ぶ。まず、マイクロプロセッ
サ１は制御バス６を介して連想メモリ（ＣＡＭ）２やＲ
ＡＭ４およびリード／ライト制御ブロック５と接続さ
れ、連想メモリ２はエンコーダ３を介してＲＡＭ４に接
続される。また、連想メモリ２からマイクロプロセッサ
１に対してヒット検出信号７の制御信号を送出する。ま
ず、マイクロプロセッサ１はリード／ライト制御ブロッ
ク５からディフェクトマップを読み込み、欠陥セクタの
物理アドレスを連想メモリ（ＣＡＭ）２に記憶する。一
方エンコーダ３は記憶された連想メモリ２の内容と与え
られたデータを比較し、一致する場合にその位置（登録
された順番）を出力し、これによりＲＡＭ４にアドレス
を与える。すなわち、連想メモリ２に記憶した順番にＲ
ＡＭ４に欠陥セクタの物理アドレスに対応した代替セク
タの物理アドレスを記憶する。
【００１０】次に、リード／ライトを実行する前に、マ
イクロプロセッサ１は目的のセクタの物理アドレスを連
想メモリ２に与え、そのセクタが欠陥セクタとして登録
されている場合、連想メモリ２はヒット検出信号７をマ
イクロプロセッサ１に伝達する。これにより、マイクロ
プロセッサ１は目的セクタが欠陥であることを認識す
る。次に、この目的セクタが欠陥セクタとして認識され
ると、マイクロプロセッサ１は制御バス６を介してＲＡ
Ｍ４にアクセスし、代替セクタの物理アドレスを読み込
む。これにより、代替セクタの物理アドレスが認識され
る。
イクロプロセッサ１は目的のセクタの物理アドレスを連
想メモリ２に与え、そのセクタが欠陥セクタとして登録
されている場合、連想メモリ２はヒット検出信号７をマ
イクロプロセッサ１に伝達する。これにより、マイクロ
プロセッサ１は目的セクタが欠陥であることを認識す
る。次に、この目的セクタが欠陥セクタとして認識され
ると、マイクロプロセッサ１は制御バス６を介してＲＡ
Ｍ４にアクセスし、代替セクタの物理アドレスを読み込
む。これにより、代替セクタの物理アドレスが認識され
る。
【００１１】図２は本発明の他の実施例を示すディスク
制御装置のブロック図である。図２に示すように、本実
施例は前述した一実施例に加え、制御部９及び第２のＲ
ＡＭ８を付加することにより、マルチセクタに対応でき
るようにしたことにある。すなわち、制御部９内にリー
ド及びライとを実行する先頭のセクタの物理アドレスを
設定するレジスタと、リード及びライトを実行するセク
タ数を設定するレジスタとをもたせ、リード及びライト
する物理アドレスを順次連想メモリ２に与え、ヒット検
出信号７を検出すると、その欠陥セクタの物理アドレス
およびそれに対応する第１のＲＡＭ４から出力される代
替セクタの物理アドレスを順次第２のＲＡＭ８に記憶す
る。次に、指定セクタ数のサーチを終了すると、制御バ
ス６を介してマイクロプロセッサ１に通知する。これに
より、マイクロプロセッサ１は欠陥セクタとそれに対応
する代替セクタを認識することができる。
制御装置のブロック図である。図２に示すように、本実
施例は前述した一実施例に加え、制御部９及び第２のＲ
ＡＭ８を付加することにより、マルチセクタに対応でき
るようにしたことにある。すなわち、制御部９内にリー
ド及びライとを実行する先頭のセクタの物理アドレスを
設定するレジスタと、リード及びライトを実行するセク
タ数を設定するレジスタとをもたせ、リード及びライト
する物理アドレスを順次連想メモリ２に与え、ヒット検
出信号７を検出すると、その欠陥セクタの物理アドレス
およびそれに対応する第１のＲＡＭ４から出力される代
替セクタの物理アドレスを順次第２のＲＡＭ８に記憶す
る。次に、指定セクタ数のサーチを終了すると、制御バ
ス６を介してマイクロプロセッサ１に通知する。これに
より、マイクロプロセッサ１は欠陥セクタとそれに対応
する代替セクタを認識することができる。
【００１２】
【発明の効果】以上説明したように、本発明のディスク
制御装置は、連想メモリやＲＡＭを設けることにより、
欠陥セクタを容易に判断することができるので、それに
対応する代替セクタの物理アドレスを高速に得られ、ア
クセス時間を短縮できるという効果がある。
制御装置は、連想メモリやＲＡＭを設けることにより、
欠陥セクタを容易に判断することができるので、それに
対応する代替セクタの物理アドレスを高速に得られ、ア
クセス時間を短縮できるという効果がある。
【図１】本発明の一実施例を示すディスク制御装置のブ
ロック図である。
ロック図である。
【図２】本発明の他の実施例を示すディスク制御装置の
ブロック図である。
ブロック図である。
【図３】従来の一例を示すディスク制御装置のブロック
図である。
図である。
１ マイクロプロセッサ ２ 連想メモリ（ＣＡＭ） ３ エンコーダ ４，８ ＲＡＭ ５ リード／ライト制御ブロック ６ 制御バス ７ ヒット検出信号 ９ 制御部
Claims (1)
- 【請求項１】 磁気ディスクドライブおよび光ディスク
ドライブ等のディスク制御装置において、欠陥セクタの
物理アドレスを記録した連想メモリの構成をとる第１の
メモリと、代替セクタの論理アドレスを記録した第２の
メモリとを有し、前記第１のメモリから得られる一致ア
ドレスにより前記第２のメモリをアクセスして前記欠陥
セクタに対応する前記代替セクタの物理アドレスを取り
出し、読込および書込を実行する際に目的のセクタの物
理アドレスを前記第１のメモリに与え、そのセクタが欠
陥であるか否かの判断および欠陥セクタの場合は前記第
２のメモリから前記代替セクタの物理アドレスを得るこ
とを特徴とするディスク制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270492A JPH05233163A (ja) | 1992-01-28 | 1992-01-28 | ディスク制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270492A JPH05233163A (ja) | 1992-01-28 | 1992-01-28 | ディスク制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233163A true JPH05233163A (ja) | 1993-09-10 |
Family
ID=11812800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270492A Withdrawn JPH05233163A (ja) | 1992-01-28 | 1992-01-28 | ディスク制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233163A (ja) |
-
1992
- 1992-01-28 JP JP1270492A patent/JPH05233163A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |