JPH05226642A - Ｍｏｓ制御サイリスタ - Google Patents
Ｍｏｓ制御サイリスタInfo
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- JPH05226642A JPH05226642A JP4206392A JP20639292A JPH05226642A JP H05226642 A JPH05226642 A JP H05226642A JP 4206392 A JP4206392 A JP 4206392A JP 20639292 A JP20639292 A JP 20639292A JP H05226642 A JPH05226642 A JP H05226642A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
Abstract
(57)【要約】
【目的】相当大きなカソード面積と多数のＭＣＴ(MOS-C
ontrolled Thyristor)セルとを有する素子においても、
個々のＭＣＴセルの大ターンオフ電流密度が実質的に保
たれるＭＣＴを提供すること。 【構成】電気的に並列に接続された、隣接して位置する
多数の個々のＭＣＴセル（ＭＣ）から成るＭＯＳ制御サ
イリスタＭＣＴにおいて、ＭＣＴセル（ＭＣ）自体又
は、数個の最密充填されたＭＣＴセル（ＭＣ）から成る
セル群は、前記ＭＣＴセル（ＭＣ）の横方向直線寸法と
少なくとも同程度の横方向直線寸法を有する非放射ギャ
ップ（２）によって相互に分離されている。この分離の
結果として、多数のセルを含む大面積素子でも個々のＭ
ＣＴセル（ＭＣ）の完全な性能が達成される。
ontrolled Thyristor)セルとを有する素子においても、
個々のＭＣＴセルの大ターンオフ電流密度が実質的に保
たれるＭＣＴを提供すること。 【構成】電気的に並列に接続された、隣接して位置する
多数の個々のＭＣＴセル（ＭＣ）から成るＭＯＳ制御サ
イリスタＭＣＴにおいて、ＭＣＴセル（ＭＣ）自体又
は、数個の最密充填されたＭＣＴセル（ＭＣ）から成る
セル群は、前記ＭＣＴセル（ＭＣ）の横方向直線寸法と
少なくとも同程度の横方向直線寸法を有する非放射ギャ
ップ（２）によって相互に分離されている。この分離の
結果として、多数のセルを含む大面積素子でも個々のＭ
ＣＴセル（ＭＣ）の完全な性能が達成される。
Description
【０００１】
【産業上の利用分野】本発明は、パワー・エレクトロニ
クスの分野に関する。本発明は、特に、（ａ） 一方が
アノードに割り当てられ、他方がカソードに割り当てら
れてカソード面を形成する二つの対向する主面を有する
半導体基板と、（ｂ） 前記半導体基板中の前記アノー
ドとカソードとの間の層列において、第１伝導種のエミ
ッタ層と、前記第１種の反対の第２伝導種の第１ベース
層と、前記第１伝導種の第２ベース層から成る層列と、
（ｃ） 前記半導体基板の中の前記アノード及びカソー
ドの間の、隣接して配置され並列に接続された複数のＭ
ＣＴセルと、（ｄ） 前記カソード側の全てのＭＣＴセ
ルの中で前記第２ベース層に埋設された前記第２伝導種
のエミッタ領域であって、このエミッタ領域への接続は
カソード接点によって前記カソード面から行われるよう
になっているエミッタ領域と、（ｅ） 前記カソード側
で全てのＭＣＴセルの内部で、前記第２ベース層と前記
カソード接点との間にスイッチング可能な短絡回路を形
成するＭＯＳ構造と、から成るＭＯＳ制御サイリスタに
関する。
クスの分野に関する。本発明は、特に、（ａ） 一方が
アノードに割り当てられ、他方がカソードに割り当てら
れてカソード面を形成する二つの対向する主面を有する
半導体基板と、（ｂ） 前記半導体基板中の前記アノー
ドとカソードとの間の層列において、第１伝導種のエミ
ッタ層と、前記第１種の反対の第２伝導種の第１ベース
層と、前記第１伝導種の第２ベース層から成る層列と、
（ｃ） 前記半導体基板の中の前記アノード及びカソー
ドの間の、隣接して配置され並列に接続された複数のＭ
ＣＴセルと、（ｄ） 前記カソード側の全てのＭＣＴセ
ルの中で前記第２ベース層に埋設された前記第２伝導種
のエミッタ領域であって、このエミッタ領域への接続は
カソード接点によって前記カソード面から行われるよう
になっているエミッタ領域と、（ｅ） 前記カソード側
で全てのＭＣＴセルの内部で、前記第２ベース層と前記
カソード接点との間にスイッチング可能な短絡回路を形
成するＭＯＳ構造と、から成るＭＯＳ制御サイリスタに
関する。
【０００２】
【従来技術とその問題点】この様なＭＣＴは、例えば、
ＩＥＥＥ会報「電子装置」、ＥＤ−３３巻、１６０９〜
１６１８ページ（１９８６）中のＶ．Ａ．Ｋ．テンプル
による論文に開示されている。パワーエレクトロニクス
回路、特に速度制御モーター駆動装置におけるアプリケ
ーションでは、現在ＧＴＯから知られている様に、使わ
れるパワー半導体における電流制御を電圧制御と置き換
えることが出来るならば、システムを大いに簡単化出来
るであろう。低パワーでは、電流制御から電圧制御への
この変化は、在来のバイポーラ・トランジスタを、最近
開発されたＩＧＢＴ（絶縁ゲート・バイポーラ・トラン
ジスタの略称）と置き換えることによって既に達成され
ている。
ＩＥＥＥ会報「電子装置」、ＥＤ−３３巻、１６０９〜
１６１８ページ（１９８６）中のＶ．Ａ．Ｋ．テンプル
による論文に開示されている。パワーエレクトロニクス
回路、特に速度制御モーター駆動装置におけるアプリケ
ーションでは、現在ＧＴＯから知られている様に、使わ
れるパワー半導体における電流制御を電圧制御と置き換
えることが出来るならば、システムを大いに簡単化出来
るであろう。低パワーでは、電流制御から電圧制御への
この変化は、在来のバイポーラ・トランジスタを、最近
開発されたＩＧＢＴ（絶縁ゲート・バイポーラ・トラン
ジスタの略称）と置き換えることによって既に達成され
ている。
【０００３】依然としてサイリスタの領域である大パワ
ーでは、電圧制御のＭＣＴ（ＭＯＳ制御サイリスタの略
称）を開発することによって、同様にＧＴＯを置き換え
る努力が相当長い期間にわたって行われてきている。し
かし、これまでのところ、大面積ＭＣＴは、特にターン
オフ段階で有害な不均一電流分布が生じるという欠点を
持ち続けているので、その努力は余り成功したとは言え
ない。
ーでは、電圧制御のＭＣＴ（ＭＯＳ制御サイリスタの略
称）を開発することによって、同様にＧＴＯを置き換え
る努力が相当長い期間にわたって行われてきている。し
かし、これまでのところ、大面積ＭＣＴは、特にターン
オフ段階で有害な不均一電流分布が生じるという欠点を
持ち続けているので、その努力は余り成功したとは言え
ない。
【０００４】僅か１ｍｍ2 のカソード面積を有する素子
についても、この現象は、ターンオフ電流密度を約５０
Ａ／ｃｍ2 という非常に低い値に低下させる。これと対
照的に、僅か数個のセルの構成については（大面積ＭＣ
Ｔは常に多数の個々の小さなＭＣＴセルから成り、その
カソード面積は僅かに約0.０１ｍｍ2 である）、数千Ａ
／ｃｍ2 という優れたターンオフ電流密度が観察されて
いる。
についても、この現象は、ターンオフ電流密度を約５０
Ａ／ｃｍ2 という非常に低い値に低下させる。これと対
照的に、僅か数個のセルの構成については（大面積ＭＣ
Ｔは常に多数の個々の小さなＭＣＴセルから成り、その
カソード面積は僅かに約0.０１ｍｍ2 である）、数千Ａ
／ｃｍ2 という優れたターンオフ電流密度が観察されて
いる。
【０００５】
【発明の概要】従って、本発明の目的は、相当大きなカ
ソード面積と多数のＭＣＴセルとを有する素子において
も、個々のＭＣＴセルの大ターンオフ電流密度が実質的
に保たれるようになっているＭＣＴを提供することであ
る。第１実施例では、この目的は、初めに言及した種類
のＭＣＴにおいて達成されるが、そのＭＣＴでは、
（ｆ） 個々のＭＣＴセルが非放射ギャップによって相
互に分離され、（ｇ） その非放射ギャップの横方向直
線寸法は、個々のＭＣＴセル自体の横方向直線寸法と少
なくとも同程度である。
ソード面積と多数のＭＣＴセルとを有する素子において
も、個々のＭＣＴセルの大ターンオフ電流密度が実質的
に保たれるようになっているＭＣＴを提供することであ
る。第１実施例では、この目的は、初めに言及した種類
のＭＣＴにおいて達成されるが、そのＭＣＴでは、
（ｆ） 個々のＭＣＴセルが非放射ギャップによって相
互に分離され、（ｇ） その非放射ギャップの横方向直
線寸法は、個々のＭＣＴセル自体の横方向直線寸法と少
なくとも同程度である。
【０００６】第２の実施例では、この目的は、（ｆ）
全てのＭＣＴセルが組み合わされて複数のセル群をな
し、（ｇ） 全てのセル群は、互いの近傍に配置された
数個のＭＣＴセルから形成されており、（ｈ） 前記セ
ル群は非放射ギャップによって相互に分離されており、
（ｉ） その非放射ギャップの横方向直線寸法は、個々
のＭＣＴセル自体の横方向直線寸法と少なくとも同程度
であることにより達成される。
全てのＭＣＴセルが組み合わされて複数のセル群をな
し、（ｇ） 全てのセル群は、互いの近傍に配置された
数個のＭＣＴセルから形成されており、（ｈ） 前記セ
ル群は非放射ギャップによって相互に分離されており、
（ｉ） その非放射ギャップの横方向直線寸法は、個々
のＭＣＴセル自体の横方向直線寸法と少なくとも同程度
であることにより達成される。
【０００７】両方の場合に、多数のセルが一つの基板に
収容されるときでも個々のセルのターンオフ能力が完全
に保たれることとなる様な程度まで非放射ギャップを導
入することによって個々のＭＣＴセル又は複数のＭＣＴ
セルの小さな群が互いに分離されることが本発明の本質
である。この関係で、個々のＭＣＴセルの内部構造は、
いろいろな形を取ることが出来る。
収容されるときでも個々のセルのターンオフ能力が完全
に保たれることとなる様な程度まで非放射ギャップを導
入することによって個々のＭＣＴセル又は複数のＭＣＴ
セルの小さな群が互いに分離されることが本発明の本質
である。この関係で、個々のＭＣＴセルの内部構造は、
いろいろな形を取ることが出来る。
【０００８】本発明の第１の好適な実施例では、補強酸
化物層がカソード面上のギャップ中に設けられる。この
実施例は、素子入力容量が相当減少するという利点を有
する。本発明の他の実施例では、濃厚にドーピングさ
れ、局在する、自由に浮動する第１伝導種の分離領域が
前記カソード面からのギャップ中の第２ベース層に埋設
され、その分離領域は前記ＭＣＴセル又はセル群を相互
に分離する。この実施例は、発生することのある電流不
均一性を、前記分離領域で滑らかにすることが出来ると
いう利点を有する。
化物層がカソード面上のギャップ中に設けられる。この
実施例は、素子入力容量が相当減少するという利点を有
する。本発明の他の実施例では、濃厚にドーピングさ
れ、局在する、自由に浮動する第１伝導種の分離領域が
前記カソード面からのギャップ中の第２ベース層に埋設
され、その分離領域は前記ＭＣＴセル又はセル群を相互
に分離する。この実施例は、発生することのある電流不
均一性を、前記分離領域で滑らかにすることが出来ると
いう利点を有する。
【０００９】最後に、第３の好適な実施例では、（ａ）
ＤＭＯＳセルが前記ギャップ中に配置され、（ｂ）
カソード側の全てのＤＭＯＳセルの内部で第２伝導種の
チャネル領域が第２ベース層に埋設され、第１伝導種の
カソード短絡回路領域が前記チャネル領域に埋設され、
カソード接点により前記カソード面から前記カソード短
絡回路領域への接続が行われ、（ｃ） カソード側の全
てのＤＭＯＳセルの内部にＭＯＳ構造が設けられ、この
ＭＯＳ構造は、前記第２ベース層と前記カソード短絡回
路領域との間にスイッチング可能な短絡回路を形成す
る。
ＤＭＯＳセルが前記ギャップ中に配置され、（ｂ）
カソード側の全てのＤＭＯＳセルの内部で第２伝導種の
チャネル領域が第２ベース層に埋設され、第１伝導種の
カソード短絡回路領域が前記チャネル領域に埋設され、
カソード接点により前記カソード面から前記カソード短
絡回路領域への接続が行われ、（ｃ） カソード側の全
てのＤＭＯＳセルの内部にＭＯＳ構造が設けられ、この
ＭＯＳ構造は、前記第２ベース層と前記カソード短絡回
路領域との間にスイッチング可能な短絡回路を形成す
る。
【００１０】この実施例では、ターンオフ時にＤＭＯＳ
セルにより半導体基板の内部からホールを抽出し、これ
により更にターンオフ容量を増大するためにギャップも
有利に使用する。別の実施例は、従属請求項から明らか
になる。添付図面と関連させて以下の詳細な記述を参照
することにより、本発明と、その利点の多くについて
の、より良く理解することが出来る。
セルにより半導体基板の内部からホールを抽出し、これ
により更にターンオフ容量を増大するためにギャップも
有利に使用する。別の実施例は、従属請求項から明らか
になる。添付図面と関連させて以下の詳細な記述を参照
することにより、本発明と、その利点の多くについて
の、より良く理解することが出来る。
【００１１】
【実施例】図面では、同一又は対応する部分を指示する
のに同じ参照数字が使われている。本発明は、共通の半
導体基板の中のＭＯＳ制御サイリスタＭＣＴの個々の要
素ＭＣＴセルの構成に関する。この関係で、個々のＭＣ
ＴセルＭＣ（図１Ａ−Ｃ）は、全て、例えば、図１Ｄに
示されていて図１Ａ及び１Ｃの線Ｘ−Ｘに沿う断面に対
応する既に知られている内部構造を有することが出来
る。この構造では、エミッタ層１２（ｐ+ ドーピングさ
れている）と、第１ベース層１１（ｎ- ドーピングされ
ている）と、第２ベース層１０（ｐドーピングされてい
る）とから成る層列が半導体基板３中のアノードＥとカ
ソードＫとの間に配置されている。第２ベース層１０内
でカソード側からエミッタ領域９（ｎ+ ドーピングされ
ている）が埋設されており、これに、カソード面１上の
カソード接点４によって接続が行われている。対応する
アノード接点１３はアノード側のエミッタ層１２への接
続を行う。
のに同じ参照数字が使われている。本発明は、共通の半
導体基板の中のＭＯＳ制御サイリスタＭＣＴの個々の要
素ＭＣＴセルの構成に関する。この関係で、個々のＭＣ
ＴセルＭＣ（図１Ａ−Ｃ）は、全て、例えば、図１Ｄに
示されていて図１Ａ及び１Ｃの線Ｘ−Ｘに沿う断面に対
応する既に知られている内部構造を有することが出来
る。この構造では、エミッタ層１２（ｐ+ ドーピングさ
れている）と、第１ベース層１１（ｎ- ドーピングされ
ている）と、第２ベース層１０（ｐドーピングされてい
る）とから成る層列が半導体基板３中のアノードＥとカ
ソードＫとの間に配置されている。第２ベース層１０内
でカソード側からエミッタ領域９（ｎ+ ドーピングされ
ている）が埋設されており、これに、カソード面１上の
カソード接点４によって接続が行われている。対応する
アノード接点１３はアノード側のエミッタ層１２への接
続を行う。
【００１２】第２ベース層１０、チャネル領域８（ｎド
ーピングされている）、カソード短絡回路領域７（ｐ+
ドーピングされている）、及び、チャネル領域８より上
に絶縁されて配置された第１ゲート電極６（ゲート絶縁
体５）から成るｐチャネルＭＯＳＦＥＴの形のＭＯＳ制
御短絡回路が、ターンオフ動作の目的でカソード側に設
けられている。
ーピングされている）、カソード短絡回路領域７（ｐ+
ドーピングされている）、及び、チャネル領域８より上
に絶縁されて配置された第１ゲート電極６（ゲート絶縁
体５）から成るｐチャネルＭＯＳＦＥＴの形のＭＯＳ制
御短絡回路が、ターンオフ動作の目的でカソード側に設
けられている。
【００１３】この構成の動作モードは、従来技術から知
られているので、ここでは説明しない。更に、この点
で、図１Ｄに示されている構造は、本発明に適したＭＣ
Ｔセルを形成する複数の可能性の中の一つに過ぎないと
いうことを指摘しておく。ＭＣＴセルの他の適当な形
は、例えば、図１Ｄと相補的なドーピングを有し、或い
は、短絡回路を制御するためにｐチャネルＭＯＳＦＥＴ
の代わりにｎチャネルＭＯＳＦＥＴを含むことが出来
る。
られているので、ここでは説明しない。更に、この点
で、図１Ｄに示されている構造は、本発明に適したＭＣ
Ｔセルを形成する複数の可能性の中の一つに過ぎないと
いうことを指摘しておく。ＭＣＴセルの他の適当な形
は、例えば、図１Ｄと相補的なドーピングを有し、或い
は、短絡回路を制御するためにｐチャネルＭＯＳＦＥＴ
の代わりにｎチャネルＭＯＳＦＥＴを含むことが出来
る。
【００１４】かなり大きなパワーのために設計されたＭ
ＣＴは、半導体基板３中に隣接して配置されて電気的に
並列に接続された多数のこの様なＭＣＴセルから成る。
同時に、個々のＭＣＴセルＭＣの横方向寸法は、例え
ば、正方形（図１Ａ及びＢ）又はストリップ型（図１
Ｃ）、六角形又はその他の形状である。それは、セル幅
ａで特徴付けられる。カソード面１上のＭＣＴセルＭＣ
の分布は、特性変数としてセル間隔ｂを有するが、これ
は隣接するセル同士の間でセル中心からセル中心までの
距離である。
ＣＴは、半導体基板３中に隣接して配置されて電気的に
並列に接続された多数のこの様なＭＣＴセルから成る。
同時に、個々のＭＣＴセルＭＣの横方向寸法は、例え
ば、正方形（図１Ａ及びＢ）又はストリップ型（図１
Ｃ）、六角形又はその他の形状である。それは、セル幅
ａで特徴付けられる。カソード面１上のＭＣＴセルＭＣ
の分布は、特性変数としてセル間隔ｂを有するが、これ
は隣接するセル同士の間でセル中心からセル中心までの
距離である。
【００１５】原則的に、出発点は、正方形ＭＣＴセルに
ついて図１Ａに示されているＭＣＴセルＭＣの最密充填
構成である。セル幅ａとセル間隔ｂとは、この場合には
等しい大きさである。しかし、本発明に必須であると共
に、以下に更に詳しく説明するように、個々のＭＣＴセ
ルＭＣを非放射ギャップ２によって相互に分離すること
も考えられる。その場合には、セル間隔ｂはセル幅ａよ
り大きい。その結果として、正方形セルについては図１
Ｂに示されている形態となり、ストリップ型セルについ
ては図１Ｃの形態となる。
ついて図１Ａに示されているＭＣＴセルＭＣの最密充填
構成である。セル幅ａとセル間隔ｂとは、この場合には
等しい大きさである。しかし、本発明に必須であると共
に、以下に更に詳しく説明するように、個々のＭＣＴセ
ルＭＣを非放射ギャップ２によって相互に分離すること
も考えられる。その場合には、セル間隔ｂはセル幅ａよ
り大きい。その結果として、正方形セルについては図１
Ｂに示されている形態となり、ストリップ型セルについ
ては図１Ｃの形態となる。
【００１６】本発明を説明するために、個々のＭＣＴセ
ルＭＣのＭＯＳ制御短絡回路のサイズを特徴付けること
が第１に重要である。指定されたゲート電圧Ｖg に制御
されることがなお出来るアノード電流ＩA の大きさが、
１５μｍ×１５μｍ（セル幅ａ＝１５μｍ）の寸法を有
する正方形ＭＣＴセルについて図２に示されている。こ
の特性曲線は直線に非常に近い。従って、その勾配はＭ
ＯＳ制御短絡回路の性能の尺度と見なすことのできるも
のである。この場合には、この数値は、ゲート電圧信号
のセル１個当たりボルト当たり1.２ｍＡである。２０μ
ｍ×２０μｍの寸法を有するセルについては、この結果
としてセル１個当たりボルト当たり1.３５ｍＡという実
験値になる。この関係で、より大きなセルについて値が
幾分大きくなるのは、チャネル幅がより大きいことに起
因する。
ルＭＣのＭＯＳ制御短絡回路のサイズを特徴付けること
が第１に重要である。指定されたゲート電圧Ｖg に制御
されることがなお出来るアノード電流ＩA の大きさが、
１５μｍ×１５μｍ（セル幅ａ＝１５μｍ）の寸法を有
する正方形ＭＣＴセルについて図２に示されている。こ
の特性曲線は直線に非常に近い。従って、その勾配はＭ
ＯＳ制御短絡回路の性能の尺度と見なすことのできるも
のである。この場合には、この数値は、ゲート電圧信号
のセル１個当たりボルト当たり1.２ｍＡである。２０μ
ｍ×２０μｍの寸法を有するセルについては、この結果
としてセル１個当たりボルト当たり1.３５ｍＡという実
験値になる。この関係で、より大きなセルについて値が
幾分大きくなるのは、チャネル幅がより大きいことに起
因する。
【００１７】従って、高性能ＭＣＴを製造するには、多
数の個々のセルから成るＭＣＴが構成されるならばＭＣ
Ｔセルの数に比例して制御可能なアノード電流ＩA ＧＡ
増大するか否かチェックすることが重要である。このチ
ェックの実験結果が図３に示されている。この関係で、
１００個、２２５個及び２０００個のセル（単セルの寸
法は２０μｍ×２０μｍ）をそれぞれ含む素子が研究さ
れた。ＩA （Ｖg ）曲線は、最小の素子（そのセル構成
は（１０×１０）マトリックスに対応する）でも、単セ
ルの性能をまるで達成出来ないことを示す。最大の素子
（２０００個のセルを包含する）の面積は、最小の素子
（１００個のセルを含む）のそれの２０倍の大きさであ
り、制御可能なアノード電流は約３倍に増大するに過ぎ
ない。
数の個々のセルから成るＭＣＴが構成されるならばＭＣ
Ｔセルの数に比例して制御可能なアノード電流ＩA ＧＡ
増大するか否かチェックすることが重要である。このチ
ェックの実験結果が図３に示されている。この関係で、
１００個、２２５個及び２０００個のセル（単セルの寸
法は２０μｍ×２０μｍ）をそれぞれ含む素子が研究さ
れた。ＩA （Ｖg ）曲線は、最小の素子（そのセル構成
は（１０×１０）マトリックスに対応する）でも、単セ
ルの性能をまるで達成出来ないことを示す。最大の素子
（２０００個のセルを包含する）の面積は、最小の素子
（１００個のセルを含む）のそれの２０倍の大きさであ
り、制御可能なアノード電流は約３倍に増大するに過ぎ
ない。
【００１８】これらの結果から、性能（これは、ＭＯＳ
ゲートの電圧により制御することの出来るアノード電流
を意味すると理解される）がカソード面のセルの数に比
例して増大しないで、精々、周囲の長さに比例して（即
ち、カソード面積の平方根に比例して）増大するに過ぎ
ない、即ち、単セルの性能を一般に大面積にスケールア
ップすることは出来ないと結論することが出来る。これ
から、特別の手段と用心とが無ければ、競合する大面積
・高性能のＭＣＴを作ることは出来ないことも明らかで
ある。
ゲートの電圧により制御することの出来るアノード電流
を意味すると理解される）がカソード面のセルの数に比
例して増大しないで、精々、周囲の長さに比例して（即
ち、カソード面積の平方根に比例して）増大するに過ぎ
ない、即ち、単セルの性能を一般に大面積にスケールア
ップすることは出来ないと結論することが出来る。これ
から、特別の手段と用心とが無ければ、競合する大面積
・高性能のＭＣＴを作ることは出来ないことも明らかで
ある。
【００１９】問題の解決策は、今、二つの実験により提
供される。その結果は図４〜７に示されており、それに
ついて以下に説明をする。その第１の実験では、ＭＯＳ
ゲートの電圧により制御することの出来るアノード電流
に関してセル構成が特徴付けられた。前記構成は、単セ
ル（（１×１）マトリックス）、並びに、３×３セル、
５×５セル、７×７セル、１０×１０セル、及び、最後
に、２０×２０セルのマトリックス構成から成ってい
た。同時に、全ての素子（構成）に同じ単セル（２０μ
ｍ×２０μｍ）を使った。全ての素子は、図１Ａの最密
充填セル構成だった。
供される。その結果は図４〜７に示されており、それに
ついて以下に説明をする。その第１の実験では、ＭＯＳ
ゲートの電圧により制御することの出来るアノード電流
に関してセル構成が特徴付けられた。前記構成は、単セ
ル（（１×１）マトリックス）、並びに、３×３セル、
５×５セル、７×７セル、１０×１０セル、及び、最後
に、２０×２０セルのマトリックス構成から成ってい
た。同時に、全ての素子（構成）に同じ単セル（２０μ
ｍ×２０μｍ）を使った。全ての素子は、図１Ａの最密
充填セル構成だった。
【００２０】これらの構成で制御することの出来るアノ
ード電流（１セル及び１Ｖのゲート電圧増分について規
格化されている）が図４に示されている。良く調べれ
ば、単セルと（３×３）セル・マトリックスとの間に直
線的スケーリングが成り立つことが分かる、即ち、（単
セルと比べて）９倍のアノード電流ＩA を、９個のセル
から成るマトリックスで制御することが出来る。一方、
（５×５マトリックスの場合に２次元効果が始まり、そ
の結果として、この構造で既に単セルの性能レベルが最
早達成出来ない。
ード電流（１セル及び１Ｖのゲート電圧増分について規
格化されている）が図４に示されている。良く調べれ
ば、単セルと（３×３）セル・マトリックスとの間に直
線的スケーリングが成り立つことが分かる、即ち、（単
セルと比べて）９倍のアノード電流ＩA を、９個のセル
から成るマトリックスで制御することが出来る。一方、
（５×５マトリックスの場合に２次元効果が始まり、そ
の結果として、この構造で既に単セルの性能レベルが最
早達成出来ない。
【００２１】単セルと比べて多数のセルを含む構成の場
合のセルのこの性能低下を説明するために、減少係数ｒ
が導入され、図４から研究された構成についてセルの数
ｎMCの関数として図５に示されている。この関係で、ｒ
＝１の数値は、単セルの潜在的性能を示す。（５×５）
構成の場合には、一つのセルは、単セルのターンオフ能
力の僅か６６％（ｒ＝0.６６）を達成するに過ぎない
（均一な電流密度分布を仮定すると）。
合のセルのこの性能低下を説明するために、減少係数ｒ
が導入され、図４から研究された構成についてセルの数
ｎMCの関数として図５に示されている。この関係で、ｒ
＝１の数値は、単セルの潜在的性能を示す。（５×５）
構成の場合には、一つのセルは、単セルのターンオフ能
力の僅か６６％（ｒ＝0.６６）を達成するに過ぎない
（均一な電流密度分布を仮定すると）。
【００２２】図５から、セル・マトリックスのサイズが
大きくなる（ｎMC増大）に従ってターンオフ能力の減少
が急速に増大することが明らかである。そして、セルの
最密充填を有する大面積素子（ここでは約１ｃｍ2 のチ
ップ面積を仮定する）は、前述のスケーリング問題に対
する解決策無しでは考えられないことが明らかである。
大きくなる（ｎMC増大）に従ってターンオフ能力の減少
が急速に増大することが明らかである。そして、セルの
最密充填を有する大面積素子（ここでは約１ｃｍ2 のチ
ップ面積を仮定する）は、前述のスケーリング問題に対
する解決策無しでは考えられないことが明らかである。
【００２３】第２の実験では、セルの幾何学的構成を別
様に変えた。既に説明したセルの最密充填を有する（２
０×２０）マトリックスから出発して（単セルのサイズ
は１５μｍ×１５μｍ）、セル間隔ｂ（最密充填の場合
には１５μｍ）が他の構成で増大された。比較のため
に、次の構成、即ち、２０μｍセル間隔の（１５×１
５）マトリックスと、２５μｍセル間隔の（１２×１
２）マトリックスと、３０μｍセル間隔の（１０×１
０）マトリックスと、５０μｍセル間隔の（６×６）マ
トリックスと、最後に（１００μｍセル間隔の（３×
３）マトリックスと、を使った。
様に変えた。既に説明したセルの最密充填を有する（２
０×２０）マトリックスから出発して（単セルのサイズ
は１５μｍ×１５μｍ）、セル間隔ｂ（最密充填の場合
には１５μｍ）が他の構成で増大された。比較のため
に、次の構成、即ち、２０μｍセル間隔の（１５×１
５）マトリックスと、２５μｍセル間隔の（１２×１
２）マトリックスと、３０μｍセル間隔の（１０×１
０）マトリックスと、５０μｍセル間隔の（６×６）マ
トリックスと、最後に（１００μｍセル間隔の（３×
３）マトリックスと、を使った。
【００２４】全ての構造は、そのターンオフ能力に関し
て再び単セルと比較された（１セル、１ボルト・ゲート
電圧増分について規格化された）。図６は、（図４と同
じく）上に列挙した試験構造についてゲート電圧Ｖg の
関数として制御可能なアノード電流ＩA を示す。ここで
減少係数ｒも計算して（図４及び５の様に）セル間隔ｂ
に対してプロットすれば、図７に示されている曲線が得
られる。
て再び単セルと比較された（１セル、１ボルト・ゲート
電圧増分について規格化された）。図６は、（図４と同
じく）上に列挙した試験構造についてゲート電圧Ｖg の
関数として制御可能なアノード電流ＩA を示す。ここで
減少係数ｒも計算して（図４及び５の様に）セル間隔ｂ
に対してプロットすれば、図７に示されている曲線が得
られる。
【００２５】図７に示されている曲線の注目すべき特徴
は、６０〜７０μｍ未満のセル間隔ｂの構成のセルが絶
縁された単セルの様に振る舞い、見掛け上は最早その近
傍に気付かないことである。この発見は、本発明の第１
の解決策の出発点となる。即ち、個々のＭＣＴセルをＭ
ＣＴ中になるべく密に充填するのは間違っている。反対
に、相当大きな構成においても最大のターンオフ能力を
達成することが望ましい場合にはセル同士の間に最小間
隔を維持することが必要である。
は、６０〜７０μｍ未満のセル間隔ｂの構成のセルが絶
縁された単セルの様に振る舞い、見掛け上は最早その近
傍に気付かないことである。この発見は、本発明の第１
の解決策の出発点となる。即ち、個々のＭＣＴセルをＭ
ＣＴ中になるべく密に充填するのは間違っている。反対
に、相当大きな構成においても最大のターンオフ能力を
達成することが望ましい場合にはセル同士の間に最小間
隔を維持することが必要である。
【００２６】前述した様に、前記の実験は特別のＤＭＯ
Ｓ−ＭＣＴ構造に対して行われたけれども、随意の所望
のＭＣＴセル構造（即ち、ＮＭＯＳ型又は相補的ＤＭＯ
Ｓ型のものでも）についての本発明の関連性が確立され
ている。同じことが、例えばアノード短絡回路、付加的
障壁層、又はエッジ終端の設計などの、考えられる全て
のアノード構造にも言える。
Ｓ−ＭＣＴ構造に対して行われたけれども、随意の所望
のＭＣＴセル構造（即ち、ＮＭＯＳ型又は相補的ＤＭＯ
Ｓ型のものでも）についての本発明の関連性が確立され
ている。同じことが、例えばアノード短絡回路、付加的
障壁層、又はエッジ終端の設計などの、考えられる全て
のアノード構造にも言える。
【００２７】本発明の第１の代替解決策（図８Ａ及び
Ｂ、図９）は、隣接するセル同士の間に対応する中間領
域１４を有する非放射ギャップ２により相互に分離され
ている個々の正方形又はストリップ型ＭＣＴセルＭＣか
ら成る。この関係で、「非エミッタ」は、ＭＣＴセルの
エミッタ領域９と同等で電荷担体をベース層に注入する
領域がギャップ２に存在しないことを意味すると解され
る。本発明により、非放射ギャップ２の横方向直線寸法
（最も単純な場合、セル間隔ｂとセル幅ａとの差）は、
個々のＭＣＴセルＭＣの対応する寸法（セル幅ａ）と少
なくとも同程度である。その場合、中間領域１４は、Ｍ
ＣＴセルＭＣが必要とする領域と少なくとも同等の大き
さである。図８Ａ及びＢの例では、セル及びギャップの
直線寸法は、特に、等しい。図９の例では、ギャップ２
の直線寸法はセルの直線寸法の２倍の大きさである。こ
の場合、その結果として正方形の中間領域１４は個々の
ＭＣＴセルＭＣの領域の４倍の大きさである。
Ｂ、図９）は、隣接するセル同士の間に対応する中間領
域１４を有する非放射ギャップ２により相互に分離され
ている個々の正方形又はストリップ型ＭＣＴセルＭＣか
ら成る。この関係で、「非エミッタ」は、ＭＣＴセルの
エミッタ領域９と同等で電荷担体をベース層に注入する
領域がギャップ２に存在しないことを意味すると解され
る。本発明により、非放射ギャップ２の横方向直線寸法
（最も単純な場合、セル間隔ｂとセル幅ａとの差）は、
個々のＭＣＴセルＭＣの対応する寸法（セル幅ａ）と少
なくとも同程度である。その場合、中間領域１４は、Ｍ
ＣＴセルＭＣが必要とする領域と少なくとも同等の大き
さである。図８Ａ及びＢの例では、セル及びギャップの
直線寸法は、特に、等しい。図９の例では、ギャップ２
の直線寸法はセルの直線寸法の２倍の大きさである。こ
の場合、その結果として正方形の中間領域１４は個々の
ＭＣＴセルＭＣの領域の４倍の大きさである。
【００２８】しかし、ギャップ２、従って中間領域１４
は、所望の場合にはなお大きくてもよい。しかし、ＭＣ
ＴセルＭＣ同士の間隔が非常に大きい場合には、非常に
小量のｎ+ 型エミッタ領域（エミッタ領域９）がカソー
ド側に存在するに過ぎないので、或る場合には相当大き
なＯＮ抵抗が予想される。従って、本発明の第２の代替
解決策では、マトリックス形で僅か数個のセルの最密充
填構成（例えば（３×３）マトリックス）がなお直線的
傾きを呈する（図５を見よ）という意味で、前述の実験
結果を利用する。この関係で、ＭＣＴセルの「群」とい
う概念をここで先ず第１に紹介する。セル群は、最密充
填された「小」数のＭＣＴセルを意味すると解される。
この関係で、「小」は１より多いことを意味する、例え
ば、１×２、１×３、等々、２×２、２×３、２×４及
び（言うまでもなく）３×３も、である。本質的な点
は、スケーリングがなお直線的に生じるか又は少なくと
も直線から実質的に外れないのに充分な程度にセル群が
小さいということである。
は、所望の場合にはなお大きくてもよい。しかし、ＭＣ
ＴセルＭＣ同士の間隔が非常に大きい場合には、非常に
小量のｎ+ 型エミッタ領域（エミッタ領域９）がカソー
ド側に存在するに過ぎないので、或る場合には相当大き
なＯＮ抵抗が予想される。従って、本発明の第２の代替
解決策では、マトリックス形で僅か数個のセルの最密充
填構成（例えば（３×３）マトリックス）がなお直線的
傾きを呈する（図５を見よ）という意味で、前述の実験
結果を利用する。この関係で、ＭＣＴセルの「群」とい
う概念をここで先ず第１に紹介する。セル群は、最密充
填された「小」数のＭＣＴセルを意味すると解される。
この関係で、「小」は１より多いことを意味する、例え
ば、１×２、１×３、等々、２×２、２×３、２×４及
び（言うまでもなく）３×３も、である。本質的な点
は、スケーリングがなお直線的に生じるか又は少なくと
も直線から実質的に外れないのに充分な程度にセル群が
小さいということである。
【００２９】第２の代替解決策によると、個々のＭＣＴ
セル（図１０Ａ）の代わりに、ここで定義したセル群１
５（図１０Ｂ）は、個々のＭＣＴセルＭＣの対応する寸
法と少なくとも同程度の横方向寸法を有する非放射ギャ
ップ２によって分離される。好ましくは、図７により、
異なる群の中のセル同士の間のセル間隔ｂは少なくとも
６０μｍであるべきである。
セル（図１０Ａ）の代わりに、ここで定義したセル群１
５（図１０Ｂ）は、個々のＭＣＴセルＭＣの対応する寸
法と少なくとも同程度の横方向寸法を有する非放射ギャ
ップ２によって分離される。好ましくは、図７により、
異なる群の中のセル同士の間のセル間隔ｂは少なくとも
６０μｍであるべきである。
【００３０】図１０Ａ及び１０Ｂを比べると、セル群で
達成される領域利用の向上が明らかとなる、即ち、図１
０Ａにおいて、セル幅ａ（例えば、２０μｍ）を有する
正方形ＭＣＴセルＭＣは、エッジ長さｃ１（例えば、１
００μｍ）を有する非エミッタ正方形ギャップ２に囲ま
れている。ギャップ２の直線寸法は、この場合にはＣ１
−ａである、即ち、本例では８０μｍである。領域利用
係数は、この場合にはａ2 ／（ｃ１）2 である、即ち本
例では１／２５又は0.０４である。
達成される領域利用の向上が明らかとなる、即ち、図１
０Ａにおいて、セル幅ａ（例えば、２０μｍ）を有する
正方形ＭＣＴセルＭＣは、エッジ長さｃ１（例えば、１
００μｍ）を有する非エミッタ正方形ギャップ２に囲ま
れている。ギャップ２の直線寸法は、この場合にはＣ１
−ａである、即ち、本例では８０μｍである。領域利用
係数は、この場合にはａ2 ／（ｃ１）2 である、即ち本
例では１／２５又は0.０４である。
【００３１】図１０Ｂにおいて、群幅３ａ（＝６０μ
ｍ）を有する（３×３）マトリックスの形のセル群１５
は、エッジ長さｃ２（＝１４０μｍ）を有する非放射ギ
ャップ２に囲まれている。この場合にもギャップ２の直
線寸法は８０μｍであり、領域利用は（３ａ）2 ／（ｃ
２）2 である、即ち、３６００／１９、６００又は0.１
８４である。これから、第２代替解決策による素子が、
受動的カソード領域に対して、かなり向上した放射比を
有することが明らかである。
ｍ）を有する（３×３）マトリックスの形のセル群１５
は、エッジ長さｃ２（＝１４０μｍ）を有する非放射ギ
ャップ２に囲まれている。この場合にもギャップ２の直
線寸法は８０μｍであり、領域利用は（３ａ）2 ／（ｃ
２）2 である、即ち、３６００／１９、６００又は0.１
８４である。これから、第２代替解決策による素子が、
受動的カソード領域に対して、かなり向上した放射比を
有することが明らかである。
【００３２】これまでは、個々のＭＣＴセル及び／又は
セル群の間の間隔を作るギャップ２は、それ自体として
はカソードからの電子放射には寄与しないためにのみ必
要とされていた。しかし、ギャップ２は、また、非放射
とは調和しない他の目的にも使えるものである。よっ
て、特に、ターンオフ時にホールの付加的抽出を引き起
こす素子がギャップ２に設けられるならば、ギャップ２
の直線寸法を、動作を損せずに減少させることが出来
る。
セル群の間の間隔を作るギャップ２は、それ自体として
はカソードからの電子放射には寄与しないためにのみ必
要とされていた。しかし、ギャップ２は、また、非放射
とは調和しない他の目的にも使えるものである。よっ
て、特に、ターンオフ時にホールの付加的抽出を引き起
こす素子がギャップ２に設けられるならば、ギャップ２
の直線寸法を、動作を損せずに減少させることが出来
る。
【００３３】この様な素子は、本発明の好適な実施例で
はいわゆるＤＭＯＳセルＤ（図１０Ｃ）であり、これ
は、個々のＭＣＴセル又はセル群１５を囲んでおり、ホ
ールを抽出するためにＭＯＳ制御によりオンにスイッチ
ングされることが出来る。その様なＤＭＯＳセルＤが図
１３に示されている。図１Ｄから既に知られている部分
に加えて、このセルにおいて連続的チャネル領域１９
（ｎドーピングされている）と、前記チャネル領域１９
に埋設されているカソード短絡回路領域１８（ｐ+ドー
ピングされている）とは、チャネル領域１９より上に配
置されている第２ゲート電極２０と共に、第２ベース層
１０の間にＭＯＳ制御短絡回路を形成し、カソード短絡
回路領域はこのセル内にカソード側に設けられている。
はいわゆるＤＭＯＳセルＤ（図１０Ｃ）であり、これ
は、個々のＭＣＴセル又はセル群１５を囲んでおり、ホ
ールを抽出するためにＭＯＳ制御によりオンにスイッチ
ングされることが出来る。その様なＤＭＯＳセルＤが図
１３に示されている。図１Ｄから既に知られている部分
に加えて、このセルにおいて連続的チャネル領域１９
（ｎドーピングされている）と、前記チャネル領域１９
に埋設されているカソード短絡回路領域１８（ｐ+ドー
ピングされている）とは、チャネル領域１９より上に配
置されている第２ゲート電極２０と共に、第２ベース層
１０の間にＭＯＳ制御短絡回路を形成し、カソード短絡
回路領域はこのセル内にカソード側に設けられている。
【００３４】前記素子のＯＮ状態において、ＤＭＯＳセ
ルは非活動状態である、即ち、ＭＯＳ制御短絡回路はオ
ンになっていない。前記セルの５層構造は、他の素子
（ＭＣＴセル）の動作に対して何らの効果も持たない。
特に、放射は起こらない。しかし、ターンオフ時には、
前記短絡回路はオンになり、その結果としてホールが第
２ベース層１０からカソードの方向に抽出されることが
出来、ターンオフ能力が全体として向上する。セル群１
５の同じ性能及びサイズについて、この様なＤＭＯＳセ
ルＤは、１００μｍで図１０Ｂの構成の場合より顕著に
小さいギャップのエッジ長さｃ３を達成することを可能
にし、従って、領域利用を一層良好にする。
ルは非活動状態である、即ち、ＭＯＳ制御短絡回路はオ
ンになっていない。前記セルの５層構造は、他の素子
（ＭＣＴセル）の動作に対して何らの効果も持たない。
特に、放射は起こらない。しかし、ターンオフ時には、
前記短絡回路はオンになり、その結果としてホールが第
２ベース層１０からカソードの方向に抽出されることが
出来、ターンオフ能力が全体として向上する。セル群１
５の同じ性能及びサイズについて、この様なＤＭＯＳセ
ルＤは、１００μｍで図１０Ｂの構成の場合より顕著に
小さいギャップのエッジ長さｃ３を達成することを可能
にし、従って、領域利用を一層良好にする。
【００３５】本発明の別の好適な実施例について、図１
１Ａ及び１１Ｂを参照して説明をすることが出来る。図
１１Ａは、この場合には、セル群１５及びギャップ２を
伴うカソード領域の、既に説明した構造の平面図を示
す。図１１Ｂは、図１１Ａからの切断線Ｙ−Ｙに沿って
内部構造を示すが、個々のＭＣＴセルの詳細（カソード
接続、ゲート電極、等々）は、図を明確にするために省
略してある）。
１Ａ及び１１Ｂを参照して説明をすることが出来る。図
１１Ａは、この場合には、セル群１５及びギャップ２を
伴うカソード領域の、既に説明した構造の平面図を示
す。図１１Ｂは、図１１Ａからの切断線Ｙ−Ｙに沿って
内部構造を示すが、個々のＭＣＴセルの詳細（カソード
接続、ゲート電極、等々）は、図を明確にするために省
略してある）。
【００３６】説明の目的のために、図１０Ａ及び１０Ｂ
をもう一度参照する。カソードの構造がそこに示されて
いる形であるならば（ＭＣＴセル又はセル群が非放射ギ
ャップに囲まれている）、薄いゲート酸化物を必要とす
るＭＯＳチャネルはＭＣＴセルの内部に位置するに過ぎ
ないので、前記セル又は群の間の領域全体を薄いゲート
酸化物（ゲート絶縁体５）で覆う必要はない。従って、
素子入力容量を大幅に減少させ、その結果としてゲート
・ドライバー要件をも大幅に減少させるために、カソー
ド面上のギャップ２の上に補強酸化物層１６（図１１
Ｂ）を設けることが可能である。酸化物層１６をギャッ
プ２の上に設ける一つの道は（この酸化物層１６は、薄
いゲート絶縁体５とは対照的に補強されている）、それ
自体としては公知のＬＯＣＯＳプロセスを使うことであ
る。
をもう一度参照する。カソードの構造がそこに示されて
いる形であるならば（ＭＣＴセル又はセル群が非放射ギ
ャップに囲まれている）、薄いゲート酸化物を必要とす
るＭＯＳチャネルはＭＣＴセルの内部に位置するに過ぎ
ないので、前記セル又は群の間の領域全体を薄いゲート
酸化物（ゲート絶縁体５）で覆う必要はない。従って、
素子入力容量を大幅に減少させ、その結果としてゲート
・ドライバー要件をも大幅に減少させるために、カソー
ド面上のギャップ２の上に補強酸化物層１６（図１１
Ｂ）を設けることが可能である。酸化物層１６をギャッ
プ２の上に設ける一つの道は（この酸化物層１６は、薄
いゲート絶縁体５とは対照的に補強されている）、それ
自体としては公知のＬＯＣＯＳプロセスを使うことであ
る。
【００３７】別の好適な実施例について図１２Ａ及び１
２Ｂを参照して説明することが出来るが、図１２Ａは前
記実施例の平面図を示し、図１２Ｂは図１２Ａの線Ｚ−
Ｚに沿う断面を示す。この実施例において、セル幅１５
（又は、個々のＭＣＴセル）の間のギャップ２は他の方
法で付加的に使われる、即ち、無接続の、即ち自由に浮
動する、濃厚にドーピングされた分離領域１７（ｐ+ ド
ーピングされている）が、比較的に軽度にドーピングさ
れた第２ベース層１０の内部にグリッド又は回路網の形
で設けられるが、これはギャップ２内でカソード面に現
れる。この構造が正方形の群について図１２Ａに示され
ている。類似の形態が、図８Ａの個々の正方形セル又は
図８Ｂのストリップ型セルについて生じる。この実施例
において図１１Ｂの補強酸化物層１６も設けることが出
来る。
２Ｂを参照して説明することが出来るが、図１２Ａは前
記実施例の平面図を示し、図１２Ｂは図１２Ａの線Ｚ−
Ｚに沿う断面を示す。この実施例において、セル幅１５
（又は、個々のＭＣＴセル）の間のギャップ２は他の方
法で付加的に使われる、即ち、無接続の、即ち自由に浮
動する、濃厚にドーピングされた分離領域１７（ｐ+ ド
ーピングされている）が、比較的に軽度にドーピングさ
れた第２ベース層１０の内部にグリッド又は回路網の形
で設けられるが、これはギャップ２内でカソード面に現
れる。この構造が正方形の群について図１２Ａに示され
ている。類似の形態が、図８Ａの個々の正方形セル又は
図８Ｂのストリップ型セルについて生じる。この実施例
において図１１Ｂの補強酸化物層１６も設けることが出
来る。
【００３８】濃厚にドーピングされた局在する分離領域
１７の利点は次の通りである、即ち、前記素子中に電流
の不均一又は電流フィラメントが若し生じれば、アノー
ドＡとカソードＫとの間の局所ポテンシャルの増大も、
それに伴う。平均電流密度を有する領域と比べてのこの
ポテンシャル差の発生は、低抵抗分離領域１７の存在に
よって妨害されるので、極端な不均一は平滑にされる。
１７の利点は次の通りである、即ち、前記素子中に電流
の不均一又は電流フィラメントが若し生じれば、アノー
ドＡとカソードＫとの間の局所ポテンシャルの増大も、
それに伴う。平均電流密度を有する領域と比べてのこの
ポテンシャル差の発生は、低抵抗分離領域１７の存在に
よって妨害されるので、極端な不均一は平滑にされる。
【００３９】従って、概して、本発明は、大きな領域上
でも、多数のセルにも、個々のセルの性能を完全に使用
出来るようにするＭＣＴを利用可能にするものである。
明らかに、上記の教示に鑑みていろいろな修正と変更と
が可能である。従って、特許請求の範囲の欄の記載内容
の範囲内で本発明を、本明細書に詳しく記載した以外の
態様で実施出来ることが理解されなければならない。
でも、多数のセルにも、個々のセルの性能を完全に使用
出来るようにするＭＣＴを利用可能にするものである。
明らかに、上記の教示に鑑みていろいろな修正と変更と
が可能である。従って、特許請求の範囲の欄の記載内容
の範囲内で本発明を、本明細書に詳しく記載した以外の
態様で実施出来ることが理解されなければならない。
【図１】（Ａ）はカソード側から見たギャップの無い
（最密充填）正方形ＭＣＴセルの基本構成の一部を示
す。（Ｂ）はギャップによって相互に分離されたＭＣＴ
セルの、図１Ａによる構成を示す。（Ｃ）はギャップに
よって相互に分離されたストリップ型のＭＣＴセルの、
図１Ｂに匹敵する構成を示す。（Ｄ）は図１Ａ−Ｃに見
られるＭＣＴセルの可能な内部構造の断面を示す。
（最密充填）正方形ＭＣＴセルの基本構成の一部を示
す。（Ｂ）はギャップによって相互に分離されたＭＣＴ
セルの、図１Ａによる構成を示す。（Ｃ）はギャップに
よって相互に分離されたストリップ型のＭＣＴセルの、
図１Ｂに匹敵する構成を示す。（Ｄ）は図１Ａ−Ｃに見
られるＭＣＴセルの可能な内部構造の断面を示す。
【図２】ゲート電圧Ｖg の関数として2.２５×１０-4ｍ
ｍ2 （エッジ長さは１５μｍ×１５μｍ）の面積を有す
る個々の正方形ＭＣＴセルの最大ターンオフ電流ＩA を
示す。
ｍ2 （エッジ長さは１５μｍ×１５μｍ）の面積を有す
る個々の正方形ＭＣＴセルの最大ターンオフ電流ＩA を
示す。
【図３】１００、２２５及び２０００個の類似の正方形
ＭＣＴセル（個々のセルのエッジ長さは２０μｍ×２０
μｍ）の最密構成についてのゲート電圧の関数として最
大ターンオフ電流を示す。
ＭＣＴセル（個々のセルのエッジ長さは２０μｍ×２０
μｍ）の最密構成についてのゲート電圧の関数として最
大ターンオフ電流を示す。
【図４】単セル（１×１）と比べて、３×３、５×５、
７×７、１０×１０及び２０×２０の類似の正方形ＭＣ
Ｔセル（個々のエッジ長さは２０μｍ×２０μｍ）の最
密充填マトリックス構成についてゲート電圧の関数とし
て最大ターンオフ電流を示す。
７×７、１０×１０及び２０×２０の類似の正方形ＭＣ
Ｔセル（個々のエッジ長さは２０μｍ×２０μｍ）の最
密充填マトリックス構成についてゲート電圧の関数とし
て最大ターンオフ電流を示す。
【図５】ＭＣＴセルの総数ｎMCの関数として（単セルに
対して複数の最密充填セルについてセル１個当たりの最
大ターンオフ電流の減少の尺度として）図４から得られ
る減少係数ｒを示す。
対して複数の最密充填セルについてセル１個当たりの最
大ターンオフ電流の減少の尺度として）図４から得られ
る減少係数ｒを示す。
【図６】セル間隔ｂ（１５μｍ〜１００μｍ）が変化す
る３×３、６×６、１０×１０、１２×１２、１５×１
５及び２０×２０の類似の正方形ＭＣＴセル（個々のエ
ッジ長さは１５μｍ×１５μｍ）のマトリックス構成に
ついてゲート電圧の関数として最大ターンオフ電流を示
す。
る３×３、６×６、１０×１０、１２×１２、１５×１
５及び２０×２０の類似の正方形ＭＣＴセル（個々のエ
ッジ長さは１５μｍ×１５μｍ）のマトリックス構成に
ついてゲート電圧の関数として最大ターンオフ電流を示
す。
【図７】個々のＭＣＴセルのセル間隔ｂの関数として図
６から得られた減少係数ｒを示す。
６から得られた減少係数ｒを示す。
【図８】（Ａ）は個々のセルの直線寸法と丁度同じ大き
さの直線寸法を有するギャップによって、本発明に従っ
て分離された正方形又はストリップ型のＭＣＴセルの構
成を示す。（Ｂ）は個々のセルの直線寸法と丁度同じ大
きさの直線寸法を有するギャップによって、本発明に従
って分離された正方形又はストリップ型のＭＣＴセルの
構成を示す。
さの直線寸法を有するギャップによって、本発明に従っ
て分離された正方形又はストリップ型のＭＣＴセルの構
成を示す。（Ｂ）は個々のセルの直線寸法と丁度同じ大
きさの直線寸法を有するギャップによって、本発明に従
って分離された正方形又はストリップ型のＭＣＴセルの
構成を示す。
【図９】２倍の大きさのギャップを有する本発明による
正方形ＭＣＴセルの構成を示す。
正方形ＭＣＴセルの構成を示す。
【図１０】（Ａ）は本発明の第１実施例による、周囲を
囲むギャップを有する個々のＭＣＴセルを示す。（Ｂ）
は本発明の第２実施例による、周囲を囲むギャップを有
するセル群を示す。（Ｃ）は本発明の好適な実施例に従
って、前記ギャップにおいてＤＭＯＳセルに囲まれたセ
ル群を示す。
囲むギャップを有する個々のＭＣＴセルを示す。（Ｂ）
は本発明の第２実施例による、周囲を囲むギャップを有
するセル群を示す。（Ｃ）は本発明の好適な実施例に従
って、前記ギャップにおいてＤＭＯＳセルに囲まれたセ
ル群を示す。
【図１１】（Ａ）は本発明の別の実施例に従って、カソ
ード側で前記ギャップにおいて補強酸化物層で覆われた
セル群を含む構成の平面図である。（Ｂ）は本発明の別
の実施例に従って、カソード側で前記ギャップにおいて
補強酸化物層で覆われたセル群を含む構成の断面図であ
る。
ード側で前記ギャップにおいて補強酸化物層で覆われた
セル群を含む構成の平面図である。（Ｂ）は本発明の別
の実施例に従って、カソード側で前記ギャップにおいて
補強酸化物層で覆われたセル群を含む構成の断面図であ
る。
【図１２】（Ａ）は本発明の別の実施例に従って前記ギ
ャップ内に自由に浮動する濃厚にドーピングされた分離
領域を有するセル群を含む構成の平面図である。（Ｂ）
は本発明の別の実施例に従って前記ギャップ内に自由に
浮動する濃厚にドーピングされた分離領域を有するセル
群を含む構成の断面図である。
ャップ内に自由に浮動する濃厚にドーピングされた分離
領域を有するセル群を含む構成の平面図である。（Ｂ）
は本発明の別の実施例に従って前記ギャップ内に自由に
浮動する濃厚にドーピングされた分離領域を有するセル
群を含む構成の断面図である。
【図１３】図１０ＣのＤＭＯＳセルの断面を示す。
１ カソード面 ２ 非放射ギャップ ３ 半導体基板 ４ カソード接点 ５ ゲート絶縁体 ６、２０ ゲート電極 ７、１８ カソード短絡回路領域 ８、１９ チャネル領域 ９ エミッタ領域 １０、１１ ベース層 １２ エミッタ層 １３ アノード接点 １４ 中間領域 １５ セル群 １６ 補強酸化物層 １７ 分離領域 ａ セル幅 Ａ アノード ｂ セル間隔 ｃ１、２、３ エッジ長さ Ｄ ＤＭＯＳセル ＩA アノード電流 Ｋ カソード ＭＣ ＭＣＴセル ｎMC セルの数 ｒ 減少係数 Ｖg ゲート電圧
Claims (8)
- 【請求項１】 （ａ） 一方がアノードに割り当てら
れ、他方がカソードに割り当てられてカソード面を形成
する二つの対向する主面を有する半導体基板と、 （ｂ） 前記半導体基板中の前記アノードとカソードと
の間の層列において、第１伝導種のエミッタ層と、前記
第１種の反対の第２伝導種の第１ベース層と、前記第１
伝導種の第２ベース層とから成る層列と、 （ｃ） 前記半導体基板の中の前記アノード及びカソー
ドの間の、隣接して配置され並列に接続された複数のＭ
ＣＴセルと、 （ｄ） 前記カソード側の全てのＭＣＴセルの中で前記
第２ベース層に埋設された前記第２伝導種のエミッタ領
域であって、このエミッタ領域への接続はカソード接点
によって前記カソード面から行われるようになっている
エミッタ領域と、 （ｅ） 前記カソード側で全てのＭＣＴセルの内部で、
前記第２ベース層と前記カソード接点との間にスイッチ
ング可能な短絡回路を形成するＭＯＳ構造と、から成る
ＭＯＳ制御サイリスタであって、 （ｆ） 個々のＭＣＴセルが非放射ギャップによって相
互に分離され、 （ｇ） その非放射ギャップの横方向直線寸法は、個々
のＭＣＴセル自体の横方向直線寸法と少なくとも同程度
であることを特徴とするサイリスタ。 - 【請求項２】 前記非放射ギャップの横方向直線寸法は
個々のＭＣＴセル自体の横方向直線寸法の数倍の大きさ
であることを特徴とする請求項１に記載のサイリスタ。 - 【請求項３】 （ａ） 一方がアノードに割り当てら
れ、他方がカソードに割り当てられてカソード面を形成
する二つの対向する主面を有する半導体基板と、 （ｂ） 前記半導体基板中の前記アノードとカソードと
の間の層列において、第１伝導種のエミッタ層と、前記
第１種の反対の第２伝導種の第１ベース層と、前記第１
伝導種の第２ベース層とから成る層列と、 （ｃ） 前記半導体基板の中の前記アノード及びカソー
ドの間の、隣接して配置され並列に接続された複数のＭ
ＣＴセルと、 （ｄ） 前記カソード側の全てのＭＣＴセルの中で前記
第２ベース層に埋設された前記第２伝導種のエミッタ領
域であって、このエミッタ領域への接続はカソード接点
によって前記カソード面から行われるようになっている
エミッタ領域と、 （ｅ） 前記カソード側で全てのＭＣＴセルの内部で、
前記第２ベース層と前記カソード接点との間にスイッチ
ング可能な短絡回路を形成するＭＯＳ構造と、から成る
ＭＯＳ制御サイリスタであって、 （ｆ） 全てのＭＣＴセルが組み合わされて複数のセル
群をなし、 （ｇ） 全てのセル群は、互いの近傍に配置された数個
のＭＣＴセルから形成されており、 （ｈ） 前記セル群は非放射ギャップによって相互に分
離されており、 （ｉ） その非放射ギャップの横方向直線寸法は、個々
のＭＣＴセル自体の横方向直線寸法と少なくとも同程度
であることを特徴とするサイリスタ。 - 【請求項４】 前記非放射ギャップの横方向直線寸法は
個々のＭＣＴセル自体の横方向直線寸法より数倍大きい
ことを特徴とする請求項３に記載のサイリスタ。 - 【請求項５】 補強酸化物層がカソード面で前記ギャッ
プ中に配置されていることを特徴とする請求項１〜４の
いずれかに記載のサイリスタ。 - 【請求項６】 第１伝導種の、濃厚にドーピングされ
た、局在して自由に浮動する分離領域が前記ギャップに
おいて前記カソード面から前記第２ベース層に埋設され
ており、この分離層はＭＣＴセル同士又はセル群同士を
相互に分離することを特徴とする請求項１〜５のいずれ
かに記載のサイリスタ。 - 【請求項７】 （ａ） 前記ギャップ中にＤＭＯＳセル
が配置されており、 （ｂ） 前記カソード側の全てのＤＭＯＳセルの中に前
記第２伝導種のチャネル領域が前記第２ベース層に埋設
され、前記第１伝導種のカソード短絡回路領域が前記チ
ャネル領域に埋設され、前記カソード接点により前記カ
ソード面から前記カソード短絡回路領域へ接続が行わ
れ、 （ｃ） 前記カソード側の全てのＤＭＯＳセルの中にＭ
ＯＳ構造が設けられており、このＭＯＳ構造は前記第２
ベース層と前記カソード短絡回路領域との間にスイッチ
ング可能な短絡回路を形成することを特徴とする請求項
１〜４のいずれかに記載のＭＯＳ制御サイリスタＭＣ
Ｔ。 - 【請求項８】 （ａ） 前記エミッタ層はｐ+ ドーピン
グされ、前記第１ベース層はｎ- ドーピングされ、前記
第２ベース層はｐドーピングされ、前記エミッタ領域は
ｎ+ ドーピングされ、 （ｂ） 前記ＭＯＳ構造はｐチャネルＭＯＳＦＥＴであ
ることを特徴とする請求項１〜７のいずれかに記載のサ
イリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4127033:9 | 1991-08-16 | ||
| DE4127033A DE4127033A1 (de) | 1991-08-16 | 1991-08-16 | Mos-gesteuerter thyristor mct |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226642A true JPH05226642A (ja) | 1993-09-03 |
Family
ID=6438387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206392A Pending JPH05226642A (ja) | 1991-08-16 | 1992-08-03 | Ｍｏｓ制御サイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5243201A (ja) |
| EP (1) | EP0529322A1 (ja) |
| JP (1) | JPH05226642A (ja) |
| DE (1) | DE4127033A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107516671A (zh) * | 2017-08-17 | 2017-12-26 | 电子科技大学 | 一种改善关断特性的栅控晶闸管器件 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4427988A1 (de) * | 1994-08-08 | 1996-02-15 | Abb Management Ag | MOS gesteuertes Leistungshalbleiterbauelement für hohe Spannungen |
| US5844259A (en) * | 1996-03-19 | 1998-12-01 | International Rectifier Corporation | Vertical conduction MOS controlled thyristor with increased IGBT area and current limiting |
| US8222671B2 (en) * | 2006-03-21 | 2012-07-17 | Cambridge Enterprises Limited | Power semiconductor devices |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596514B2 (ja) * | 1977-03-08 | 1984-02-13 | 日本電信電話株式会社 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
| EP0064613B1 (en) * | 1981-04-30 | 1986-10-29 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of element units operable in parallel |
| DE3482354D1 (de) * | 1983-02-04 | 1990-06-28 | Gen Electric | Elektrische schaltung eine hybride leistungsschalthalbleiteranordnung mit scr-struktur enthaltend. |
| IE55753B1 (en) * | 1983-09-06 | 1991-01-02 | Gen Electric | Power semiconductor device with main current section and emulation current section |
| US4646117A (en) * | 1984-12-05 | 1987-02-24 | General Electric Company | Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions |
| DE3573357D1 (en) * | 1984-12-27 | 1989-11-02 | Siemens Ag | Semiconductor power switch |
| EP0311839A1 (de) * | 1987-10-16 | 1989-04-19 | BBC Brown Boveri AG | Abschaltbares Halbleiterbauelement sowie Schaltungsanordnung mit diesem Bauelement |
| DE3902300C3 (de) * | 1988-01-30 | 1995-02-09 | Toshiba Kawasaki Kk | Abschaltthyristor |
| ATE93654T1 (de) * | 1988-04-22 | 1993-09-15 | Asea Brown Boveri | Abschaltbares leistungshalbleiterbauelement. |
| WO1991003078A1 (en) * | 1989-08-17 | 1991-03-07 | Ixys Corporation | Insulated gate thyristor with gate turn on and turn off |
| DE69029180T2 (de) * | 1989-08-30 | 1997-05-22 | Siliconix Inc | Transistor mit Spannungsbegrenzungsanordnung |
-
1991
- 1991-08-16 DE DE4127033A patent/DE4127033A1/de not_active Withdrawn
-
1992
- 1992-07-27 EP EP92112777A patent/EP0529322A1/de not_active Withdrawn
- 1992-08-03 JP JP4206392A patent/JPH05226642A/ja active Pending
- 1992-08-11 US US07/928,023 patent/US5243201A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107516671A (zh) * | 2017-08-17 | 2017-12-26 | 电子科技大学 | 一种改善关断特性的栅控晶闸管器件 |
| CN107516671B (zh) * | 2017-08-17 | 2020-03-31 | 电子科技大学 | 一种改善关断特性的栅控晶闸管器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4127033A1 (de) | 1993-02-18 |
| US5243201A (en) | 1993-09-07 |
| EP0529322A1 (de) | 1993-03-03 |
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