JPH05219598A

JPH05219598A - 位相補償回路

Info

Publication number: JPH05219598A
Application number: JP4022673A
Authority: JP
Inventors: Masaichiro Maeda; 雅一郎前田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-02-07
Filing date: 1992-02-07
Publication date: 1993-08-27

Abstract

(57)【要約】【目的】本発明は、比較的高い周波数成分の信号が入
力された時においても、位相検出誤差が生じない検出回
路を有する位相補償回路を提供することを目的とする。【構成】本発明は入力されるエンコードされたステレ
オ信号を基に左チャネル，中央チャネル，右チャネル及
びサラウンドチャネルの４信号に変換すると共に当該ス
テレオ信号の位相差を補償する位相補償回路において、
中央チャネルの優勢を検出する検出手段と、前記ステレ
オ信号の位相差を振幅量として獲得する獲得手段と、前
記ステレオ信号の位相差の進み若しくは遅れを識別する
識別手段と、この識別手段で識別された進み若しくは遅
れを前記獲得手段で獲得された振幅量に畳重して出力す
る出力手段と、入力されるステレオ信号の中央チャネル
の優勢が前記検出手段で検出されたときには当該ステレ
オ信号の一側の他側に対する信号の遅延量を前記出力手
段の出力信号に基づいて制御する制御手段とを備えて構
成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は音響再生装置における位
相補償回路に関するものである。

【０００２】

【従来の技術】従来、映画などの２トラックサウンドフ
ォーマットとしてドルビー・ステレオ方式が採用されて
いる。このドルビー・ステレオ方式は、２つの入力チャ
ネルを用いて、４つの出力チャネル（左側チャネル，中
央チャネル，右側チャネル，サラウンドチャネル）に分
離再生するものである。例えば、映画フィルムの製作段
階においては、映画などのフィルム・サウンド製作者
は、再生時に用いられる４方向を考慮した音源を製作
し、その後に当該音源を次式に基づいて２チャネルにエ
ンコードする。

【０００３】Ａ＝Ｌ＋０．７０７Ｃ−ｊ０．７０７Ｓ …（１）Ｂ＝Ｒ＋０．７０７Ｃ＋ｊ０．７０７Ｓ …（２）ここで、Ａ及びＢはエンコード出力の２チャネルであ
り、Ｌ，Ｃ，Ｒ及びＳはそれぞれ左側チャネル，中央チ
ャネル，右側チャネル，サラウンドチャネルの入力信号
を示すものであり、さらにｊは虚数単位であって、理想
化した周波数と独立の９０°位相シフトを示す。また、
このＬ，Ｃ，Ｒ及びＳは、図５のエンコードの概念図に
示すように、ＬＲ方向のレベル軸に、ＣＳ方向の位相軸
が加わった各方向の音像を表わすものである。なお、サ
ラウンドチャネルには中音域のみを通過させる帯域通過
フィルタを通し、ドルビー［Ｂ］雑音低減回路がエンコ
ードされている。

【０００４】一方、前述した（１），（２）式により、
エンコードされた２チャネルの信号を再び４チャネルの
信号に復元、分離するには、［Ｌ］＝Ａ＝Ｌ＋０．７０７（Ｃ−ｊＳ） …（３）［Ｒ］＝Ｂ＝Ｒ＋０．７０７（Ｃ＋ｊＳ） …（４）［Ｃ］＝０．７０７（Ａ＋Ｂ）＝Ｃ＋０．７０７（Ｌ＋Ｒ） …（５）［Ｓ］＝０．７０７（Ａ−Ｂ）＝−ｊＳ＋０．７０７（Ｌ−Ｒ）…（６）なる演算を行なう。なお、これら［Ｌ］，［Ｒ］，
［Ｃ］，［Ｓ］の［］付の信号は再生装置内で得られる
各チャネルの信号である。

【０００５】上記（３）式乃至（６）式から判るよう
に、このマトリクスからは各隣接チャネル間クロストー
クが３ｄＢ程度のセパレーションしか得られない。その
ため、近年、民生用のデコーダでも隣接チャネル間のセ
パレーションを高めるために方向性強調回路が採用され
ている。

【０００６】この方向性強調回路は、隣接チャネルにお
いてクロストークの打消成分を加算する相殺方式を用い
ている。この相殺方式は、例えばセリフがＣチャネルに
入っていて、これがＬチャネルへの漏れがある場合、Ｒ
信号を極性反転して加算して相殺し、またＲチャネルへ
の漏れは同様にＬ信号を極性反転して加算し相殺するも
のである。具体的には、方向性強調を行なうため、まず
耳が方向的に反応する任意の音源の音（以下、単に優勢
音ともいう）を選び出し、前述の図５に示すＬＲレベル
軸とＣＳ位相軸を用いて、どの方向成分のベクトルが優
勢であるかを２軸の座標数値により求め、さらに、この
２軸の座標数値から優勢な方向を検出して、前述の相殺
方向により優勢でない方向の漏れ成分を相殺する。これ
がアクティブ方式（いわゆるプロロジックデコーダ）の
方向性強調回路である。

【０００７】以下、この方向性強調回路の構成及び動作
を図４を参照して説明する。（尚、詳細についてはJAS
Journal ´89-5月号第22頁乃至26頁に詳しい）まず、入力信号Ａ、Ｂは帯域通過フィルタ（以下、バン
ドパスフィルタともいう）５により方向性判断における
主たる音響信号成分が抽出され、加算回路１０１ａ及び
減算回路１０１ｂにおいて、中央及びサラウンドチャネ
ルの信号成分が求められる。

【０００８】その後、左側チャネル、中央チャネル、右
側チャネル、サラウンドチャネルの４チャネルの各信号
の振幅レベルを整流、平滑回路１０３で求め、対数回路
１０５でそれぞれ対数化する。そして、中央チャネルと
サラウンドチャネルの差（対数差）を減算器１０７ａで
求め、左側チャネルと右側チャネルの差（対数差）を減
算器１０７ｂで求めて、図５に示すＬＲ軸、ＣＳ軸の値
を得る。

【０００９】さらに、ＬＲ軸、ＣＳ軸の各軸成分を双時
定数回路１１１ａ、１１１ｂ及びスレッショルドスイッ
チ回路１０９により、各４方向のうち一方向が優勢であ
る場合には早いステアリング、優勢である場合以外では
遅いステアリングが選択される。

【００１０】双時定数回路１１１ａ、１１１ｂの出力は
各２軸より各４方向の方向成分に極性分割回路１１３
ａ、１１３ｂにより分割され８組のＶＣＡ（電圧制御増
幅器）１１５により入力信号Ａ、Ｂの振幅制御を行う。
これら８チャネルの信号に入力信号Ａ、Ｂを加えた１０
チャネルの信号を信号結合回路網１１９により優勢でな
い方向成分を相殺するよう適宜加減算を行い、４方向
（左側チャネル（Ｌ）、中央側チャネル（Ｃ）、右側チ
ャネル（Ｒ）、サラウンド側チャネル（Ｓ））の各信号
を得る。

【００１１】ところで入力信号Ａ、Ｂ間に位相差がある
とマトリクスデコーダの基本のセパレーションを左右す
るので、デコーダに何等かの調整手段が必要となる。一
般に家庭での再生に用いる。ステレオビデオカセットレ
コーダなどの記録装置では記録再生時のトラッキングエ
ラーやアジマスエラーにより前記入力信号Ａ、Ｂ間に位
相差が発生する。

【００１２】次に、この位相差を保障する位相補償回路
について図６を参照して説明する。尚、従来、例えば特
開平２−７０２００号公報が知られており、該公報では
位相補償をアジマス補償と称して説明している。

【００１３】まず、図６に示す従来の位相補償回路のブ
ロック図を参照するに、望ましくは１０ｄｂを越える強
い中央信号に応答して、信号線Ｌ₁₀₁に出力される信号
出力が、対応するゲート２０３ａ、２０３ｂにそれぞれ
与えられる。

【００１４】このゲート２０３ａ、２０３ｂは、この信
号線Ｌ₁₀₁の出力信号に従って、信号線Ｌ₁₀₂上の入力
信号Ａ及び信号線Ｌ₁₀₃上の入力信号Ｂにおいてそれぞ
れ連続して伝送されるサンプル信号をそれぞれ４段サン
プル遅延装置２０５ａ、２０５ｂへ与えるようにする。
これにより信号線Ｌ₁₀₃上の入力信号Ｂから取り出され
４段サンプル遅延装置２０５ｂの遅延段数２を経て出力
されたサンプル信号は、信号線Ｌ₁₀₄を経て減算器２０
７ａにおいて、信号線Ｌ₁₀₂のその直後のサンプル信
号、すなわち４段サンプル遅延装置２０５ａの遅延段数
１及び信号線Ｌ₁₀ ₅を経て出力された信号と比較され、
この減算器２０７ａの出力は加算回路２０９へ与えられ
る。

【００１５】次の時間インターバルにおいて、信号線Ｌ
₁₀₃からの同じ入力信号Ｂからの入力サンプル信号が４
段サンプル遅延装置２０５ｂの遅延段数３及び信号線Ｌ
₁₀₆を経て減算器２０７ａにおいて、４段サンプル遅延
装置２０５ａの遅延段数４及び信号線Ｌ₁₀₇を経た、そ
の直前の入力信号Ａからの入力サンプル信号から差引か
れ、そして加算回路２０９へ与えられる。

【００１６】この加算回路２０９での加算の結果、得ら
れたバイアス信号は積分器２１１へ与えられ、またもし
一致したバイアスがあるならば、遅延回路２０１は適当
に調節される。すなわち、信号線Ｌ₁₀₈の信号は遅延回
路２０１の遅延量を増加させ、信号線Ｌ₁₀₉の信号は遅
延量を減少させる。このようにして、位相を連続的に監
視し、中央にステアリングされている強い入力に応答し
て必要に応じて調節を行って、位相の補償をもたらし、
然るべく改善されたステアリングの結果をもたらす。

【００１７】

【発明が解決しようとする課題】まず、図６で加算回路
２０９から出力されるバイアス信号は理想化すると次式
で表すことができる。まず入力信号Ａ、ＢをそれぞれＡ（ｎ）＝ｓｉｎ（２πｆｎ＋θ）Ｂ（ｎ）＝ｓｉｎ（２πｆｎ）とし、Ａにθなる位相差を含んでいるものとする。

【００１８】ここで、π：円周率、ｆ：入力信号周波
数、ｎ：サンプル列である。

【００１９】これを図６に示した回路により演算する
と、加算回路２０９から出力されるバイアス信号ｙ
（θ）はｙ（θ）＝｛Ｂ（ｎ−２）−Ａ（ｎ−１）｝＋｛Ｂ（ｎ−３）−Ａ（ｎ−４）｝となる。

【００２０】θを−π／２ラジアンからπ／２ラジアン
まで変化させたときのｙ（θ）をプロットしたものが図
７である。

【００２１】図７では１サンプル期間を１／４４１００
≒２２μｓとしたときのｆを１００、１Ｋ、４Ｋ、７
Ｋ、１２Ｋ［Ｈｚ］とした。

【００２２】この図７より明らかなように、上述した方
法による従来の位相補償回路では、実用上使用できるの
は４〜５ＫＨｚ以下の帯域でのみ有効である。また、１
２ＫＨｚといった比較的高い周波数の信号では位相の進
み遅れさえも検出できず、位相補償動作が収束しない。
さらに、７ＫＨｚという比較的入力信号に含まれる可能
性の高い帯域においても、φラジアンの点での誤差が生
じており、位相補償が正確に行えないという問題があっ
た。

【００２３】本発明は、上記課題に鑑みてなされたもの
で、比較的高い周波数成分の信号が入力された時におい
ても、位相検出誤差が生じない検出回路を有する位相補
償回路を提供することを目的とする。

【００２４】

【課題を解決するための手段】上記目的を達成するため
本願第１の発明は、入力されるエンコードされたステレ
オ信号を基に左チャネル、中央チャネル、右チャネル及
びサラウンドチャネルの４信号に変換すると共に当該ス
テレオ信号の位相差を補償する位相補償回路において、
中央チャネルの優勢を検出する検出手段と、前記ステレ
オ信号の位相差を振幅量として獲得する獲得手段と、前
記ステレオ信号の位相差の進み若しくは遅れを識別する
識別手段と、この識別手段で識別された進み若しくは遅
れを前記獲得手段で獲得された振幅量に畳重して出力す
る出力手段と、入力されるステレオ信号の中央チャネル
の優勢が前記検出手段で検出されたときには当該ステレ
オ信号の一側の他側に対する信号の遅延量を前記出力手
段の出力信号に基づいて制御する制御手段とを有するこ
とを要旨とする。

【００２５】また、本願第２の発明は、入力されるエン
コードされたステレオ信号を基に左チャネル、中央チャ
ネル、右チャネル及びサラウンドチャネルの４信号に変
換すると共に当該ステレオ信号の位相差を補償する位相
補償回路において、中央チャネルの優勢を検出する検出
手段と、前記ステレオ信号の一側の信号を他側の信号の
所定量に相当する分だけ遅延した信号とを比較する第１
の比較手段と、前記ステレオ信号の一側の信号の所定量
に相当する分だけ遅延した信号を他側の信号とを比較す
る第２の比較手段と、前記第１の比較手段の出力値から
第２の比較手段の出力値を減算する減算手段と、入力さ
れるステレオ信号の中央チャネルの優勢が前記検出手段
で検出されたときにはステレオ信号の一側の他側に対す
る信号の遅延量を前記減算手段の出力信号に基づいて制
御する制御手段とを有することを要旨とする。

【００２６】また、本願第３の発明は、入力されるエン
コードされたステレオ信号を基に左チャネル、中央チャ
ネル、右チャネル及びサラウンドチャネルの４信号に変
換すると共に当該ステレオ信号の位相差を補償する位相
補償回路において、中央チャネルの優勢を検出する検出
手段と、前記ステレオ信号の信号間の入力バランスを判
定する判定手段と、入力されるステレオ信号の中央チャ
ネルの優勢が前記検出手段で検出され、かつ前記判定手
段で各信号の振幅量がほぼ同程度であると判定されたと
きには当該ステレオ信号の一側の他側に対する信号の遅
延量を制御する制御手段とを有することを要旨とする。

【００２７】

【作用】本願第１の発明の位相補償回路においては、制
御手段が、入力されるステレオ信号の中央チャネルの優
勢が検出手段で検出されたときに、ステレオ信号の一側
の他側に対する信号の遅延量を、出力手段の位相の進
み、遅れを位相差をいったん振幅量に変換し位相差によ
る振幅量に畳重した出力信号に基づいて位相補償に係る
制御をするので、入力信号周波数成分のいかんにかかわ
らず、正確な補償動作が可能である。

【００２８】本願第２の発明の位相補償回路において
は、まず減算手段でステレオ信号の一側の信号を他側の
信号の所定量に相当する分だけ遅延した信号と比較する
第１の比較手段の出力値から、ステレオ信号の一側の信
号の所定量に相当する分だけ遅延した信号を他側の信号
と比較する第２の比較手段の出力値を減算する。また、
入力されるステレオ信号の中央チャネルの優勢が検出さ
れたときにステレオ信号の一側の他側に対する信号の遅
延量を前記減算手段の出力信号に基づいて制御する。こ
れにより、入力信号が比較的高い周波数成分を含む場合
でも正確な補償動作が可能である。

【００２９】本願第３の発明の位相補償回路において
は、入力されるステレオ信号の中央チャネルの優勢が検
出され、かつ判定手段でステレオ信号の各信号の振幅量
がほぼ同程度であると判定されたときには当該ステレオ
信号の一側の他側に対する信号の遅延量を制御する。す
なわち、あらかじめステレオ信号の各信号の振幅量のバ
ランス調整を行った後に位相補償動作を行うので、振幅
量に含まれる誤差が位相差による誤差に限定できるた
め、正確な補償動作が可能である。

【００３０】

【実施例】以下、図面を参照して本発明に係る位相補償
回路の一実施例を説明する。

【００３１】図１は第１の実施例の構成を示すブロック
図である。なお、図４及び図６に示す従来の回路と同一
のブロックは同じ番号として、構成及び作用の詳細な説
明を省略する。

【００３２】まず、図１を参照するに、ステレオ信号を
構成する入力信号Ａ及びＢは、それぞれ電圧制御増幅器
（以下、単にＶＣＡという）１Ａ、１Ｂ及び遅延回路３
Ａ、３Ｂを介して帯域通過フィルタ５に入力される。本
実施例においては、遅延回路３Ａは遅延量が固定であ
り、遅延回路３Ｂは後述する積分器２１の制御信号に応
じて遅延量が可変であるように構成されている。また、
帯域通過フィルタ５の出力は、出力線Ｌ₁及び出力線Ｌ
₂を介して、遅延器７ａ、７ｂ、減算器９ａ、９ｂ及び
加算回路１０１ａ、減算回路１０１ｂにそれぞれ入力さ
れる。

【００３３】すなわち、入力信号Ａ及びＢに対応する一
側の出力線Ｌ₁を減算器の一方の入力端子に接続し他側
の出力線Ｌ₂を遅延器７ａで２サンプル以上遅延された
信号を減算器９ａの他方の入力端子に接続する。さら
に、減算器９ａの出力を検波器１１ａに、検波器１１ａ
の出力を比較器１３の一方の入力端子にそれぞれ接続す
る。

【００３４】また、前記出力線Ｌ₁を遅延器７ｂで２サ
ンプル以上遅延された信号を減算器９ｂの一方に入力
し、上記出力線Ｌ₂を減算器９ｂの他方に入力する。検
波器１１ｂの出力は比較器１３の他方に入力する。な
お、検波器１１ａ、１１ｂは一般的な２乗検波、全波整
流、あるいは半波整流回路でもよく、また、検波出力を
平滑して用いてもよい。

【００３５】比較器１３の出力を切替器１５の制御入力
端子に接続する。この切替器１５の一方の入力には正の
符号を持つ減衰係数を与え、他方の入力には負の符号を
持つ減衰係数を与える。また、切替器１５の出力は乗算
器１７の一方の入力に接続する。

【００３６】この乗算器１７の他方の入力には、図４に
示す対数回路１０５ｂの出力（ｌｏｇ（ｓ））を出力線
Ｌ₃を介して入力する。乗算器１７の出力は切替器１９
を経て積分器２１に出力される。この積分器２１の出力
は遅延器３Ｂの制御入力端子に接続する。

【００３７】一方、図４に示す減算器１０７ｂの出力
（ｌｏｇ（Ｒ）−ｌｏｇ（Ｌ））は出力線Ｌ₄を介して
自動バランス調整回路の制御部３０へ出力される。な
お、自動バランス制御回路については特願平−３−３０
３３２７号公報に詳しい。

【００３８】上記減算器１０７ｂの出力（ｌｏｇ（Ｒ）
−ｌｏｇ（Ｌ））の検波出力は出力線Ｌ₅を介して比較
器４１の一方に入力する。比較器４１の他方の入力には
スレッショールド値を与える。比較器４１の出力はＮＯ
Ｔ回路４３を至てＡＮＤ回路４５の一方に入力する。

【００３９】ＡＮＤ回路４５の一方の入力には、自動バ
ランス回路のゲート制御信号を出力線Ｌ₆を介して入力
する。ＡＮＤ回路４５の出力は出力線Ｌ₇により上記切
替器１９の制御入力端子へ入力する。

【００４０】また、本システム全体への一方の入力端子
Ａは自動バランス調整用ＶＣＡ、固定遅延器３Ａを至て
ステアリングデコーダの一方に接続し、また他方の入力
端子Ｂは自動バランス調整用ＶＣＡ、上記、可変遅延器
３Ｂを至てステアリングデコーダの他方に接続する。

【００４１】なお、乗算器１７はデジタル回路では一般
的にアナログ回路の場合、対数回路１０５ｂの出力（ｌ
ｏｇ（ｓ））信号を所定量減衰させた信号を、反転バッ
ファと、非反転バッファに接続し、この２種を比較器１
３の出力信号で切替える方式など種々の変形が可能であ
る。

【００４２】また、積分器２１は積分値を保持する素子
にリセット端子を持つものを用い、リセット信号を位相
補償動作のＯＮ／ＯＦＦ切換信号とするとなおよい。ま
た積分結果を一定値で制限するリミッタを通す構成のも
のなど様々な形態をとりうる。

【００４３】また可変遅延器３Ｂは所用帯域内の振幅が
一定で位相のみ変化する位相器やサンプル遅延器、また
特にデジタル回路の場合、ＦＩＲフィルタを用いたもの
でもよい。

【００４４】また固定遅延器３Ａは可変遅延器３Ｂの形
態に合わせ適宜用いればよく、可変遅延器３Ｂの形態に
よっては不要となる場合もある。

【００４５】次に、以上のように構成した本実施例の位
相補償回路の作用を説明する。

【００４６】出力線Ｌ₁、出力線Ｌ₂を介して伝送され
る信号の位相差を変化させたときの比較器１３の出力値
を各周波数をもつ信号をパラメータとして表現すると図
２に示すグラフになる。これは各素子が理想的に働き、
また遅延器７ａ、７ｂが１サンプル当たり１／４４１０
０（≒２２μｓ）の遅延を持つものとした場合である。

【００４７】この図より明らかなように、低周波から高
周波まで全て原点（０，０）を通過する線となる。また
第２象限と第４象限のみに存在するので位相の進み、遅
れにより比較器１３の出力は一意的に決まる。また低周
波時でも正負判定のみであるので、判定精度はデジタ
ル、アナログどちらで実現した場合においても高い（ビ
ット精度やノイズの影響を受けにくい）。そして入力信
号ＡとＢの位相差は誤差として出力線Ｌ₃の信号に顕著
に現れる。またこの誤差によりｌｏｇ（ｓ）−ｌｏｇ
（ｃ）減算器１０７ａの出力（ｌｏｇ（ｓ）−ｌｏｇ
（ｃ））が影響を受けるのでステアリング全体の特性に
与える影響が最も大きい。

【００４８】本発明ではこの出力線Ｌ₃の信号そのもの
をファクターとして位相補償を行うのでステアリング特
性全体が著しく改善される。

【００４９】また、切替器１９の制御信号は中央成分が
優勢であるときに加え、ｌｏｇ（Ｒ）−ｌｏｇ（Ｌ）が
０又は０に極めて近いとき（ｌｏｇ（Ｒ）−ｌｏｇ
（Ｌ）減算器１０７ｂの出力（ｌｏｇ（Ｒ）−ｌｏｇ
（Ｌ））の最大レベルを０ｄｂとしたとき−４０ｄｂ以
下が望ましい）にのみ位相補償回路のサンプル動作を行
う。したがってバランス調整により振幅誤差が極小であ
るときにのみ位相補償動作にうつるので、ｌｏｇ（ｓ）
に発生している誤差成分が単に位相差によるものである
ことを特定している。

【００５０】さらに、この信号を切替器１９で中央成分
が優勢でかつ音像移動がなくかつＡ、Ｂの振幅レベル差
が極小のとき、積分器２１へ充電する。この結果、積分
器２１では比較器１３で得た位相の進み、遅れの情報を
重畳したｌｏｇ（ｓ）の振幅レベルを積分し可変遅延器
３Ｂにより位相補償動作を行う。

【００５１】他方、中央成分が優勢でないとき、または
音像が移動中の場合、または振幅バランスに誤差がある
場合、またはｌｏｇ（ｓ）出力が０かそれに極めて近い
場合には、積分器２１はホールド状態となり、そのため
可変遅延器３Ｂに与える位相補償値はその直前の値のま
まホールドされ位相補償動作は行わない。

【００５２】なお、遅延器７ａ、７ｂは２サンプル以上
としたが、遅延量が大きいほど低周波域での感度が増加
するが、逆に高周波域での位相補償範囲が減少するので
サンプル周期を２２μｓとすると数サンプルが望まし
い。

【００５３】次に図３を参照して本発明に係る第２の実
施例を説明する。この第２の実施例が図１に示す位相補
償回路と比較して異なる点は、図１の比較器１３を減算
器２３に置き換え、また図１の乗算器１７の一方の入力
を固定減衰係数とし、他方の入力を減算器２３の出力線
Ｌ₁₁と接続した減衰器２５とする。また、図１の制御部
３０において、出力線Ｌ₄と該制御部３０内の切替器と
の間に減衰器３１を配設している。なお、本実施例の場
合、遅延器７ａ、７ｂは３〜４サンプル期間程度の遅延
が望ましい。その他の部分の構成は、前述した第１の実
施例と同じであるので説明を省く。

【００５４】また、この第２の実施例においては、遅延
器７ａ、減算器９ａ及び検波器１１ａが請求項２記載の
第１若しくは第２の比較手段を構成し、遅延器７ｂ、減
算器９ｂ及び検波器１１ｂが同第２若しくは第１の比較
手段を構成し、減算器２３が同減算手段を構成し、積分
器２１及び遅延器３が同制御手段を構成するものであ
る。また、さらに制御部３０、比較器４１、ＮＯＴ回路
４３及びＡＮＤ回路４５が請求項３記載の制御手段を構
成するものである。

【００５５】次に、第２の実施例の作用を図３を参照し
て説明する。本実施例においては、図１で示した比較器
１３の出力そのものを積分器２１に与え、結果として位
相補償信号そのものとして利用しているので、第１の実
施例に比較してより簡素な構成で同様の作用を実現でき
る。

【００５６】

【発明の効果】以上説明したように本発明に係る位相補
償回路は入力信号の周波数成分に拘らず、安定した位相
補償動作を実現できるものである。

【図面の簡単な説明】

【図１】本発明に係る第１の実施例の構成を示すブロッ
ク図である。

【図２】図１に示す第１の実施例における入力信号の周
波数をパラメータとした入力信号の位相差と比較器の出
力信号の関係を示す図である。

【図３】本発明に係る第２の実施例の構成を示すブロッ
ク図である。

【図４】従来の位相補償回路の構成を示すブロック図で
ある。

【図５】ドルビープロジックエンコード概念を説明する
図である。

【図６】ドルビープロジックデコーダのステアリング部
の構成を示すブロック図である。

【図７】従来例の位相補償回路に用いられている入力信
号の周波数をパラメータとした入力信号の位相差と加算
器の出力の関係を示す図である。

【符号の説明】

１電圧制御増幅器３遅延回路５帯域通過フィルタ７遅延器９減算器１１検波器１３比較器１５切替器１７乗算器１９切替器２１積分器２３減算器２５減衰器３０制御部３１減衰器４１比較器４３ＮＯＴ回路４５ＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】入力されるエンコードされたステレオ信
号を基に左チャネル、中央チャネル、右チャネル及びサ
ラウンドチャネルの４信号に変換すると共に当該ステレ
オ信号の位相差を補償する位相補償回路において、中央チャネルの優勢を検出する検出手段と、前記ステレオ信号の位相差を振幅量として獲得する獲得
手段と、前記ステレオ信号の位相差の進み若しくは遅れを識別す
る識別手段と、この識別手段で識別された進み若しくは遅れを前記獲得
手段で獲得された振幅量に畳重して出力する出力手段
と、入力されるステレオ信号の中央チャネルの優勢が前記検
出手段で検出されたときには当該ステレオ信号の一側の
他側に対する信号の遅延量を前記出力手段の出力信号に
基づいて制御する制御手段とを有することを特徴とする
位相補償回路。
【請求項２】入力されるエンコードされたステレオ信
号を基に左チャネル、中央チャネル、右チャネル及びサ
ラウンドチャネルの４信号に変換すると共に当該ステレ
オ信号の位相差を補償する位相補償回路において、中央チャネルの優勢を検出する検出手段と、前記ステレオ信号の一側の信号を他側の信号の所定量に
相当する分だけ遅延した信号とを比較する第１の比較手
段と、前記ステレオ信号の一側の信号の所定量に相当する分だ
け遅延した信号を他側の信号とを比較する第２の比較手
段と、前記第１の比較手段の出力値から第２の比較手段の出力
値を減算する減算手段と、入力されるステレオ信号の中央チャネルの優勢が前記検
出手段で検出されたときにはステレオ信号の一側の他側
に対する信号の遅延量を前記減算手段の出力信号に基づ
いて制御する制御手段とを有することを特徴とする位相
補償回路。
【請求項３】入力されるエンコードされたステレオ信
号を基に左チャネル、中央チャネル、右チャネル及びサ
ラウンドチャネルの４信号に変換すると共に当該ステレ
オ信号の位相差を補償する位相補償回路において、中央チャネルの優勢を検出する検出手段と、前記ステレオ信号の信号間の入力バランスを判定する判
定手段と、入力されるステレオ信号の中央チャネルの優勢が前記検
出手段で検出され、かつ前記判定手段で各信号の振幅量
がほぼ同程度であると判定されたときには当該ステレオ
信号の一側の他側に対する信号の遅延量を制御する制御
手段とを有することを特徴とする位相補償回路。