JPH05219047A - 同期用符号検出回路 - Google Patents
同期用符号検出回路Info
- Publication number
- JPH05219047A JPH05219047A JP4019677A JP1967792A JPH05219047A JP H05219047 A JPH05219047 A JP H05219047A JP 4019677 A JP4019677 A JP 4019677A JP 1967792 A JP1967792 A JP 1967792A JP H05219047 A JPH05219047 A JP H05219047A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- signal
- input
- circuit
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Radio Relay Systems (AREA)
Abstract
(57)【要約】
【構成】入力データ信号に含まれるＮビットの各ビット
をＭ列（Ｍは２以上の整数）軟判定用データ変換するＭ
列信号変換回路１０と、このＭ列の軟判定データをそれ
ぞれ入力し１ビットずつシフトした信号を出力するＭ個
のＮビットシフトレジスタ２０と、このＭ個のＮビット
シフトレジスタにそれぞれ対応してビットシフト信号を
入力し所定のしきい値レベルと比較してビット信号レベ
ルの有無を判定した後に外部から入力される基本同期パ
ターンとの一致不一致の相関検出を行うＭ個の比較加算
回路３０と、このＭ個の比較加算回路の各データを入力
して軟判定のための重み付けを行い同期符号判定を行う
演算回路４０とを含んでいる。 【効果】降雨減衰等のため回線品質が劣化しても同期用
符号の検出を確実に行うことができるとともに、同期判
定の時間を短縮できる。
をＭ列（Ｍは２以上の整数）軟判定用データ変換するＭ
列信号変換回路１０と、このＭ列の軟判定データをそれ
ぞれ入力し１ビットずつシフトした信号を出力するＭ個
のＮビットシフトレジスタ２０と、このＭ個のＮビット
シフトレジスタにそれぞれ対応してビットシフト信号を
入力し所定のしきい値レベルと比較してビット信号レベ
ルの有無を判定した後に外部から入力される基本同期パ
ターンとの一致不一致の相関検出を行うＭ個の比較加算
回路３０と、このＭ個の比較加算回路の各データを入力
して軟判定のための重み付けを行い同期符号判定を行う
演算回路４０とを含んでいる。 【効果】降雨減衰等のため回線品質が劣化しても同期用
符号の検出を確実に行うことができるとともに、同期判
定の時間を短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は同期用符号検出回路に関
し、特に衛星通信において降雨減衰等により回線品質が
劣化した場合でも衛星通信の受信系で確実な同期符号を
検出することができる同期用符号検出回路に関する。
し、特に衛星通信において降雨減衰等により回線品質が
劣化した場合でも衛星通信の受信系で確実な同期符号を
検出することができる同期用符号検出回路に関する。
【０００２】
【従来の技術】従来、この種の同期用符号検出回路は図
２で示される様に、シフトレジスタ１００は入力データ
信号９１のフレームの先頭に配列されている同期符号と
次に続く情報としてのデータ信号列から同期符号、例え
ば“１１０１１１”の６ビットを数フレームにわたって
検出するために、１ビットづつシフトしたシリアルビッ
ト信号９２を出力する。同期パターン比較回路１０１は
外部から基本同期パタン（すなわち“１１０１１１”の
符号）を入力してシリアルビット信号９２を１ビットず
つ比較して“１１０１１１”の符号と合致した時点で同
期符号検出信号９３を出力する。一致・不一致判定回路
１０２はこの動作を数フレームにわたって入力し、同期
符号の一致回数、不一致回数を計数するが、回線雑音等
により不一致の多い場合には、外部から一致回数の判定
しきい値信号を入力して、このしきい値信号に到達すれ
ば、合格（いわゆる後方保護）として同期符号検出信号
９４を出力してフレーム先頭の同期信号の発生回路を制
御していた。
２で示される様に、シフトレジスタ１００は入力データ
信号９１のフレームの先頭に配列されている同期符号と
次に続く情報としてのデータ信号列から同期符号、例え
ば“１１０１１１”の６ビットを数フレームにわたって
検出するために、１ビットづつシフトしたシリアルビッ
ト信号９２を出力する。同期パターン比較回路１０１は
外部から基本同期パタン（すなわち“１１０１１１”の
符号）を入力してシリアルビット信号９２を１ビットず
つ比較して“１１０１１１”の符号と合致した時点で同
期符号検出信号９３を出力する。一致・不一致判定回路
１０２はこの動作を数フレームにわたって入力し、同期
符号の一致回数、不一致回数を計数するが、回線雑音等
により不一致の多い場合には、外部から一致回数の判定
しきい値信号を入力して、このしきい値信号に到達すれ
ば、合格（いわゆる後方保護）として同期符号検出信号
９４を出力してフレーム先頭の同期信号の発生回路を制
御していた。
【０００３】
【発明が解決しようとする課題】上述した従来の同期用
符号検出回路は、入力したデータ列のうち例えば６ビッ
ト構成の同期符号が基本パタンの６ビットと１ビットで
も相違すれば不一致と判定しているので冗長度が少な
い。したがって回線品質が劣化した時に、同期符号の不
一致が極めて多い場合には、一致回数のしきい値に達す
るまでに判定時間がかかりすぎる欠点がある。
符号検出回路は、入力したデータ列のうち例えば６ビッ
ト構成の同期符号が基本パタンの６ビットと１ビットで
も相違すれば不一致と判定しているので冗長度が少な
い。したがって回線品質が劣化した時に、同期符号の不
一致が極めて多い場合には、一致回数のしきい値に達す
るまでに判定時間がかかりすぎる欠点がある。
【０００４】本発明の目的は同期符号の各ビットの比較
判定に当り、軟判定相関検出の技術を採用して各ビット
の符号判定に冗長度をもたせることにより、同期判定時
間を短縮した効率的な同期用符号検出回路を提供するこ
とにある。
判定に当り、軟判定相関検出の技術を採用して各ビット
の符号判定に冗長度をもたせることにより、同期判定時
間を短縮した効率的な同期用符号検出回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】衛星を経由して受信され
るＴＤＭＡ通信等の入力データ信号を入力して、この入
力データに含まれるＮ（Ｎは整数）ビットで構成される
同期用符号を検出し、あらかじめ定められた基本同期パ
ターンと比較して一致不一致を判定して所定の相関最大
値回数が得られた後にフレーム同期タイミング信号を発
生する同期符号発生回路において、前記入力データ信号
に含まれるＮビットの各ビットをＭ列（Ｍは２以上の整
数）軟判定用データに変換するＭ列信号変換回路と、こ
のＭ列の軟判定データをそれぞれ入力しビットずつシフ
トした信号を出力するＭ個のＮビットシフトレジスタ
と、このＭ個のＮビットシフトレジスタにそれぞれ対応
してビットをシフト信号を入力し所定のしきい値レベル
と比較してビット信号レベルの有無を判定した後に外部
から入力される基本同期パターンとの一致不一致の相関
検出を行うＭ個の比較加算回路と、このＭ個の比較加算
回路の各データを入力して軟判定のための重み付けを行
い同期符号判定を行う演算回路とを含む。
るＴＤＭＡ通信等の入力データ信号を入力して、この入
力データに含まれるＮ（Ｎは整数）ビットで構成される
同期用符号を検出し、あらかじめ定められた基本同期パ
ターンと比較して一致不一致を判定して所定の相関最大
値回数が得られた後にフレーム同期タイミング信号を発
生する同期符号発生回路において、前記入力データ信号
に含まれるＮビットの各ビットをＭ列（Ｍは２以上の整
数）軟判定用データに変換するＭ列信号変換回路と、こ
のＭ列の軟判定データをそれぞれ入力しビットずつシフ
トした信号を出力するＭ個のＮビットシフトレジスタ
と、このＭ個のＮビットシフトレジスタにそれぞれ対応
してビットをシフト信号を入力し所定のしきい値レベル
と比較してビット信号レベルの有無を判定した後に外部
から入力される基本同期パターンとの一致不一致の相関
検出を行うＭ個の比較加算回路と、このＭ個の比較加算
回路の各データを入力して軟判定のための重み付けを行
い同期符号判定を行う演算回路とを含む。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図３は本実
施例の軟判定相関検出法を説明する説明図である。図１
の実施例の説明に入いる前に、本発明で採用する軟判定
相関検出法を図３により説明する。今入力データ信号に
おける１ビットが点線の理想パルスに対して実線の入力
パルスが入力された場合に、この入力パルスは情報１ビ
ット当りのエネルギーＥＯと雑音電力密度ＮＯの比で表
される。ここで信号パルスありのしきい値を５とする
と、従来例では巨視的に見て図３（ａ）は“１”レベル
と判定し、図３（ｂ）は巨視的に見て“０”レベルと判
定する。本実施例では、このパルス幅を１〜Ｍ列に変換
して各列についてＥＯ／ＮＯの情報エネルギーを検出し
てしきい値５と比較して判定する。図３（ａ）では一列
目はＥＯ／ＮＯが４程度であるが、２〜Ｍ列までのＥＯ
／ＮＯはしきい値５以上であるので、１列〜Ｍ列までの
演算結果は“１”レベルと判定される。次に図３（ｂ）
の場合に、１，２列はしきい値５以上であるが、３〜Ｍ
列までのレベルはしきい値５以下なので、全体の演算結
果として“０”レベル（信号パルスなし）と判定され
る。このように１つのパルス信号をＭ列に変換すること
により冗長度のある判定を可能としている。
る。図１は本発明の一実施例のブロック図、図３は本実
施例の軟判定相関検出法を説明する説明図である。図１
の実施例の説明に入いる前に、本発明で採用する軟判定
相関検出法を図３により説明する。今入力データ信号に
おける１ビットが点線の理想パルスに対して実線の入力
パルスが入力された場合に、この入力パルスは情報１ビ
ット当りのエネルギーＥＯと雑音電力密度ＮＯの比で表
される。ここで信号パルスありのしきい値を５とする
と、従来例では巨視的に見て図３（ａ）は“１”レベル
と判定し、図３（ｂ）は巨視的に見て“０”レベルと判
定する。本実施例では、このパルス幅を１〜Ｍ列に変換
して各列についてＥＯ／ＮＯの情報エネルギーを検出し
てしきい値５と比較して判定する。図３（ａ）では一列
目はＥＯ／ＮＯが４程度であるが、２〜Ｍ列までのＥＯ
／ＮＯはしきい値５以上であるので、１列〜Ｍ列までの
演算結果は“１”レベルと判定される。次に図３（ｂ）
の場合に、１，２列はしきい値５以上であるが、３〜Ｍ
列までのレベルはしきい値５以下なので、全体の演算結
果として“０”レベル（信号パルスなし）と判定され
る。このように１つのパルス信号をＭ列に変換すること
により冗長度のある判定を可能としている。
【０００７】次に図１の実施例の構成および動作を説明
する。入力データ列９１はＭ信号変換回路１０により、
前述のようにＭ列に変換されたＭ列軟判定データ１とし
て並列に符号列を出力する。なお、図３の説明では模式
的にレベルを１０進数１〜１０としたが、実際には２進
符号でその各レベルを出力している。Ｎビットシフトレ
ジスタ２０−１〜２０−Ｍは、同期信号が従来例で説明
したようにＮ＝６とした場合に、６ビット単位で同期号
の一致・不一致を比較するために１ビットずつシフトし
て送出する。このシリアルビット信号２はＭ個並列に比
較加算回路２０−１〜２０−Ｍに送出される。比較加算
回路３０−１〜３０−Ｍはシリアルビット信号２が入力
され、図３のしきい値５以上のビットが抽出される。こ
のビット信号がＮビットの同期符号基本パタン信号９５
を１ビットごとに一致が不一致かを比較して加算し、加
算値が示すＬ（Ｌ：正の整数）ビット信号３がＭ列ごと
に出力される。演算回路４０ではこのＭ列のデータを重
みづけした後に演算結果の信号４としてＳ（Ｓ：正の整
数）ビットで出力する。大小比較回路５０では記憶回路
６０に記憶されている現在の１ビット前までの最大加算
数信号５と信号４とを比較し、信号４の値の方が大きい
場合に信号６を出力する。さらに記憶回路６０は外部か
ら基準同期パタン信号との一致回数のしきい値を与える
相関最大値信号１１を記憶する。大小比較回路５０は、
この相関最大値１１を読み込み、この相関最大値に達す
るまで大小比較を行う。この一致回数のしきい値に達し
た時点でその発生タイミングを記憶回路６０に記憶する
とともに制御信号８をフレーム同期パルスを発生させる
ためのフレーム同期制御回路８０に送出する。フレーム
同期制御回路８０はクロック１２と位相合わせを行い後
続する復号回路（図示せず）に同期制御信号９を送る。
する。入力データ列９１はＭ信号変換回路１０により、
前述のようにＭ列に変換されたＭ列軟判定データ１とし
て並列に符号列を出力する。なお、図３の説明では模式
的にレベルを１０進数１〜１０としたが、実際には２進
符号でその各レベルを出力している。Ｎビットシフトレ
ジスタ２０−１〜２０−Ｍは、同期信号が従来例で説明
したようにＮ＝６とした場合に、６ビット単位で同期号
の一致・不一致を比較するために１ビットずつシフトし
て送出する。このシリアルビット信号２はＭ個並列に比
較加算回路２０−１〜２０−Ｍに送出される。比較加算
回路３０−１〜３０−Ｍはシリアルビット信号２が入力
され、図３のしきい値５以上のビットが抽出される。こ
のビット信号がＮビットの同期符号基本パタン信号９５
を１ビットごとに一致が不一致かを比較して加算し、加
算値が示すＬ（Ｌ：正の整数）ビット信号３がＭ列ごと
に出力される。演算回路４０ではこのＭ列のデータを重
みづけした後に演算結果の信号４としてＳ（Ｓ：正の整
数）ビットで出力する。大小比較回路５０では記憶回路
６０に記憶されている現在の１ビット前までの最大加算
数信号５と信号４とを比較し、信号４の値の方が大きい
場合に信号６を出力する。さらに記憶回路６０は外部か
ら基準同期パタン信号との一致回数のしきい値を与える
相関最大値信号１１を記憶する。大小比較回路５０は、
この相関最大値１１を読み込み、この相関最大値に達す
るまで大小比較を行う。この一致回数のしきい値に達し
た時点でその発生タイミングを記憶回路６０に記憶する
とともに制御信号８をフレーム同期パルスを発生させる
ためのフレーム同期制御回路８０に送出する。フレーム
同期制御回路８０はクロック１２と位相合わせを行い後
続する復号回路（図示せず）に同期制御信号９を送る。
【０００８】
【発明の効果】以上説明したように本発明は、同期用符
号検出回路に軟判定相関最大値検出回路を備える事によ
り、降雨減衰等のため回線品質が劣化しても、同期用符
号の検出を確実に行うことができるとともに、同期判定
の時間を短縮できる効果がある。
号検出回路に軟判定相関最大値検出回路を備える事によ
り、降雨減衰等のため回線品質が劣化しても、同期用符
号の検出を確実に行うことができるとともに、同期判定
の時間を短縮できる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来の同期用符号検出回路のブロック図であ
る。
る。
【図３】本実施例の軟判定相関検出法の説明図である。
１０ Ｍ列信号変換回路 ２０−１〜２０−Ｍ Ｎビットシフトレジスタ ３０−１〜３０−Ｍ 比較加算回路 ４０ 演算回路 ５０ 大小比較回路 ６０ 記憶回路 ８０ フレーム同期制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/08 Ａ 7928−5Ｋ
Claims (1)
- 【請求項１】 衛星を経由して受信されるＴＤＭＡ通信
等の入力データ信号を入力して、この入力データに含ま
れるＮ（Ｎは整数）ビットで構成される同期用符号を検
出し、あらかじめ定められた基本同期パターンと比較し
て一致不一致を判定して所定の相関最大値回数が得られ
た後にフレーム同期タイミング信号を発生する同期符号
発生回路において、前記入力データ信号に含まれるＮビ
ットの各ビットをＭ列（Ｍは２以上の整数）軟判定用デ
ータに変換するＭ列信号変換回路と、このＭ列の軟判定
データをそれぞれ入力し１ビットずつシフトした信号を
出力するＭ個のＮビットシフトレジスタと、このＭ個の
Ｎビットシフトレジスタにそれぞれ対応してビットシフ
ト信号を入力し所定のしきい値レベルと比較してビット
信号レベルの有無を判定した後に外部から入力される基
本同期パターンとの一致不一致の相関検出を行うＭ個の
比較加算回路と、このＭ個の比較加算回路の各データを
入力して軟判定のための重み付けを行い同期符号判定を
行う演算回路とを含むことを特徴とする同期用符号検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019677A JPH05219047A (ja) | 1992-02-05 | 1992-02-05 | 同期用符号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019677A JPH05219047A (ja) | 1992-02-05 | 1992-02-05 | 同期用符号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219047A true JPH05219047A (ja) | 1993-08-27 |
Family
ID=12005865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4019677A Withdrawn JPH05219047A (ja) | 1992-02-05 | 1992-02-05 | 同期用符号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05219047A (ja) |
-
1992
- 1992-02-05 JP JP4019677A patent/JPH05219047A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |