JPH05216439A - Multigradation driving circuit for liquid crystal - Google Patents
Multigradation driving circuit for liquid crystalInfo
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- JPH05216439A JPH05216439A JP2252192A JP2252192A JPH05216439A JP H05216439 A JPH05216439 A JP H05216439A JP 2252192 A JP2252192 A JP 2252192A JP 2252192 A JP2252192 A JP 2252192A JP H05216439 A JPH05216439 A JP H05216439A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶の駆動回路に係
り、特に、多階調表示に適した多階調駆動回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal drive circuit, and more particularly to a multi-gradation drive circuit suitable for multi-gradation display.
【０００２】[0002]
【従来の技術】近年、ノート型パーソナルコンピュータ
（以下、パソコンと略記）およびブック型パソコン等の
いわゆる携帯型パソコンが普及しつつある。これらの携
帯型パソコンでは、そのキーデバイスとして、液晶表示
装置が用いられている。この液晶表示装置にあっては、
ＣＲＴディスプレイと同様に、カラ−化、多色化の要望
が強まっている。2. Description of the Related Art In recent years, so-called portable personal computers such as notebook type personal computers (hereinafter abbreviated as personal computers) and book type personal computers are becoming popular. In these portable personal computers, a liquid crystal display device is used as the key device. In this liquid crystal display device,
Similar to CRT displays, there are increasing demands for colorization and multicolor.
【０００３】液晶表示装置のカラ−化の方法としては、
赤（Ｒ），緑（Ｇ）、青（Ｂ）のカラーフィルタを用
い、それぞれを液晶の各画素に配置することで実現して
いる。また、多色化の方法としては、特開昭６３−３０
４２２９号公報に開示されているものがある。これは、
液晶に印加する電圧をｍレベル用意し、液晶の多階調駆
動回路へ入力することで、液晶の多階調駆動回路は、表
示データの階調情報によって、ｍレベルの電圧のうち一
つを選択して、液晶の各画素に印加し、ｍ3色を実現し
ている。As a method of colorizing a liquid crystal display device,
This is realized by using red (R), green (G), and blue (B) color filters and arranging them respectively in each pixel of the liquid crystal. Further, as a method of producing multiple colors, Japanese Patent Laid-Open No. 63-30
There is one disclosed in Japanese Patent No. 4229. this is,
By preparing the voltage to be applied to the liquid crystal at m levels and inputting it to the liquid crystal multi-gradation driving circuit, the liquid crystal multi-gradation driving circuit can select one of the m-level voltages according to the gray level information of the display data. It is selected and applied to each pixel of the liquid crystal to realize m 3 colors.
【０００４】なお、本明細書では、ｍレベルの階調表示
を行うために液晶の多階調駆動回路へ入力する電圧（も
しくは電流）を、階調レベル信号と定義する。従って、
本従来例での階調レベル信号は、ｍ個の電圧ということ
になる。In this specification, the voltage (or current) input to the multi-gradation driving circuit of the liquid crystal for displaying m-level gradation is defined as a gradation level signal. Therefore,
The gradation level signal in this conventional example is m voltages.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の技術の
場合、ｍ＝８、すなわち、５１２色表示までは、液晶の
多階調駆動回路のチップサイズから実現可能である。と
ころが、マルチメディアによる液晶表示装置のフルカラ
ー化（すなわち２６万色、１６００万色）への対応を考
慮すると、ｍ＝６４またはｍ＝２５６となり、入力する
電圧レベル、すなわち、階調レベル信号が多くなる。し
かし、このように多くの階調レベル信号を用意すること
は、液晶の多階調駆動回路のチップサイズ、基板の配
線、電源回路の規模等を考慮すると、実現が困難であ
る。In the case of the conventional technique described above, up to m = 8, that is, up to 512 colors can be realized from the chip size of the liquid crystal multi-gradation driving circuit. However, considering the support for full-colorization (that is, 260,000 colors, 16 million colors) of the liquid crystal display device by multimedia, m = 64 or m = 256, and the input voltage level, that is, the gradation level signal is large. Become. However, it is difficult to prepare such a large number of gradation level signals in consideration of the chip size of the liquid crystal multi-gradation driving circuit, the wiring of the substrate, the scale of the power supply circuit, and the like.
【０００６】このように、上記従来の技術は、液晶表示
装置のフルカラー化の場合、液晶の多階調駆動回路への
入力電圧本数（すなわち、階調レベル信号）が多く、液
晶の多階調駆動回路ＬＳＩとしての実現性に問題があっ
た。As described above, in the above-mentioned conventional technique, in the case of full-color liquid crystal display device, the number of input voltages (that is, gradation level signals) to the liquid crystal multi-gradation driving circuit is large, and the liquid crystal multi-gradation is performed. There was a problem in the realization as a drive circuit LSI.
【０００７】本発明の目的は、液晶表示装置のフルカラ
ー化に対応すべく、少ない階調レベル信号入力で、多色
化を実現する多階調表示に適した多階調駆動回路を提供
することにある。It is an object of the present invention to provide a multi-gradation driving circuit suitable for multi-gradation display which realizes multi-coloring with a small number of gradation level signal inputs in order to cope with full-color liquid crystal display devices. It is in.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明の一態様によれば、階調情報を受けて、多階
調表示するための液晶印加電圧を発生する多階調駆動回
路において、複数個の電流源を有する電流源部と、これ
らの電流源からの電流を、階調情報に対応して選択して
加算する電流加算部と、加算された電流を電圧に変換す
る電流電圧変換部とを有することを特徴とする多階調駆
動回路が提供される。In order to achieve the above object, according to one aspect of the present invention, a multi-gradation drive is provided which receives gray-scale information and generates a liquid crystal applied voltage for multi-gradation display. In the circuit, a current source unit having a plurality of current sources, a current addition unit that selects and adds currents from these current sources in accordance with grayscale information, and converts the added currents to voltages. There is provided a multi-gradation drive circuit having a current-voltage conversion unit.
【０００９】電流電圧変換部は、加算した電流を蓄積し
て電圧を生成する電流蓄積部と、その蓄積した電流を放
電して、電流蓄積部を初期化する電流放電部とを備える
もので構成することができる。電流蓄積部としては、コ
ンデンサを用いることができる。The current-voltage conversion unit comprises a current storage unit that stores the added current to generate a voltage and a current discharge unit that discharges the stored current and initializes the current storage unit. can do. A capacitor can be used as the current storage unit.
【００１０】本発明は、電流源が出力する電流の大きさ
を監視し、電流源の電流の大きさを制御する監視部をさ
らに有することができる。The present invention may further include a monitor for monitoring the magnitude of the current output by the current source and controlling the magnitude of the current of the current source.
【００１１】また、本発明は、各々の電流源が出力する
電流の大きさを微調整する手段をさらに備えることがで
きる。The present invention may further comprise means for finely adjusting the magnitude of the current output by each current source.
【００１２】電流源部は、同一の電流を出力する複数個
の電流源で構成することができる。The current source section can be composed of a plurality of current sources that output the same current.
【００１３】また、電流源部は、ｎｂｉｔの階調情報に
対応して重み付けしたｎ個の電流源で構成することがで
きる。この場合、電流加算部は、ｎ個の電流源のうちｎ
ｂｉｔの階調情報に対応した電流を選択して加算するも
のとすることができる。Further, the current source section can be composed of n current sources weighted corresponding to the n-bit gradation information. In this case, the current adder is configured to use n current sources out of n current sources.
It is possible to select and add currents corresponding to bit gradation information.
【００１４】さらに、電流源部は、デジタル表示データ
の赤、緑、青、各々の階調情報に対して、異なる重み付
けをした電流源で構成することができる。Further, the current source section can be constituted by current sources in which red, green and blue gradation information of the digital display data are weighted differently.
【００１５】[0015]
【作用】電流源部は、複数個の電流源からそれぞれ予め
定め等大きさの電流を出力する。この電流の大きさは、
すべて均等とするか、重み付けをした大きさとすること
ができる。The current source unit outputs a current of a predetermined equal size from each of the plurality of current sources. The magnitude of this current is
All can be equal or weighted.
【００１６】電流加算部は、これらの電流源からの電流
を、階調情報に対応して選択して加算する。電流源の選
択は、階調情報に示す階調を得るに必要な印加電圧に対
応する電流となる、１または２以上の電流源を選ぶこと
により行なう。２以上の電流源が選択された場合、それ
らの電流は重ね合わされて加算される。The current adder selects and adds the currents from these current sources according to the gradation information. The selection of the current source is performed by selecting one or two or more current sources that have a current corresponding to the applied voltage required to obtain the gradation shown in the gradation information. If more than one current source is selected, their currents are superimposed and added.
【００１７】電流電圧変換部は、加算された電流を電圧
に変換する。変換は、例えば、コンデンサ等で、加算し
た電流を蓄積して電圧を生成することによって行なうこ
とができる。なお、電流電圧変換部は、蓄積された電流
を放電することにより初期化することができる。The current-voltage converter converts the added current into a voltage. The conversion can be performed, for example, by accumulating the added current and generating a voltage with a capacitor or the like. The current-voltage converter can be initialized by discharging the accumulated current.
【００１８】なお、電流源部は、階調情報ｂｉｔ数に対
応した電流源を設け、それぞれの電流源の電流を階調情
報に対応して重み付けを行うことができる。これによ
り、必要な電流源の数を、重み付けを行なわない場合に
比べて、減少させることができる。The current source unit can be provided with a current source corresponding to the number of gradation information bits, and the current of each current source can be weighted corresponding to the gradation information. As a result, the number of required current sources can be reduced as compared with the case where weighting is not performed.
【００１９】[0019]
【実施例】以下、本発明の実施例について、図面を用い
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２０】まず、本発明の多階調駆動回路が用いられ
る液晶表示装置の実施例について、図２１を参照して説
明する。First, an embodiment of a liquid crystal display device using the multi-gradation driving circuit of the present invention will be described with reference to FIG.
【００２１】図２１に示す液晶表示装置は、複数の画素
がマトリクス状に配置され、それらの画素で画像のカラ
ー表示を行なう液晶パネル１１４と、複数の多階調駆動
回路１２１，１２２，…１２３をカスケード接続したデ
ータドライバ１２０と、走査ドライバ１１５とを有す
る。In the liquid crystal display device shown in FIG. 21, a plurality of pixels are arranged in a matrix and a liquid crystal panel 114 for displaying an image in color by these pixels, and a plurality of multi-gradation driving circuits 121, 122, ... 123. The data driver 120 and the scan driver 115 are connected in cascade.
【００２２】なお、図２１において、７８はホールド信
号、１２はゲート信号、２８は監視部充電信号、６１は
１ラインラッチ信号、１３はラッチ信号、１４は表示デ
ータ、６９は右シフトスタート／左シフトエンド信号、
７０は右シフトエンド／左シフトスタート信号である。In FIG. 21, 78 is a hold signal, 12 is a gate signal, 28 is a monitor charging signal, 61 is a 1-line latch signal, 13 is a latch signal, 14 is display data, 69 is right shift start / left. Shift end signal,
Reference numeral 70 is a right shift end / left shift start signal.
【００２３】液晶パネル１１４は、データドライバ１２
０の出力信号線１２０ａの１本と、走査ドライバ１１５
の信号線１１５ａの１本との交点に、１画素ＭＯＳトラ
ンジスタ１１６と、液晶容量１１７と、付加容量１１８
とが配置される構成となっている。これらが、液晶パネ
ル１４の１画素を構成する。The liquid crystal panel 114 includes a data driver 12
One of the output signal lines 120a of 0 and the scan driver 115
At the intersection with one of the signal lines 115 a of 1 pixel MOS transistor 116, liquid crystal capacitance 117, and additional capacitance 118.
And are arranged. These form one pixel of the liquid crystal panel 14.
【００２４】なお、多階調駆動回路１２１等は、後述す
る各実施例の多階調駆動回路で構成することができる。
また、この場合、例えば、１の多階調駆動回路を１のＬ
ＳＩ（Large Scale Integrated-circuit）とすることが
できる。The multi-gradation driving circuit 121 and the like can be constructed by the multi-gradation driving circuit of each embodiment described later.
Further, in this case, for example, one multi-gradation driving circuit is connected to one L
It can be SI (Large Scale Integrated-circuit).
【００２５】このような構成において、１ライン分の表
示データ１４は、ラッチ信号１３によってデータドライ
バ１２０に順次書き込まれる。１ラインラッチ信号６
１、監視部充電信号２８、ゲート信号１２、ホールド信
号７８によって、データドライバは、入力された１ライ
ン分の表示データに対応した液晶印加電圧を生成出力す
る。この液晶印加電圧は、液晶パネル１１４に配置され
ている全ての１画素ＭＯＳトランジスタ１１６のドレイ
ンに加えられる。一方、走査ドライバ１１５は、走査シ
フト信号１１２の入力によって、走査するラインを順次
替える。走査ドライバ１１５の出力は、各１画素ＭＯＳ
トランジスタ１１６のゲートに接続されているので、走
査ラインの液晶容量１１７、付加容量１１８には、デー
タドライバが生成出力した電圧が蓄積される。In such a configuration, the display data 14 for one line is sequentially written in the data driver 120 by the latch signal 13. 1 line latch signal 6
1, the monitor driver charging signal 28, the gate signal 12, and the hold signal 78 cause the data driver to generate and output a liquid crystal applied voltage corresponding to the input display data for one line. This liquid crystal applied voltage is applied to the drains of all the one-pixel MOS transistors 116 arranged in the liquid crystal panel 114. On the other hand, the scan driver 115 sequentially changes the line to be scanned by the input of the scan shift signal 112. The output of the scan driver 115 is 1 pixel each
Since it is connected to the gate of the transistor 116, the voltage generated and output by the data driver is accumulated in the liquid crystal capacitance 117 and the additional capacitance 118 of the scanning line.
【００２６】このようにして、各画素において、表示デ
ータに対応した階調で表示が行なわれ、結果として、多
色表示が行なえる。In this way, each pixel is displayed with a gradation corresponding to the display data, and as a result, multicolor display can be performed.
【００２７】以下、本発明の多階調駆動回路の実施例に
ついて、図面を参照して説明する。Embodiments of the multi-gradation driving circuit of the present invention will be described below with reference to the drawings.
【００２８】図１は、本発明の１実施例の構成の概要を
示すブロック図である。FIG. 1 is a block diagram showing the outline of the configuration of one embodiment of the present invention.
【００２９】本実施例は、ｎｂｉｔの階調情報をラッチ
するためのデータラッチ部１と、複数の電流源を有する
電流源部２と、電流源部２の複数の電流源からの電流
を、階調情報に対応して選択して加算する電流加算部３
と、加算された電流を蓄積する電流蓄積部５と、蓄積さ
れた電流を放電する電流放電部６と、電流蓄積部５の出
力電圧を増幅する増幅部７と、電流蓄積部５の容量Ｃの
バラツキを補正するための監視部４とを備える。In this embodiment, a data latch unit 1 for latching n-bit gradation information, a current source unit 2 having a plurality of current sources, and currents from a plurality of current sources of the current source unit 2 are provided. Current adder 3 for selecting and adding corresponding to gradation information
A current storage unit 5 that stores the added current, a current discharge unit 6 that discharges the stored current, an amplification unit 7 that amplifies the output voltage of the current storage unit 5, and a capacitance C of the current storage unit 5. And a monitoring unit 4 for correcting the variation.
【００３０】電流蓄積部５は、容量Ｃのコンデンサとし
て機能し、電流放電部６と共に、加算された電流を電圧
に変換する電流電圧変換部として機能する。The current accumulating section 5 functions as a capacitor having a capacitance C, and together with the current discharging section 6, functions as a current-voltage converting section that converts the added current into a voltage.
【００３１】ここで、説明を明瞭にするために、液晶１
画素に限定して図１の動作を説明する。Here, in order to clarify the explanation, the liquid crystal 1
The operation of FIG. 1 will be described by limiting to pixels.
【００３２】ｎｂｉｔの階調情報を信号線１４より入力
し、信号線１３のラッチ信号によってデータラッチ部１
に書き込む。そして、データラッチ部１は、信号線１２
から入力されるゲート信号によって、信号線８、９、１
０、１１を使って、入力した階調情報を、一定時間、電
流加算部３へ出力する。信号線８、９、１０、１１は、
階調情報のｂｉｔに対応して２0、２1、２2、…２の
（ｎ−１）乗の重み付け出力になっている。The n-bit gradation information is input from the signal line 14 and the data latch unit 1 receives the latch signal from the signal line 13.
Write in. Then, the data latch unit 1 uses the signal line 12
Depending on the gate signal input from the signal lines 8, 9, 1
The input gradation information is output to the current adding unit 3 for a certain period of time using 0 and 11. The signal lines 8, 9, 10, 11 are
2 (n-1) th power of 2 0 , 2 1 , 2 2 , ... Corresponding to the bit of gradation information is output.
【００３３】電流源部２は、前記重み付けに対応した電
流量を、電流加算部３と監視部４へ出力する。そして、
電流加算部３は、データラッチ部１からの階調情報によ
る重み付け出力にしたがって、電流源部２が出力する重
み付けされた電流を加算し、電流蓄積部５へ信号線１７
を使って出力する。例えば、ゲート信号が”Ｈ”の期間
をゲートＯＮ期間として、データラッチ部１が入力した
階調情報を、信号線８、９、１０、１１を使って電流加
算部３へ出力するものと定義し、この時間をＴｏｎ（ｓ
ｅｃ）とする。そして、この間、電流加算部３が出力す
る電流をｉとする。この場合、電流蓄積部５に供給され
た電流によって発生する電圧Ｖｃは、 Ｖｃ＝（１／Ｃ）＊ｉ＊Ｔｏｎ となる。ここで、Ｃは、電流蓄積部５の容量である。The current source unit 2 outputs the amount of current corresponding to the weighting to the current adding unit 3 and the monitoring unit 4. And
The current adding unit 3 adds the weighted currents output from the current source unit 2 in accordance with the weighted output from the data latch unit 1 based on the grayscale information, and outputs the signal lines 17 to the current accumulating unit 5.
To output. For example, it is defined that the gradation information input by the data latch unit 1 is output to the current adding unit 3 using the signal lines 8, 9, 10, and 11 with the period in which the gate signal is “H” as the gate ON period. This time, Ton (s
ec). Then, during this period, the current output by the current adding unit 3 is i. In this case, the voltage Vc generated by the current supplied to the current storage unit 5 is Vc = (1 / C) * i * Ton. Here, C is the capacity of the current storage unit 5.
【００３４】すなわち、Ｔｏｎ＝一定とすると、電流加
算部３で発生した電流ｉは階調情報に相応したものであ
ることから、Ｖｃは、階調情報に相応した電圧となる。
そして、電流蓄積部５で発生した電圧Ｖｃを増幅部７で
増幅し、液晶１画素の電極に加えることで、Ｖｃに応じ
た階調を得ることができる。That is, assuming that Ton = constant, the current i generated in the current adder 3 corresponds to the gradation information, so Vc becomes a voltage corresponding to the gradation information.
Then, the voltage Vc generated in the current accumulator 5 is amplified by the amplifier 7 and applied to the electrode of one pixel of the liquid crystal, so that a gradation corresponding to Vc can be obtained.
【００３５】また、電流放電部６は、次の階調情報に相
応した電流量を電流蓄積部５へ蓄積しＶｃを発生させる
ために、前回に蓄積した電流を放電し、初期状態に戻す
ものである。Further, the current discharging unit 6 discharges the previously accumulated current to restore the initial state in order to accumulate the amount of current corresponding to the next gradation information in the current accumulating unit 5 and generate Vc. Is.
【００３６】さらに、監視部４は、電流蓄積部５の容量
Ｃのバラツキを補正するためのもので、電流源部２の出
力する電流を監視し、電流源の出力する電流を変化させ
ることで、容量Ｃのバラツキを制御する。Further, the monitoring unit 4 is for correcting the variation in the capacitance C of the current storage unit 5, and monitors the current output by the current source unit 2 and changes the current output by the current source. , The variation of the capacitance C is controlled.
【００３７】次に、本実施例について、図２に示す具体
的な回路例と、図３に示すタイミングチャートを参照し
てさらに詳細に説明する。なお、図２において、図１に
示すされるものと同様のものには、同一符号を付してあ
る。Next, the present embodiment will be described in more detail with reference to the specific circuit example shown in FIG. 2 and the timing chart shown in FIG. In FIG. 2, the same components as those shown in FIG. 1 are designated by the same reference numerals.
【００３８】電流源部２は、その構成要素として、重み
付けされた電流量を出力する電流源２１、２２、２３、
…２４を有する。電流源２１、２２、２３、２４は、デ
ータラッチ部１が出力する階調情報に対応しており、階
調情報がｎｂｉｔであればｎ個の電流源が必要である。
そして、それぞれの電流量は、データラッチ部１の出力
２0、２1、２2、…２の（ｎ−１）乗に対応して、２0＊
ｉ、２1＊ｉ、２2＊ｉ、…（２の（ｎ−１）乗）＊ｉと
してある。The current source section 2 includes, as its constituent elements, current sources 21, 22, 23, which output weighted current amounts.
... has 24. The current sources 21, 22, 23, 24 correspond to the gradation information output by the data latch unit 1, and if the gradation information is nbit, n current sources are required.
The respective current amounts correspond to the outputs 2 0 , 2 1 , 2 2 , ... 2 of the data latch unit 1 raised to the (n−1) th power, and 2 0 *
i, 2 1 * i, 2 2 * i, ... (2 to the (n−1) th power) * i.
【００３９】監視部４は、その構成要素として、電流蓄
積部５と同じ容量Ｃを有するコンデンサ２５と、誤差補
正参照電圧源２６と、コンパレータ２７と、スイッチ３
４と、コンデンサ２５の放電スイッチ３５とを有する。The monitoring section 4 has, as its constituent elements, a capacitor 25 having the same capacitance C as the current storage section 5, an error correction reference voltage source 26, a comparator 27, and a switch 3.
4 and a discharge switch 35 of the capacitor 25.
【００４０】電流加算部３は、その構成要素として、ス
イッチ３０、３１、３２、…３３を有する。各スイッチ
３０、３１、３２、…３３の出力側は、共通に接続さ
れ、電流を加算できるようになっている。ここで、スイ
ッチとしては、ＭＯＳトランジスタを用いている。The current adder 3 has switches 30, 31, 32, ... 33 as its constituent elements. The output sides of the switches 30, 31, 32, ... 33 are commonly connected so that currents can be added. Here, a MOS transistor is used as the switch.
【００４１】次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
【００４２】ゲートＯＮ期間にデータラッチ部１が出力
した階調情報が、２進数でＬＳＢから（１００１）であ
るとする。すなわち、信号線８には１、信号線９には
０、信号線１０には０、信号線１１には１がそれぞれ出
力される。この時、電流加算部３のＭＯＳスイッチ３
０、３３がＯＮ状態となり、電流加算部３の出力は、次
式のようになる。It is assumed that the gradation information output by the data latch unit 1 during the gate ON period is a binary number from LSB to (1001). That is, 1 is output to the signal line 8, 0 is output to the signal line 9, 0 is output to the signal line 10, and 1 is output to the signal line 11. At this time, the MOS switch 3 of the current adding unit 3
0 and 33 are turned on, and the output of the current addition unit 3 is as in the following equation.
【００４３】２0＊ｉ＋２3＊ｉ＝９＊ｉ この電流が信号線１７に流れる。電流蓄積部５は、容量
Ｃのコンデンサとして機能し、その電流を蓄積する。こ
れによって、本例では、 Ｖｃ＝（１／Ｃ）＊９＊ｉ＊Ｔｏｎ という電圧を発生する。この電圧は、データラッチ部１
が出力した階調情報に定数ｉ、（１／Ｃ），Ｔｏｎをか
けた値である。すなわち、電流蓄積部５で発生する電圧
値は、入力された階調情報によって一義的に決定するこ
とができる。2 0 * i + 2 3 * i = 9 * i This current flows through the signal line 17. The current storage unit 5 functions as a capacitor having a capacitance C and stores the current. As a result, in this example, a voltage Vc = (1 / C) * 9 * i * Ton is generated. This voltage is applied to the data latch unit 1
Is a value obtained by multiplying the gradation information output by the above by constants i, (1 / C), and Ton. That is, the voltage value generated in the current storage unit 5 can be uniquely determined by the input gradation information.
【００４４】監視部４は、ゲートＯＮ期間とは同一期間
ではあるが異なるタイミングで、電流源２１、２２、２
３、…２４全ての電流を加算して、電流蓄積部５と同じ
容量Ｃのコンデンサ２５に蓄積する。すなわち、これ
は、液晶１画素に印加する電圧の最大値を示す。この電
圧を誤差補正参照電圧２６とコンパレータ２７において
比較することで、その差を制御値として電流源部２を制
御することができる。本実施例では、液晶１画素に印加
する最大電圧をそのまま参照電圧としている。The monitoring section 4 supplies the current sources 21, 22, 2 at the same timing as the gate ON period but at a different timing.
All the currents of 3, ... 24 are added and stored in the capacitor 25 having the same capacitance C as that of the current storage unit 5. That is, this shows the maximum value of the voltage applied to one pixel of the liquid crystal. By comparing this voltage with the error correction reference voltage 26 in the comparator 27, the current source unit 2 can be controlled using the difference as a control value. In this embodiment, the maximum voltage applied to one pixel of the liquid crystal is directly used as the reference voltage.
【００４５】ここで、図３のタイミングチャートを用い
て、図２の時間的動作を説明する。Here, the temporal operation of FIG. 2 will be described with reference to the timing chart of FIG.
【００４６】図３において、符号３６はリセット信号、
１４は階調情報、１３はラッチ信号、２９は放電信号、
２８は監視部充電信号、１２はゲート信号、３７はコン
デンサ２５の蓄積電圧、３８は電流蓄積部５の蓄積電圧
である。In FIG. 3, reference numeral 36 is a reset signal,
14 is gradation information, 13 is a latch signal, 29 is a discharge signal,
Reference numeral 28 is a monitor charging signal, 12 is a gate signal, 37 is a storage voltage of the capacitor 25, and 38 is a storage voltage of the current storage unit 5.
【００４７】まず、リセット信号３６を”Ｌ”にするこ
とによって、データラッチ部１を初期化する。階調情報
１４をラッチ信号１３の立上りでデータラッチ部１へ書
き込む。First, the data latch unit 1 is initialized by setting the reset signal 36 to "L". The gradation information 14 is written in the data latch unit 1 at the rising edge of the latch signal 13.
【００４８】書き込んだ階調データ１４を液晶１画素へ
印加する電圧、すなわち、蓄積電圧３８へ変換するに
は、データラッチ部１へ書き込み後、まず、放電信号２
９によってコンデンサ２５と電流蓄積部５を放電し初期
化する。次に、監視部充電信号２８によって監視部４の
コンデンサ２５に電流を蓄積し、蓄積電圧３７を発生す
る。そして、その蓄積電圧３７と誤差補正参照電圧２６
と比較することで、電流源部２の出力電流量を制御す
る。次に、ゲート信号１２によって、データラッチ部１
が入力した階調情報に従って、電流蓄積部５の蓄積電圧
３８が発生する。以降、リセット信号３６を除いて、繰
返し動作することで、階調情報に従った液晶１画素への
印加電圧を次々と発生することができる。In order to convert the written gradation data 14 into the voltage applied to one pixel of the liquid crystal, that is, the storage voltage 38, after writing to the data latch unit 1, first, the discharge signal 2
The capacitor 25 and the current accumulator 5 are discharged by 9 and initialized. Next, a current is stored in the capacitor 25 of the monitoring unit 4 by the monitoring unit charging signal 28 to generate a storage voltage 37. Then, the accumulated voltage 37 and the error correction reference voltage 26
The output current amount of the current source unit 2 is controlled by comparing with. Next, by the gate signal 12, the data latch unit 1
The accumulated voltage 38 of the current accumulator 5 is generated in accordance with the gradation information input by. After that, by repeatedly operating except the reset signal 36, it is possible to successively generate the voltage applied to one pixel of the liquid crystal in accordance with the gradation information.
【００４９】電流源部２の具体的な構成と、監視部４に
よる容量Ｃのバラツキ補償とについて、図４、図５、図
６を用いて説明する。なお、図４には、電流源部２と監
視部４のコンパレータ２７部分を示している。図２に示
したものと同じ要素については同一符号を付してある。
また、図４において、４７はフィルタ、４８はコンパレ
ータ２７の出力信号である。The specific configuration of the current source unit 2 and the compensation of the variation in the capacitance C by the monitoring unit 4 will be described with reference to FIGS. 4, 5 and 6. Note that FIG. 4 shows the current source unit 2 and the comparator 27 portion of the monitoring unit 4. The same elements as those shown in FIG. 2 are designated by the same reference numerals.
Further, in FIG. 4, 47 is a filter and 48 is an output signal of the comparator 27.
【００５０】電流源部２は、ＬＳＩ化を考慮して、ＭＯ
Ｓトランジスタ２ａおよび４０から４６によるカレント
ミラー回路によって構成される。すなわち、ＭＯＳトラ
ンジスタ４０から４６を同一トランジスタで構成し、組
合せの数を２0、２1、２2、…２の（ｎ−１）乗個とす
ることで、前記図２を用いて説明した電流源部２を容易
に実現することができる。また、電流蓄積部５のバラツ
キとしては、本発明の液晶ドライバをＬＳＩ化する場
合、ＬＳＩのチップ間バラツキを想定すると、その容量
Ｃのチップ間バラツキは３０％程度であり、多階調表示
を考えると、無視出来ない量である。電流ｉと電流ｉを
蓄積することで発生する蓄積電圧Ｖｃとの関係は、蓄積
時間をｔ，容量をＣｔｙｐとすると、 Ｖｃ＝（１／Ｃｔｙｐ）＊ｉ＊ｔ で与えられる。本発明ではｔ＝一定であるため、（１／
Ｃｔｙｐ）を傾きとするＶｃ，ｉの一次関数となる。本
発明では、電流蓄積部５と監視部４のコンデンサ２５と
は、同一チップ内の同じ大きさの容量としている。この
ため、電流蓄積部５のバラツキは、コンデンサ２５のバ
ラツキと等化と考えてよい。The current source section 2 is a MO
It is constituted by a current mirror circuit composed of S transistors 2a and 40 to 46. That is, the MOS transistors 40 to 46 are formed of the same transistor, and the number of combinations is set to 2 0 , 2 1 , 2 2 , ... The current source unit 2 can be easily realized. As for the variation of the current storage unit 5, when the liquid crystal driver of the present invention is integrated into an LSI, assuming the variation between the chips of the LSI, the variation between the chips of the capacitance C is about 30%, and multi-gradation display is performed. Considering it, it is an amount that cannot be ignored. The relationship between the current i and the storage voltage Vc generated by storing the current i is given by Vc = (1 / Ctyp) * i * t where t is the storage time and Ctyp is the capacitance. In the present invention, since t = constant, (1 /
Ctyp) is a linear function of Vc, i having an inclination. In the present invention, the current storage unit 5 and the capacitor 25 of the monitoring unit 4 have the same capacity in the same chip. Therefore, it can be considered that the variation of the current storage unit 5 is equal to the variation of the capacitor 25.
【００５１】図５には、縦軸をコンデンサ２５の蓄積電
圧Ｖｃ、横軸を電流源部２の総和電流ｉとして、Ｖｃと
ｉの関係をグラフ化して示している。図５において、コ
ンデンサ２５がばらつかない場合の容量をＣｔｙｐとし
て、この時の電流（ｉ＝ｉｔｙｐ）を一定時間ｔだけ蓄
積した場合、Ｖｃは誤差補正電圧２６（Ｖｒｅｆ）に達
するものとする。ここで、例えば、チップ間で＋３０％
方向に容量Ｃがばらついていたとすると、電流ｉｔｙｐ
では、コンデンサ２５には誤差補正参照電圧２６に満た
ない電圧値が蓄積される。FIG. 5 is a graph showing the relationship between Vc and i, where the vertical axis represents the accumulated voltage Vc of the capacitor 25 and the horizontal axis represents the total current i of the current source unit 2. In FIG. 5, the capacitance when the capacitor 25 does not vary is Ctyp, and when the current (i = typ) at this time is accumulated for a certain time t, Vc reaches the error correction voltage 26 (Vref). Here, for example, + 30% between chips
If the capacitance C varies in the direction, the current ityp
Then, a voltage value less than the error correction reference voltage 26 is accumulated in the capacitor 25.
【００５２】この場合の監視部４の制御状態を図６を用
いて説明する。図６において、符号２８は図３のタイミ
ングチャートで説明した監視部充電信号、５０はコンデ
ンサ２５の蓄積電圧、４８はコンパレータ２７の出力、
４９はフィルタ４７の出力電圧、５１はｉｔｙｐ流すた
めの電流源電圧である。The control state of the monitoring unit 4 in this case will be described with reference to FIG. In FIG. 6, reference numeral 28 is the monitoring unit charging signal described in the timing chart of FIG. 3, 50 is the accumulated voltage of the capacitor 25, 48 is the output of the comparator 27,
Reference numeral 49 is an output voltage of the filter 47, and 51 is a current source voltage for flowing the ityp.
【００５３】コンデンサ２５が＋３０％ばらついたた
め、監視部充電信号２８の”Ｈ”期間でのコンデンサ２
５の蓄積電圧５０が、誤差補正参照電圧２６に満たなか
ったとすると、コンパレータ２７からの出力は、コンパ
レータ２７入力の差のゲイン倍の電圧出力４８となる。
すなわち、ｉｔｙｐ時の電圧より高電位となる。コンパ
レータ２７の出力は、フィルタ４７および抵抗３９を介
してＭＯＳトランジスタ２ａに印加される。これによっ
て、ＭＯＳトランジスタ４０から４６が電流を多く流す
ように制御が加わる。Since the capacitor 25 varies by + 30%, the capacitor 2 during the "H" period of the monitoring unit charging signal 28 is changed.
Assuming that the accumulated voltage 50 of 5 is less than the error correction reference voltage 26, the output from the comparator 27 becomes the voltage output 48 that is the gain times the difference between the inputs of the comparator 27.
That is, the potential becomes higher than the voltage at the time of type. The output of the comparator 27 is applied to the MOS transistor 2a via the filter 47 and the resistor 39. As a result, control is added so that the MOS transistors 40 to 46 flow a large amount of current.
【００５４】一方、電流を増やし過ぎた場合は、次の監
視部充電信号２８の”Ｈ”期間でコンデンサ２５の蓄積
電圧５０は、誤差補正参照電圧２６を超えるので、コン
パレータ２７の出力は、ｉｔｙｐ時の電圧よりも低電位
となり、電流を少なく流すように作用する。コンパレー
タ２７の反応速度が速いと、前記制御が俊敏に起こるた
め、制御の平滑化の目的で、フィルタ４７を挿入し、出
力電圧４９を得ることができる。On the other hand, when the current is increased too much, the accumulated voltage 50 of the capacitor 25 exceeds the error correction reference voltage 26 in the next "H" period of the monitoring unit charging signal 28, so that the output of the comparator 27 becomes typep. The potential becomes lower than the voltage at the time and acts so as to flow a small amount of current. When the reaction speed of the comparator 27 is fast, the control occurs swiftly. Therefore, the output voltage 49 can be obtained by inserting the filter 47 for the purpose of smoothing the control.
【００５５】以上のように、容量Ｃのバラツキを監視部
４は、補正制御することが可能である。As described above, the monitoring unit 4 can perform correction control of the variation in the capacitance C.
【００５６】また、液晶への印加電圧を微調整する方法
を実現するための回路の一例を図７に示す。FIG. 7 shows an example of a circuit for realizing the method for finely adjusting the voltage applied to the liquid crystal.
【００５７】図７に示す回路は、電流微調レジスタ５２
と、スイッチ部５３と、微調電流源部５４とを有する。
微調電流源部５４は、前記図４で示した電流源２１の数
％ないし数十％程度の電流源を内部に複数持つ。The circuit shown in FIG. 7 has a current fine adjustment register 52.
And a switch section 53 and a fine adjustment current source section 54.
The fine-adjustment current source unit 54 has a plurality of current sources, which are several% to several tens% of the current source 21 shown in FIG.
【００５８】微調整するには、まず、ユーザが微調量を
電流微調レジスタ５２へ設定する。これにより、電流微
調レジスタ５２の内容に従ってスイッチ部５３を選択的
にＯＮ／ＯＦＦすることで、出力電流を微調整すること
ができる。For fine adjustment, the user first sets the fine adjustment amount in the current fine adjustment register 52. Thus, the output current can be finely adjusted by selectively turning ON / OFF the switch unit 53 according to the contents of the current fine adjustment register 52.
【００５９】なお、微調電流源部５４の具体的な実現方
法は、ＬＳＩ内部においてトランジスタサイズを変える
ことで容易に実現可能である。A specific method of realizing the fine adjustment current source section 54 can be easily realized by changing the transistor size inside the LSI.
【００６０】電流を加算し電流蓄積部５へ蓄積して、液
晶１画素に対して階調情報に従った印加電圧を発生する
方法は、以上説明した通りである。The method of adding currents and accumulating them in the current accumulating section 5 to generate an applied voltage according to gradation information for one pixel of the liquid crystal is as described above.
【００６１】次に、複数画素に対する本発明の液晶の多
階調駆動回路の実施例に関して説明する。Next, an embodiment of the liquid crystal multi-gradation driving circuit of the present invention for a plurality of pixels will be described.
【００６２】図８は、本発明の第２実施例として、液晶
の複数画素に対する多階調駆動回路の構成を示してい
る。なお、上記図１および図２に示したものと同様の要
素には、同一符号を付し、重複した説明は省略する。FIG. 8 shows, as a second embodiment of the present invention, the configuration of a multi-gradation driving circuit for a plurality of liquid crystal pixels. The same elements as those shown in FIGS. 1 and 2 are designated by the same reference numerals, and the duplicated description will be omitted.
【００６３】本実施例の基本構成は、図１に示すものと
同様であって、データラッチ部１と、電流源部２と、電
流加算部３と、監視部４と、電流蓄積部５と、電流放電
部６と、増幅部７とを備えている。The basic structure of this embodiment is the same as that shown in FIG. 1, and includes a data latch unit 1, a current source unit 2, a current adding unit 3, a monitoring unit 4, and a current accumulating unit 5. A current discharging unit 6 and an amplifying unit 7 are provided.
【００６４】データラッチ部１は、その構成として、チ
ップセレクタ・シフタ６２と、データレジスタ６３と、
データラッチ６４と、ゲート６５とを備える。なお、６
１は１ラインラッチ信号、６６、６７、６８はデータレ
ジスタへのチップセレクト信号、６９は右シフトスター
ト／左シフトエンド信号、７０は右シフトエンド／左シ
フトスタート信号である。The data latch section 1 has a chip selector shifter 62, a data register 63, and
The data latch 64 and the gate 65 are provided. 6
Reference numeral 1 is a 1-line latch signal, 66, 67 and 68 are chip select signals to the data register, 69 is a right shift start / left shift end signal, and 70 is a right shift end / left shift start signal.
【００６５】複数画素に対応するためのポイントは、主
にデータラッチ部１の構成にある。一方、電流源部２、
電流加算部３、監視部４、電流蓄積部５、放電部６およ
び増幅部７については、扱う画素分用意すればよく、そ
れらの機能および動作は、上述した液晶１画素における
それと何ら変わるところはない。ただし、監視部４は、
一つの液晶の多階調駆動回路ＬＳＩに最低一つあればよ
い。The point for dealing with a plurality of pixels is mainly in the configuration of the data latch unit 1. On the other hand, the current source unit 2,
The current adding unit 3, the monitoring unit 4, the current accumulating unit 5, the discharging unit 6, and the amplifying unit 7 may be prepared for the pixels to be handled, and their functions and operations are the same as those in the above-described one liquid crystal pixel. Absent. However, the monitoring unit 4
At least one multi-gradation drive circuit LSI for one liquid crystal is enough.
【００６６】また、本実施例では、Ｒ，Ｇ，Ｂカラーフ
ィルタを縦に交互に並べる、いわゆる縦ストライプのカ
ラー液晶表示装置を扱うものとして説明する。表示デー
タは、信号線１４から入力し、Ｒ，Ｇ，Ｂ３色分を階調
情報を含めて同時に入力するものと仮定する。従って、
階調情報がｎｂｉｔである場合、３ｎｂｉｔの表示デー
タ（これを１ドットの表示データと定義する）を同時に
入力するものである。ここでは、複数画素をＮドットと
して説明する。Further, in the present embodiment, a so-called vertical stripe color liquid crystal display device in which R, G and B color filters are alternately arranged vertically will be described. It is assumed that the display data is input from the signal line 14 and the R, G, and B colors are simultaneously input including the gradation information. Therefore,
When the gradation information is nbit, 3nbit display data (this is defined as 1 dot display data) is simultaneously input. Here, a plurality of pixels will be described as N dots.
【００６７】チップセレクタ・シフタ６２は、リセット
信号３６により初期化される。そして、ラッチ信号１３
の入力と入力回数によって、データレジスタ６３へ必要
なチップセレクト信号を出力したり、さらに、液晶の多
階調駆動回路のカスケード接続のため、右シフトスター
ト／左シフトエンド信号６９、右シフトエンド／左シフ
トスタート信号７０を入出力する。例えば、データレジ
スタ６３の左側から右側に向かって順次表示データを書
き込みたければ、チップセレクタ・シフタ６２へその旨
を通知し、右シフトスタート／左シフトエンド信号６９
を入力する。そして、ラッチ信号１３の入力に従って、
チップセレクト信号６６、チップセレクト信号６７、…
チップセレクト信号６８を順次出力し、右シフトエンド
／左シフトスタート信号７０を出力する。また、逆に、
データレジスタ６３の右側から左側に向かって順次表示
データを書き込みたければ、チップセレクタ・シフタ６
２へその旨を通知し、今度は、右シフトエンド／左シフ
トスタート信号７０を入力する。そうすると、ラッチ信
号１３の入力によって、チップセレクト信号６８、…チ
ップセレクト信号６７、チップセレクト信号６６を順次
出力し、右シフトスタート／左シフトエンド信号６９を
出力する。このようなＮドット分のチップセレクタ・シ
フタ６２は、Ｎ進カウンタ回路、デコーダ回路、そし
て、Ｎｂｉｔシフトレジスタ回路で容易に実現できる。The chip selector shifter 62 is initialized by the reset signal 36. Then, the latch signal 13
Depending on the number of inputs and the number of inputs, a necessary chip select signal is output to the data register 63, and further, the right shift start / left shift end signal 69, the right shift end / The left shift start signal 70 is input / output. For example, if it is desired to sequentially write display data from the left side to the right side of the data register 63, the chip selector / shifter 62 is notified of that fact, and the right shift start / left shift end signal 69 is sent.
Enter. Then, according to the input of the latch signal 13,
Chip select signal 66, chip select signal 67, ...
The chip select signal 68 is sequentially output, and the right shift end / left shift start signal 70 is output. On the contrary,
If it is desired to write the display data sequentially from the right side to the left side of the data register 63, the chip selector shifter 6
2 is notified, and the right shift end / left shift start signal 70 is input this time. Then, when the latch signal 13 is input, the chip select signal 68, ..., Chip select signal 67, and chip select signal 66 are sequentially output, and the right shift start / left shift end signal 69 is output. The N-dot chip selector shifter 62 can be easily realized by an N-ary counter circuit, a decoder circuit, and an N-bit shift register circuit.
【００６８】次に、データレジスタ６３は、液晶パネル
のカラーストライプの並びに従って、Ｒ，Ｇ，Ｂ交互に
配置される複数のレジスタを有し、一つのレジスタはｎ
ｂｉｔで構成される。１ドット分の表示データを１度に
書き込むため、同一のチップセレクト信号を１ドット分
のレジスタに入力する。Ｎドット分のデータレジスタ
は、３ｎＮ ｂｉｔの容量となる。データレジスタ６３
に書き込まれたＮドット分の表示データは、１ラインラ
ッチ信号６１によって、データレジスタ６３からデータ
ラッチ６４へ転送される。Next, the data register 63 has a plurality of registers arranged alternately in R, G and B according to the arrangement of the color stripes of the liquid crystal panel, and one register is n.
It is composed of bits. Since the display data for one dot is written at once, the same chip select signal is input to the register for one dot. The data register for N dots has a capacity of 3nN bit. Data register 63
The N dot worth of display data written in is transferred from the data register 63 to the data latch 64 by the 1-line latch signal 61.
【００６９】さらに、１ラインラッチ信号６１は、監視
部４、電流放電部６へ入力され、容量２６、そして電流
蓄積部５を初期化する。そして、ゲート信号１２によっ
て、図１から図７で説明した本発明で特徴的な電流源部
２、電流加算部３、監視部４、電流蓄積部５、電流放電
部６、増幅部７が動作し、３Ｎ画素それぞれのｎｂｉｔ
階調情報に対応した各液晶画素への印加電圧を発生す
る。Further, the 1-line latch signal 61 is input to the monitoring section 4 and the current discharging section 6 to initialize the capacitor 26 and the current accumulating section 5. Then, by the gate signal 12, the current source unit 2, the current adding unit 3, the monitoring unit 4, the current accumulating unit 5, the current discharging unit 6, and the amplifying unit 7, which are characteristic of the present invention described in FIGS. 1 to 7, operate. Nbit of each 3N pixel
A voltage applied to each liquid crystal pixel corresponding to gradation information is generated.
【００７０】次に、図９に示すタイミングチャートを用
いて、図８のブロック図に示す本実施例の動作について
説明する。Next, the operation of the present embodiment shown in the block diagram of FIG. 8 will be described using the timing chart shown in FIG.
【００７１】図９は複数画素に対する本実施例の動作を
示すタイミングチャートである。図３、図８に示すもの
と同様のものには同一符号を付した。なお、図９では、
データレジスタ６３の左から右へ書き込む場合について
説明する。FIG. 9 is a timing chart showing the operation of this embodiment for a plurality of pixels. The same parts as those shown in FIGS. 3 and 8 are designated by the same reference numerals. In addition, in FIG.
The case of writing from the left to the right of the data register 63 will be described.
【００７２】リセット信号３６入力後、右シフトスター
ト／左シフトエンド信号６９”Ｈ”をラッチ信号１３の
立上りでサンプリングし、表示データ１ドット分をデー
タレジスタ６３へ書き込む。そして、これ以降のラッチ
信号１３の立上りで、順次右シフトしてデータレジスタ
６３へ書き込む。Ｎドット書き込み後、Ｎ個目のラッチ
信号１３の立ち下がりに同期して、右シフトエンド／左
シフトスタート信号７０を”Ｈ”出力する。右シフトエ
ンド／左シフトスタート信号７０は、次の液晶の多階調
駆動回路の右シフトスタート／左シフトエンド信号６９
の入力に接続されている。これによって、次の液晶の多
階調駆動回路へ表示データを書き込むことができる。After inputting the reset signal 36, the right shift start / left shift end signal 69 "H" is sampled at the rising edge of the latch signal 13, and one dot of display data is written in the data register 63. Then, at the subsequent rising edge of the latch signal 13, the data is sequentially shifted to the right and written into the data register 63. After writing N dots, the right shift end / left shift start signal 70 is output “H” in synchronization with the falling edge of the Nth latch signal 13. The right shift end / left shift start signal 70 is the right shift start / left shift end signal 69 of the next liquid crystal multi-gradation driving circuit.
Connected to the input of. As a result, the display data can be written in the next multi-tone driving circuit of the liquid crystal.
【００７３】以上の動作を繰返し、１ライン分の表示デ
ータをデータレジスタ６３に書き込み終わると、Ｎドッ
トラッチ信号６１を入力して、データレジスタ６３の内
容をデータラッチ６４へ転送すると共に、コンデンサ２
５および電流蓄積部５を初期化する。そして、監視部充
電信号２８の”Ｈ”期間で、コンデンサ２５の蓄積電圧
３７は、図９のようになり、ゲート信号１２の”Ｈ”期
間でゲート６５から各液晶画素の階調情報が電流加算部
３へ出力され、１ライン分の各液晶画素に対する印加電
圧３８が発生する。When the display data for one line is written in the data register 63 by repeating the above operation, the N dot latch signal 61 is input to transfer the contents of the data register 63 to the data latch 64 and the capacitor 2
5 and the current storage unit 5 are initialized. Then, during the "H" period of the monitor charging signal 28, the accumulated voltage 37 of the capacitor 25 becomes as shown in FIG. 9, and during the "H" period of the gate signal 12, the gradation information of each liquid crystal pixel is the current from the gate 65. The applied voltage 38 is output to the adder 3 and applied to each liquid crystal pixel for one line.
【００７４】次に、本発明の第３の実施例として、液晶
の複数画素に対する多階調駆動回路の実施例について説
明する。Next, as a third embodiment of the present invention, an embodiment of a multi-gradation driving circuit for a plurality of liquid crystal pixels will be described.
【００７５】図１０に、本実施例の多階調駆動回路の構
成を示す。なお、図１０において、図８と同様の構成要
素には同一符号を付し、重複した説明は省略することと
する。FIG. 10 shows the configuration of the multi-gradation driving circuit of this embodiment. In FIG. 10, the same components as those in FIG. 8 are designated by the same reference numerals, and the duplicated description will be omitted.
【００７６】図１０に示す実施例は、図８に示す実施例
に比べ、データラッチ部１の構成において、データラッ
チ６４が存在するか否かの違いしかない。図１０の実施
例では、データレジスタ６３のデータをそのままゲート
６５を介して、電流を蓄積する構成であり、動作のタイ
ミング的にも、図９で示したものと何ら変わることはな
い。しかし、表示データの書き込みにおいて、図８の実
施例は、１ラインラッチ信号によって表示データをデー
タレジスタ６３からデータラッチ６４へ転送した後に
は、データレジスタ６３へ新規な表示データを書き込む
ことが可能である。しかし、図１０実施例では、電流蓄
積部５に蓄積が終了するまで、新規な表示データを書き
込みできない違いがある。図１０のような構成でも、少
しの書き込み禁止期間を許容するシステムにおいては有
用である。The embodiment shown in FIG. 10 is different from the embodiment shown in FIG. 8 only in the structure of the data latch unit 1 whether or not the data latch 64 exists. In the embodiment shown in FIG. 10, the data of the data register 63 is directly stored in the gate 65 to accumulate a current, and the operation timing is the same as that shown in FIG. However, in writing the display data, in the embodiment of FIG. 8, after the display data is transferred from the data register 63 to the data latch 64 by the 1-line latch signal, new display data can be written in the data register 63. is there. However, in the embodiment of FIG. 10, there is a difference that new display data cannot be written until the storage in the current storage unit 5 is completed. The configuration shown in FIG. 10 is also useful in a system that allows a small write-protection period.
【００７７】以上に述べた実施例によって、本発明を実
現することができることはいうまでもないが、本発明を
よりよく実施するための変形例のいくつかについて、さ
らに説明する。Needless to say, the present invention can be realized by the embodiments described above, but some modifications for better carrying out the present invention will be further described.
【００７８】図９に示したように、電流蓄積部５の蓄積
電圧３８は、放電の際に電圧値が下がる。液晶への電圧
印加期間が短く、放電期間が見えるようであれば、階調
表示に問題が出てくることが予想される。そこで、この
対策回路を図１１に示す。なお、図２と同一の構成要素
には同じ符号を付してある。As shown in FIG. 9, the voltage value of the accumulated voltage 38 of the current accumulator 5 decreases during discharging. If the voltage application period to the liquid crystal is short and the discharge period can be seen, it is expected that problems will occur in gradation display. Therefore, this countermeasure circuit is shown in FIG. The same components as those in FIG. 2 are designated by the same reference numerals.
【００７９】本実施例は、サンプル回路７６と、ホール
ド回路７１とを有する。これらは、一般的なサンプル回
路およびホールド回路と同様に動作する。本実施例は、
このサンプル回路７６とホールド回路７１とを、例え
ば、上記した図８に示す実施例の駆動回路に設けて構成
される。The present embodiment has a sample circuit 76 and a hold circuit 71. These operate similarly to general sample circuits and hold circuits. In this example,
The sample circuit 76 and the hold circuit 71 are provided, for example, in the drive circuit of the embodiment shown in FIG.
【００８０】サンプル回路７６は、電流電圧変換を行な
う電流蓄積部５および電流放電部６を有する。電流蓄積
部５および電流放電部６は、例えば、上記した図８に示
す実施例の駆動回路に設けられているものをそのまま用
いることにより構成できる。Sample circuit 76 has a current accumulating portion 5 and a current discharging portion 6 for performing current / voltage conversion. The current accumulating unit 5 and the current discharging unit 6 can be configured by using, for example, those provided in the drive circuit of the embodiment shown in FIG. 8 as they are.
【００８１】一方、ホールド部７１は、アンプ７２と、
ホールドスイッチ７３と、コンデンサ７４とを有する。On the other hand, the holding section 71 includes an amplifier 72,
It has a hold switch 73 and a capacitor 74.
【００８２】ホールド回路７１を図８に示した実施例に
適応したときのタイミングチャートを図１２に示す。な
お、図１１、図９と同じものには同一符号を付してあ
る。FIG. 12 shows a timing chart when the hold circuit 71 is applied to the embodiment shown in FIG. The same parts as those in FIGS. 11 and 9 are designated by the same reference numerals.
【００８３】７８はホールド信号であり、ゲート信号１
２のＯＮ期間後、ホールド期間とする。７７はホールド
回路出力で、図に示すように放電期間のない電圧波形と
なる。Reference numeral 78 is a hold signal, which is a gate signal 1
After the ON period of 2, the hold period is started. Reference numeral 77 denotes an output of the hold circuit, which has a voltage waveform having no discharge period as shown in the figure.
【００８４】これまで説明してきた実施例では、液晶の
多階調駆動回路が駆動する各液晶画素について、電流源
部２、電流加算部３を必要としている。しかし、一つの
液晶の多階調駆動回路ＬＳＩが駆動する液晶画素数は１
９２（＝３＊６４）画素程度であり、１９２個の電流源
部２を用意することは、ＬＳＩ作成上、チップサイズの
点で制約されることが起こり得ることが予想される。そ
こで、この対応策を図１３に示す。In the embodiments described so far, the current source section 2 and the current adding section 3 are required for each liquid crystal pixel driven by the liquid crystal multi-gradation driving circuit. However, the number of liquid crystal pixels driven by one liquid crystal multi-gradation drive circuit LSI is one.
It is about 92 (= 3 * 64) pixels, and it is expected that preparing 192 current source units 2 may be restricted in terms of chip size in manufacturing an LSI. Therefore, this countermeasure is shown in FIG.
【００８５】図１３は前記実施例において、電流源の数
を少なくする構成とした一実施例を示している。図８と
同じものには同一符号を付してある。なお、より具体的
に説明するため、１ＬＳＩあたり１９２画素分の出力を
持ち、入力は１ドット単位で、階調情報は６ビットとし
て説明する。FIG. 13 shows an embodiment in which the number of current sources is reduced in the above embodiment. The same parts as those in FIG. 8 are designated by the same reference numerals. Note that, for more specific description, it is assumed that each LSI has an output of 192 pixels, the input is in a unit of one dot, and the gradation information is 6 bits.
【００８６】本実施例は、チップセレクタ・シフタ６２
と、データレジスタ６３と、データラッチ６４と、ゲー
ト６５と、電流源部２と、電流加算部３と、監視部４と
を備え、さらに、スイッチ部８０と、デコーダ部８１
と、サンプル部８２と、ホールド部８３とを備える。In this embodiment, the chip selector / shifter 62 is used.
A data register 63, a data latch 64, a gate 65, a current source unit 2, a current adding unit 3, and a monitoring unit 4, and further includes a switch unit 80 and a decoder unit 81.
A sample unit 82 and a hold unit 83.
【００８７】このような構成において、チップセレクタ
・シフタ６２から電流加算部３、電流源部２までの処理
系は１９２画素分全部持たず、サンプル部８２、ホール
ド部８３は１９２画素分用意し、デコーダ部８１、スイ
ッチ部８０によって、数回に分けて書き込みを行うもの
である。本実施例では、チップセレクタ６２から電流加
算部３、電流源部２までの処理系は４ドット分として説
明する。従って、１９２画素分（６４ドット分）を書き
込むためには、１６回に分けて書き込みを行うこととな
る。このため、デコーダ部８１は１６ビットの出力が必
要である。In such a configuration, the processing system from the chip selector / shifter 62 to the current adding section 3 and the current source section 2 does not have all 192 pixels, but the sample section 82 and the hold section 83 have 192 pixels. The decoder unit 81 and the switch unit 80 perform writing in several times. In the present embodiment, the processing system from the chip selector 62 to the current adding unit 3 and the current source unit 2 is described as 4 dots. Therefore, in order to write 192 pixels (64 dots), writing is performed 16 times. Therefore, the decoder unit 81 needs to output 16 bits.
【００８８】図１４に、デコーダ部８１とスイッチ部８
０の具体例を示す。なお、図１３と同じものには同一符
号を付している。FIG. 14 shows the decoder section 81 and the switch section 8
A specific example of 0 is shown. The same parts as those in FIG. 13 are designated by the same reference numerals.
【００８９】デコーダ部８１は、ゲート信号１２を入力
して計数し、デコードすればよく、通常の４ビットカウ
ンタ８４と、４ｔｏ１６デコーダ８５とを有することで
容易に実現できる。そして、スイッチ部８０は、電流ス
イッチとしてＭＯＳトランジスタ８６、８７、８８、８
９で構成される。本実施例では、一つの電流加算部３に
対して１６個のＭＯＳトランジスタスイッチが必要であ
る。４ビットカウンタ８４の値によって、デコーダ８５
の１６本の出力９４、９５、９６、…９７のうち、一つ
だけが”Ｈ”となり、スイッチ部８０の１６個のＭＯＳ
トランジスタ８６、８７、８８、…８９のうちのどれか
一つをＯＮとして、サンプル部８２のサンプル回路一つ
に書き込む。The decoder section 81 only needs to input the gate signal 12, counts it, and decodes it. It can be easily realized by having a normal 4-bit counter 84 and a 4to16 decoder 85. Then, the switch section 80 functions as a current switch by the MOS transistors 86, 87, 88, 8
It is composed of 9. In this embodiment, 16 MOS transistor switches are required for one current adder 3. Depending on the value of the 4-bit counter 84, the decoder 85
Of the 16 outputs 94, 95, 96, ... 97, only one becomes “H”, and the 16 MOSs of the switch unit 80 are
Any one of the transistors 86, 87, 88, ... 89 is turned on to write in one sample circuit of the sample section 82.
【００９０】例えば、０番目から１９１番目の出力のう
ち、０番目のサンプル回路への書き込みを賄う電流加算
部３の系では、ＭＯＳトランジスタ８６は、０番目のサ
ンプル回路９０に接続されており、ＭＯＳトランジスタ
８７は、１２番目のサンプル回路９１に、そして１６個
目のＭＯＳトランジスタ８９は、１８０番目のサンプル
回路９３に接続されている。そして、４ビットカウンタ
８４の値が０、１、…１５でデコーダ８５の出力信号９
４、９５、…９７が”Ｈ”となって、それぞれ書き込み
を行う。For example, in the system of the current adder 3 which performs writing to the 0th sample circuit among the 0th to 191st outputs, the MOS transistor 86 is connected to the 0th sample circuit 90, The MOS transistor 87 is connected to the 12th sample circuit 91, and the 16th MOS transistor 89 is connected to the 180th sample circuit 93. Then, when the value of the 4-bit counter 84 is 0, 1, ...
97 are set to "H", and writing is performed respectively.
【００９１】図１４に示す電流加算部３、スイッチ部８
０およびサンプル部８２は、これの他に１１個の系が有
り、４ビットカウンタ８４の値が０、１、…１５でそれ
ぞれの系で１番目、１３番目…１８１番目、２番目、１
４番目…１８２番目等々のサンプル回路へ書き込みを行
っている。そして、最終的に１９２画素分全部の階調情
報に対応した電圧をサンプル部８２に蓄積する。図１３
の動作を図１５のタイミングチャートを用いて説明す
る。The current adding section 3 and the switch section 8 shown in FIG.
0 and the sampling unit 82 have 11 other systems, and the values of the 4-bit counter 84 are 0, 1, ... 15, 1st, 13th ... 181, 2nd, 1st in each system.
Writing is performed to the 4th ... 182nd sample circuits. Then, finally, the voltage corresponding to the gradation information of all the 192 pixels is accumulated in the sample unit 82. FIG.
The operation will be described with reference to the timing chart of FIG.
【００９２】図１５は図１３の回路ブロックのタイミン
グチャートを示している。図において、符号３６はリセ
ット信号、１４は表示データ、１３はラッチ信号、９５
はデコーダ部８１内の４ビットカウンタ出力、６１は１
ラインラッチ信号、２８は監視部充電信号、１２はゲー
ト信号、７８はホールド信号である。FIG. 15 shows a timing chart of the circuit block of FIG. In the figure, reference numeral 36 is a reset signal, 14 is display data, 13 is a latch signal, and 95.
Is a 4-bit counter output in the decoder unit 81, 61 is 1
A line latch signal, 28 is a monitor charging signal, 12 is a gate signal, and 78 is a hold signal.
【００９３】リセット信号３６の入力で、チップセレク
タ・シフタ６２およびデコーダ部８１をリセットする。
その後のそれぞれの信号の働きは、これまでに説明して
きた実施例と何ら変わるところはない。表示データ１４
をラッチ信号１３の立上りでデータレジスタ６３へ書き
込む。そして、表示データ１４の０から３番目までの４
ドットデータを書き込み終了後、１ラインラッチ信号６
１を入力し、データレジスタ６３の内容をデータラッチ
６４へ転送し、さらに、コンデンサ２５、電流蓄積部５
を初期化する。監視部充電信号２８の入力で容量のバラ
ツキ補正を行い、ゲート信号１２によって、サンプル部
８２へ書き込む。この時、４ビットカウンタ８４の出力
９５は０であり、図１４のＭＯＳスイッチ８６がＯＮと
なって、サンプル回路９０に書き込む。そしてゲート信
号１２の立ち下がりによって４ビットカウンタ８４の値
を更新する。このような動作を１６回続け、最後に、ホ
ールド信号７８を入力することで、電流源部２を１２画
素分持つだけで、１９２画素分、すなわち、６４ドット
分の表示データをホールド部へ書き込むことができる。When the reset signal 36 is input, the chip selector shifter 62 and the decoder section 81 are reset.
The function of each signal thereafter is no different from that of the embodiments described so far. Display data 14
Is written in the data register 63 at the rising edge of the latch signal 13. Then, the display data 14 0 to 3 4
After writing dot data, 1 line latch signal 6
1 is input, the content of the data register 63 is transferred to the data latch 64, and the capacitor 25 and the current accumulator 5 are further transferred.
To initialize. The variation of the capacitance is corrected by the input of the monitoring unit charging signal 28, and the sampling unit 82 is written by the gate signal 12. At this time, the output 95 of the 4-bit counter 84 is 0, the MOS switch 86 of FIG. Then, the value of the 4-bit counter 84 is updated at the fall of the gate signal 12. This operation is continued 16 times, and finally, by inputting the hold signal 78, the current source unit 2 has only 12 pixels, and the display data for 192 pixels, that is, 64 dots is written in the hold unit. be able to.
【００９４】次に、さらに電流源部２を少ない数で複数
画素に対応するもう一つの実施例について、図１６、図
１７、図１８を用いて説明する。Next, another embodiment in which the number of current source units 2 is reduced to a plurality of pixels will be described with reference to FIGS. 16, 17, and 18.
【００９５】図１６は複数画素に対する少数電流源のも
う一つの実施例である。図１３と同じものには同一符号
を付してある。FIG. 16 shows another embodiment of the minority current source for a plurality of pixels. The same parts as those in FIG. 13 are designated by the same reference numerals.
【００９６】本実施例は、チップセレクタ・シフタ６２
と、データレジスタ６３と、データラッチ６４と、ゲー
ト６５と、電流源部２と、電流加算部３と、監視部４と
を備え、さらに、スイッチ部８０と、デコーダ部８１
と、サンプル部８２と、ホールド部８３と、セレクタ部
１０１とを備える。This embodiment is a chip selector shifter 62.
A data register 63, a data latch 64, a gate 65, a current source unit 2, a current adding unit 3, and a monitoring unit 4, and further includes a switch unit 80 and a decoder unit 81.
A sample section 82, a hold section 83, and a selector section 101.
【００９７】本実施例は、前記図１３に示した実施例で
は、表示データ１４を４ドットおきに区切って、１ライ
ンラッチ信号６１、ゲート信号１２等を入力していたも
のを、表示データ１４の書き込みは中断することなく行
うようにしたものである。従って、チップセレクタ・シ
フタ６２、データレジスタ６３、データラッチ６４は、
１９２画素分の回路を持ち、表示データを蓄える。デー
タラッチ６４内に蓄えられた表示データは、デコーダ部
８１とセレクタ部１０１によって、分割して、ゲート６
５を介して電流加算部３へ出力する。さらに、電流源部
２からの電流が電流加算部３で加算されて、その加算さ
れた電流について、デコーダ部８１とスイッチ部８０と
で、データラッチ６４に対応したサンプル部８２に書き
込みを行うものである。本実施例においても、データラ
ッチ６４の１９２画素分の表示データを１６回に分割し
てサンプル部８２に書き込むものとする。In this embodiment, in the embodiment shown in FIG. 13, the display data 14 is divided into every 4 dots and the 1-line latch signal 61, the gate signal 12 and the like are inputted. Writing is done without interruption. Therefore, the chip selector shifter 62, the data register 63, and the data latch 64 are
It has a circuit for 192 pixels and stores display data. The display data stored in the data latch 64 is divided by the decoder unit 81 and the selector unit 101, and is divided into the gate 6
It outputs to the current addition part 3 via 5. Further, the current from the current source unit 2 is added by the current adding unit 3, and the added current is written to the sample unit 82 corresponding to the data latch 64 by the decoder unit 81 and the switch unit 80. Is. Also in this embodiment, it is assumed that the display data for 192 pixels of the data latch 64 is divided into 16 times and is written in the sample section 82.
【００９８】図１７に、ゲート６５周辺の具体的な回路
構成を示す。セレクタ部１０１は、デコーダ部８１の１
本の出力に対して、それを共通ゲート信号とするＭＯＳ
トランジスタを１２個接続している。また、スイッチ部
８０は、同様に、デコーダ部８１の１本の出力に対し
て、それを共通ゲート信号とするＭＯＳトランジスタを
１２個接続している。ただし、スイッチ部８０とセレク
タ部１０１とは、逆の構成となっている。FIG. 17 shows a specific circuit configuration around the gate 65. The selector unit 101 is one of the decoder units 81.
MOS that uses the output of the book as a common gate signal
Twelve transistors are connected. Similarly, the switch unit 80 is connected to one output of the decoder unit 81 by twelve MOS transistors using the output as a common gate signal. However, the switch unit 80 and the selector unit 101 have opposite configurations.
【００９９】セレクタ部１０１は、デコーダ部８１の一
つの出力で、データラッチ６４に収納した４ドット分の
表示データ（すなわち１２画素分）を選択的にゲート６
５、電流加算部３を介して、スイッチ部８０へ出力す
る。スイッチ部８０は、デコーダ部８１の出力に応じ
て、データラッチ６４に対応したサンプル部８２の位置
にデータを書き込む。本実施例では、デコーダ部８１の
出力は１６信号であり、これによって、一つの液晶の多
階調駆動回路ＬＳＩで１２個の電流源部２を持つだけ
で、１９２画素分の液晶画素への印加電圧を生成でき
る。The selector unit 101 selectively outputs the display data of 4 dots (that is, 12 pixels) stored in the data latch 64 to the gate 6 by one output of the decoder unit 81.
5, output to the switch unit 80 via the current addition unit 3. The switch unit 80 writes the data in the position of the sample unit 82 corresponding to the data latch 64 according to the output of the decoder unit 81. In the present embodiment, the output of the decoder unit 81 is 16 signals, so that only one liquid crystal multi-gradation drive circuit LSI has twelve current source units 2 and the liquid crystal pixels for 192 pixels can be obtained. An applied voltage can be generated.
【０１００】次に、図１８を用いて、本実施例の動作を
説明する。図１８は上記もう一つの実施例のタイミング
チャートである。図１５と同じものには同一符号を付し
てある。９５は４ビットカウンタ８４の出力である。The operation of this embodiment will be described below with reference to FIG. FIG. 18 is a timing chart of the another embodiment. The same parts as those in FIG. 15 are designated by the same reference numerals. Reference numeral 95 is an output of the 4-bit counter 84.
【０１０１】リセット信号３６の入力によって、チップ
セレクタ・シフタ６２、デコーダ部８１が初期化され
る。本実施例では、デコーダ部８１を構成する４ビット
カウンタ８４の初期値は、２進数で（１１１１）である
としている。チップセレクタ・シフタ６２は、図９で説
明したように、多階調駆動回路のカスケード接続の制御
をしながら、表示データ１４をラッチ信号１３によって
データレジスタ６３へ書き込み、多階調駆動回路への１
ライン分の書き込みを行う。The chip selector shifter 62 and the decoder section 81 are initialized by the input of the reset signal 36. In this embodiment, the initial value of the 4-bit counter 84 that constitutes the decoder unit 81 is assumed to be a binary number (1111). As described with reference to FIG. 9, the chip selector shifter 62 writes the display data 14 to the data register 63 by the latch signal 13 while controlling the cascade connection of the multi-gradation driving circuit, and outputs the data to the multi-gradation driving circuit. 1
Write for the line.
【０１０２】これ以降、本実施例で特徴的な１ラインラ
ッチ信号６１、監視部充電信号２８、ゲート信号１２の
入力になる。１ラインラッチ信号６１の入力で、監視部
４、サンプル部８２の０から１１番目までを初期化し、
データレジスタ６３の内容をデータラッチ６４へ転送す
る。さらに、デコーダ部８１内４ビットカウンタ８４に
１加算し、４ビットカウンタ８４出力は０となる。Thereafter, the 1-line latch signal 61, the monitor charging signal 28, and the gate signal 12 which are characteristic of this embodiment are input. By inputting the 1-line latch signal 61, 0 to 11th of the monitoring unit 4 and the sampling unit 82 are initialized,
The contents of the data register 63 are transferred to the data latch 64. Further, 1 is added to the 4-bit counter 84 in the decoder unit 81, and the output of the 4-bit counter 84 becomes 0.
【０１０３】次に、監視部充電信号２８によって、容量
バラツキ補正を行い、ゲート信号１２を入力すること
で、データラッチ６４の１９２画素中０から１１番目の
画素の表示データが、ゲート６５を介して電流加算部３
で電圧信号に変換され、スイッチ部８０を介してサンプ
ル部８２の０から１１番目に書き込まれる。Next, the monitoring unit charge signal 28 corrects the capacitance variation and inputs the gate signal 12, so that the display data of the 0th to 11th pixels of the 192 pixels of the data latch 64 is passed through the gate 65. And current adder 3
Is converted into a voltage signal by and is written to the 0th to 11th positions of the sample section 82 via the switch section 80.
【０１０４】次に、１ラインラッチ信号６１を再度入力
することで、監視部４、サンプル部８２の１２から２３
番目までを初期化を行い、４ビットカウンタ８４に１加
算し、４ビットカウンタ８４出力は１となる。そして、
監視部充電信号２８によって、容量バラツキ補正を再度
行い、ゲート信号１２を入力することで、データラッチ
６４の１９２画素中１２から２３番目の画素の表示デー
タが、ゲート６５を介してサンプル部８２の１２から２
３番目に書き込まれる。Next, by inputting the 1-line latch signal 61 again, the monitoring unit 4 and the sampling unit 82 12 to 23 are input.
The first to the fourth bits are initialized, 1 is added to the 4-bit counter 84, and the output of the 4-bit counter 84 becomes 1. And
The capacitance variation is corrected again by the monitoring unit charging signal 28, and the gate signal 12 is input, whereby the display data of the 12th to 23rd pixels of the 192 pixels of the data latch 64 is stored in the sampling unit 82 via the gate 65. 12 to 2
Written third.
【０１０５】このような動作を、４ビットカウンタの出
力が２、３、…１５となるまで繰返し、その後、ホール
ド信号７８を入力して、ホールド部８３へ書き込み、１
９２画素分の液晶印加電圧を発生する。Such an operation is repeated until the output of the 4-bit counter becomes 2, 3, ... 15, After that, the hold signal 78 is input and written into the hold unit 83.
A liquid crystal applied voltage for 92 pixels is generated.
【０１０６】以上の実施例では、電流源部２の電流源に
重み付けした例で説明したが、本発明では、電流源に重
み付けしなくても効果を発揮することができる。その一
例を図２２に示す。図２２に示す例は、重み付けを用い
ない電流源を用いた場合の実施例である。なお、図２２
において、図２に示すものと同じ構成要素については、
同一の符号を付し、重複した説明を省略する。In the above embodiments, the current source of the current source section 2 is weighted. However, the present invention can exert the effect without weighting the current source. An example thereof is shown in FIG. The example shown in FIG. 22 is an example in which a current source that does not use weighting is used. Note that FIG.
For the same components as those shown in FIG.
The same reference numerals are given and duplicate explanations are omitted.
【０１０７】本実施例は、データラッチ部１と、重み付
けのない電流源部２００と、電流加算部３００と、監視
部４と、電流蓄積部５および電流放電部６と、増幅部７
とを有する。In this embodiment, the data latch section 1, the unweighted current source section 200, the current adding section 300, the monitoring section 4, the current accumulating section 5, the current discharging section 6, and the amplifying section 7 are provided.
Have and.
【０１０８】電流源部２００は、重み付けされていない
電流源２０１から２０７を有する。電流加算部３００
は、選択ゲート部３２０と、スイッチ３０１から３０７
とを有する。これらのスイッチ３０１から３０７は、Ｍ
ＯＳトランジスタを用いている。また、これらのスイッ
チ３０１から３０７の一旦側は、共通に接続されて、電
流蓄積部５に接続される。なお、図において、３１０か
ら３１６は、選択ゲート部３２０から出力されるゲート
信号である。The current source section 200 has current sources 201 to 207 which are not weighted. Current adder 300
Is a selection gate unit 320 and switches 301 to 307
Have and. These switches 301 to 307 are M
The OS transistor is used. The temporary sides of these switches 301 to 307 are commonly connected and connected to the current storage unit 5. In the figure, 310 to 316 are gate signals output from the selection gate unit 320.
【０１０９】電流源部２００の各電流源２０１から２０
７は、すべて同一電流ｉを出力する能力を持っている。
すなわち、重み付けされていない。それらは、対応する
スイッチ３０１から３０７に供給される。選択ゲート部
３２０は、データラッチ部１から出力される階調情報に
応じて、スイッチ３０１から３０７を選択的に開閉する
ゲート信号３１０から３１６を出力する。Each of the current sources 201 to 20 of the current source unit 200
All 7 have the ability to output the same current i.
That is, they are not weighted. They are supplied to the corresponding switches 301 to 307. The selection gate unit 320 outputs gate signals 310 to 316 that selectively open and close the switches 301 to 307 according to the grayscale information output from the data latch unit 1.
【０１１０】ゲート信号３１０から３１６に応じて、選
択された１または２以上のスイッチがオンすると、それ
に接続されている電流源からの電流が加算される。すな
わち、スイッチのオン個数に応じた電流が加算結果とし
て得られる。例えば、階調情報が４（２進数で１００
（２））であれば、選択ゲート部３２０は、ゲート信号
３１０、３１１、３１２、３１３を”Ｈｉｇｈ”出力
し、その他は、”Ｌｏｗ”出力して、スイッチ３０１、
３０２、３０３、３０４をオン状態、その他はオフ状態
として、電流蓄積部５に４ｉなる電流を出力する。すな
わち、選択ゲート部３２０は、入力した階調情報と同じ
数だけのゲート信号を”Ｈｉｇｈ”出力するよう動作す
る。When one or more selected switches are turned on according to the gate signals 310 to 316, the currents from the current sources connected thereto are added. That is, a current corresponding to the number of switches turned on is obtained as the addition result. For example, the gradation information is 4 (100 in binary).
In the case of (2), the selection gate unit 320 outputs the gate signals 310, 311, 312, and 313 “High”, and otherwise outputs “Low” to the switch 301,
With 302, 303, 304 turned on and the others turned off, a current of 4i is output to the current storage unit 5. That is, the selection gate unit 320 operates so as to output "High" as many gate signals as the input grayscale information.
【０１１１】ここで、選択ゲート部３２０の真理値表の
一例を表１に示す。Table 1 shows an example of a truth table of the selection gate section 320.
【０１１２】[0112]
【表１】 [Table 1]
【０１１３】表１に示すように、階調情報に応じて加算
結果が得られる。選択ゲート部３２０は、簡単な論理回
路で実現でき、実用上は何ら問題がない。また、本実施
例では、階調情報を３ビットとしているが、何ビットで
もよい。階調情報のビット数に対応した電流源部、スイ
ッチおよび選択ゲート部を用意することで実現すること
ができる。As shown in Table 1, the addition result is obtained according to the gradation information. The selection gate section 320 can be realized by a simple logic circuit and has no problem in practical use. Further, in this embodiment, the gradation information is 3 bits, but any number of bits may be used. It can be realized by preparing a current source unit, a switch and a selection gate unit corresponding to the number of bits of gradation information.
【０１１４】上記実施例の説明から明らかなように、本
発明は、重み付けのない電流源を用いても、実現が可能
である。As is clear from the description of the above embodiment, the present invention can be realized even by using a current source without weighting.
【０１１５】以上説明したように、本発明を用いれば、
複数画素の液晶印加電圧を発生することができる。これ
まで説明してきた実施例において、その”Ｈ”，”
Ｌ”、立ち下がり、立上りの動作論理に関しては、実施
可能な例であり、本記述に限定するものではない。ま
た、本実施例では、縦ストライプ型液晶表示装置に関し
て説明したが、他の構造を持つ液晶表示装置において
も、データラッチ部１と電流蓄積部５の対応が変わるだ
けで実現できるので、本発明は、縦ストライプ型液晶表
示装置に限定するものではない。また、本実施例では誤
差補正参照電圧２６として、液晶画素へ印加する電圧の
最大値として説明したが、ｎｂｉｔの階調情報で発生す
る２のｎ乗種類の電圧のうちどれを用いても可能であ
る。As described above, according to the present invention,
A liquid crystal applied voltage for a plurality of pixels can be generated. In the embodiment described so far, the "H", "
The operation logic of L ″, falling, and rising is an example that can be implemented and is not limited to this description. In addition, although a vertical stripe type liquid crystal display device has been described in this example, another structure is provided. The present invention is not limited to the vertical stripe type liquid crystal display device, because the present invention can be realized by changing the correspondence between the data latch unit 1 and the current accumulating unit 5 also in the liquid crystal display device having. Although the maximum value of the voltage applied to the liquid crystal pixel has been described as the error correction reference voltage 26, any of the 2 n-type voltages generated in the n-bit gradation information can be used.
【０１１６】次に、本発明を採用した液晶の多階調駆動
回路ＬＳＩのインタフェースについての実施例を記述す
る。Next, an embodiment of the interface of the liquid crystal multi-gradation driving circuit LSI adopting the present invention will be described.
【０１１７】図１９、図２０は、それぞれＬＳＩインタ
フェースの実施例の構成を示すた図である。上記各実施
例で用いられているものと同一の構成要素については、
同一符号を付してある。19 and 20 are diagrams showing the configuration of an embodiment of the LSI interface. Regarding the same components as those used in each of the above examples,
The same reference numerals are attached.
【０１１８】まず、図１９に示す実施例について説明す
る。符号１１０は、本実施例の液晶の多階調駆動回路Ｌ
ＳＩである。また、３６はリセット信号、６９、７０は
前に説明したカスケード接続のための制御入出力信号、
１４は表示データ、１３はラッチ信号、６１は１ライン
ラッチ信号、２８は監視部充電信号、１２はゲート信
号、７８はホールド信号である。First, the embodiment shown in FIG. 19 will be described. Reference numeral 110 denotes a liquid crystal multi-gradation driving circuit L of this embodiment.
It is SI. Further, 36 is a reset signal, 69 and 70 are control input / output signals for the cascade connection described above,
Reference numeral 14 is display data, 13 is a latch signal, 61 is a 1-line latch signal, 28 is a monitor charging signal, 12 is a gate signal, and 78 is a hold signal.
【０１１９】本実施例で特徴的なことは、誤差補正参照
電圧２６を外付けとし、これを階調レベル信号としてＬ
ＳＩに入力させることである。これによって、多階調表
示のために必要な階調レベル信号は一つであり、階調表
示の微調信号入力を持っても、電源回路に負担もなく、
ＬＳＩのピン数増加の問題も解消できる。A feature of this embodiment is that the error correction reference voltage 26 is externally attached, and this is used as a gray level signal.
It is to let SI input. As a result, only one gradation level signal is required for multi-gradation display, and even if a fine adjustment signal input for gradation display is provided, there is no burden on the power supply circuit,
It is possible to solve the problem of an increase in the number of LSI pins.
【０１２０】次に、図２０に示す実施例について説明す
る。符号１１１は、本実施例の多階調駆動回路ＬＳＩで
ある。図１９と同じものには同一符号を付している。Next, the embodiment shown in FIG. 20 will be described. Reference numeral 111 is a multi-gradation drive circuit LSI of this embodiment. The same parts as those in FIG. 19 are designated by the same reference numerals.
【０１２１】本実施例で特徴的なことは、電流源部２と
誤差補正参照電圧を含む監視部４の一部をＬＳＩの外へ
配置している点である。これによっても、階調レベル信
号は階調情報ビット数分の電流源出力でよく、ＬＳＩの
ピン数増加問題を解消できる。A feature of this embodiment is that a part of the current source unit 2 and the monitoring unit 4 including the error correction reference voltage are arranged outside the LSI. Also by this, the gradation level signal may be output from the current source for the number of gradation information bits, and the problem of increasing the number of pins of the LSI can be solved.
【０１２２】また、赤、緑、青、それぞれの色にたいし
て、異なった印加電圧を液晶画素へ印加する場合は、図
１９、図２０において、電流源部２および誤差補正参照
電圧２６を赤、緑、青それぞれにたいして別々に持てば
よい。When different applied voltages are applied to the liquid crystal pixels for red, green and blue, respectively, the current source section 2 and the error correction reference voltage 26 in FIG. 19 and FIG. 20 are set to red and green. , Each blue should have it separately.
【０１２３】以上説明したように、上記各実施例によれ
ば、階調レベル信号として階調情報のｂｉｔ数分の電流
入力、もしくは参照する基準電圧１つの入力で、多階調
表示のために必要な液晶印加電圧を生成できる効果があ
る。As described above, according to each of the above-described embodiments, a multi-gradation display can be performed by inputting a current corresponding to the number of bits of gradation information as a gradation level signal or inputting one reference voltage to be referred. There is an effect that a required liquid crystal applied voltage can be generated.
【０１２４】[0124]
【発明の効果】本発明によれば、少ない階調レベル信号
入力で、多色化を実現する多階調表示が行なえる。この
ため、液晶表示装置のフルカラー化に対応が可能とな
る。According to the present invention, it is possible to perform multi-gradation display for realizing multi-color with a small number of gradation level signal inputs. Therefore, it is possible to support full-color liquid crystal display devices.
【図１】本発明の第１の実施例の構成の概要を示すブロ
ック図。FIG. 1 is a block diagram showing an outline of a configuration of a first exemplary embodiment of the present invention.
【図２】上記実施例の具体的構成を示す回路図。FIG. 2 is a circuit diagram showing a specific configuration of the above embodiment.
【図３】液晶１画素への印加電圧発生動作を示すタイミ
ングチャート。FIG. 3 is a timing chart showing an operation of generating a voltage applied to one pixel of liquid crystal.
【図４】電流源と監視部との具体的回路を示す回路図。FIG. 4 is a circuit diagram showing a specific circuit of a current source and a monitoring unit.
【図５】蓄積電圧と電流ｉとの関係を示すグラフ。FIG. 5 is a graph showing the relationship between accumulated voltage and current i.
【図６】監視部の制御状態を示すグラフ。FIG. 6 is a graph showing a control state of the monitoring unit.
【図７】本発明の多階調駆動回路で用いることができる
電流微調回路の一例を示す回路図。FIG. 7 is a circuit diagram showing an example of a current fine adjustment circuit that can be used in the multi-gradation drive circuit of the present invention.
【図８】本発明の第２実施例として、液晶の複数画素に
対する多階調駆動回路の構成を示すブロック図。FIG. 8 is a block diagram showing a configuration of a multi-gradation driving circuit for a plurality of liquid crystal pixels as a second embodiment of the present invention.
【図９】複数画素に対する本実施例の動作を示すタイミ
ングチャート。FIG. 9 is a timing chart showing the operation of this embodiment for a plurality of pixels.
【図１０】本発明の第３の実施例として、液晶の複数画
素に対する多階調駆動回路の構成を示すブロック図。FIG. 10 is a block diagram showing a configuration of a multi-gradation driving circuit for a plurality of liquid crystal pixels as a third embodiment of the present invention.
【図１１】上記実施例に適用することができるホールド
回路の一例を示す回路図。FIG. 11 is a circuit diagram showing an example of a hold circuit that can be applied to the above embodiment.
【図１２】ホールド回路を付した場合の効果を示すタイ
ミングチャート。FIG. 12 is a timing chart showing an effect when a hold circuit is added.
【図１３】複数画素に対して電流源を少数化して対応す
る実施例の構成を示すブロック図。FIG. 13 is a block diagram showing the configuration of an embodiment in which the number of current sources is reduced for a plurality of pixels and corresponding.
【図１４】図１３に示す実施例のデコーダ部およびスイ
ッチ部の具体例を示す回路図。14 is a circuit diagram showing a specific example of a decoder section and a switch section of the embodiment shown in FIG.
【図１５】図１３に示す実施例の動作タイミングチャー
ト。FIG. 15 is an operation timing chart of the embodiment shown in FIG.
【図１６】複数画素に対して電流源を少数化して対応す
る他の実施例の構成を示すブロック図。FIG. 16 is a block diagram showing the configuration of another embodiment in which the number of current sources is reduced to correspond to a plurality of pixels.
【図１７】図１６に示す実施例のゲート周辺の具体的構
成を示す回路図。FIG. 17 is a circuit diagram showing a specific configuration around a gate of the embodiment shown in FIG.
【図１８】図１６に示す実施例の動作タイミングチャー
ト。FIG. 18 is an operation timing chart of the embodiment shown in FIG.
【図１９】本発明を用いたＬＳＩインタフェースの実施
例を示す説明図。FIG. 19 is an explanatory diagram showing an embodiment of an LSI interface using the present invention.
【図２０】本発明を用いたＬＳＩインタフェースの他の
実施例を示す説明図。FIG. 20 is an explanatory diagram showing another embodiment of an LSI interface using the present invention.
【図２１】本発明を用いた液晶表示装置の一実施例を示
すブロック図。FIG. 21 is a block diagram showing an embodiment of a liquid crystal display device using the present invention.
【図２２】重み付け電流源を用いない、本発明の他の実
施例の構成を示すブロック図。FIG. 22 is a block diagram showing the configuration of another embodiment of the present invention that does not use a weighted current source.
１：データラッチ部、２：電流源部、３：電流加算部、
４：監視部、５：電流蓄積部、６：電流放電部、７：増
幅部1: data latch unit, 2: current source unit, 3: current adding unit,
4: monitoring unit, 5: current storage unit, 6: current discharge unit, 7: amplification unit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 哲也 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 鈴村 伸太郎 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 白根 弘晃 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 古橋 勉 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 西本 和久 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 二見 利男 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tetsuya Suzuki, 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Within Hitachi Imaging Information Systems (72) Inventor Shintaro Suzumura 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Inside the Hitachi Imaging Information Systems (72) Inventor Hiroaki Shirane 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Stock Company Inside Hitachi Imaging Information Systems (72) Tsutomu Furuhashi 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa (72) Inventor, Kazuhisa Nishimoto, 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Stock company, Hitachi Imaging Information Systems (72) Inventor Toshio Futami, 3300, Hayano, Mobara-shi, Chiba Address: Hitachi Ltd., Mobara Plant
Claims (11)
液晶印加電圧を発生する多階調駆動回路において、 複数個の電流源を有する電流源部と、これらの電流源か
らの電流を、階調情報に対応して選択して加算する電流
加算部と、加算された電流を電圧に変換する電流電圧変
換部とを有することを特徴とする多階調駆動回路。1. A multi-gradation drive circuit which receives gray scale information and generates a liquid crystal applied voltage for multi-gradation display, comprising: a current source section having a plurality of current sources; A multi-grayscale driving circuit comprising: a current adder that selects and adds a current in accordance with grayscale information, and a current-voltage converter that converts the added current into a voltage.
算した電流を蓄積して電圧を生成する電流蓄積部と、そ
の蓄積した電流を放電して、電流蓄積部を初期化する電
流放電部とを備える多階調駆動回路。2. The current-voltage conversion unit according to claim 1, wherein the current-voltage conversion unit accumulates the added current to generate a voltage, and the current discharge unit discharges the accumulated current to initialize the current accumulation unit. Multi-gradation drive circuit including a unit.
の大きさを監視し、電流源の電流の大きさを制御する監
視部をさらに有する多階調駆動回路。3. The multi-gradation drive circuit according to claim 2, further comprising a monitoring unit that monitors the magnitude of the current output by the current source and controls the magnitude of the current of the current source.
流源が出力する電流の大きさを微調整する手段をさらに
備える多階調駆動回路。4. The multi-gradation drive circuit according to claim 1, further comprising means for finely adjusting the magnitude of the current output by each current source.
流を出力する複数個の電流源を有する多階調駆動回路。5. The multi-gradation drive circuit according to claim 2, wherein the current source section has a plurality of current sources that output the same current.
の階調情報に対応して重み付けしたｎ個の電流源を有す
る多階調駆動回路。6. The current source unit according to claim 2, wherein the current source unit is nbit.
A multi-gradation drive circuit having n current sources weighted in accordance with the gray scale information.
収納するデータラッチ部をさらに備える多階調駆動回
路。7. The multi-grayscale driving circuit according to claim 6, further comprising a data latch section for storing n-bit grayscale information.
電流源のうちｎｂｉｔの階調情報に対応した電流を選択
して加算するものである多階調駆動回路。8. The multi-gradation driving circuit according to claim 7, wherein the current adding section selects and adds a current corresponding to n-bit gradation information from the n current sources.
データの赤、緑、青、各々の階調情報に対して、異なる
重み付けをした電流源を有する多階調駆動回路。9. A multi-grayscale driving circuit according to claim 1, wherein the grayscale information of the digital display data is provided with differently weighted current sources for respective grayscale information.
の液晶印加電圧を発生する多階調駆動回路において、 階調情報を収納するデータラッチ部と、複数個の電流源
を有する電流源部と、これらの電流源からの電流を、デ
ータラッチ部に収納された階調情報に対応して選択し
て、加算する電流加算部と、加算された電流を電圧に変
換する電流電圧変換部とを有し、 データラッチ部は、収納した情報をＮ分割して出力する
手段を有し、 電流加算部は、データラッチ部に収納されている情報を
１／Ｎずつ加算処理する大きさを有し、 加算された電流を、順次、電流電圧変換部に送る手段を
さらに有することを特徴とする多階調駆動回路。10. A multi-gradation driving circuit which receives gray-scale information and generates a liquid crystal applied voltage for multi-gradation display, comprising a data latch section for storing gray-scale information and a plurality of current sources. Current source section and currents from these current sources are selected according to the gradation information stored in the data latch section and added, and a current voltage for converting the added current into a voltage. The data latch unit has means for dividing the stored information into N and outputs the divided information. The current addition unit has a size for adding 1 / N to the information stored in the data latch unit. A multi-gradation drive circuit further comprising means for sequentially sending the added current to the current-voltage conversion unit.
それらの画素で画像のカラー表示を行なう液晶パネル
と、複数の多階調駆動回路を接続したデータドライバ
と、走査ドライバとを有し、 多階調駆動回路は、複数個の電流源を有する電流源部
と、これらの電流源からの電流を、階調情報に対応して
選択して加算する電流加算部と、加算された電流を電圧
に変換する電流電圧変換部とを有することを特徴とする
液晶表示装置。11. A plurality of pixels are arranged in a matrix,
The multi-gradation drive circuit has a liquid crystal panel that displays an image in color with these pixels, a data driver to which a plurality of multi-gradation drive circuits are connected, and a scan driver. A source section, a current adding section for selecting and adding currents from these current sources corresponding to gradation information, and a current-voltage converting section for converting the added current into a voltage. Liquid crystal display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252192A JPH05216439A (en) | 1992-02-07 | 1992-02-07 | Multigradation driving circuit for liquid crystal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252192A JPH05216439A (en) | 1992-02-07 | 1992-02-07 | Multigradation driving circuit for liquid crystal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216439A true JPH05216439A (en) | 1993-08-27 |
Family
ID=12085083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252192A Pending JPH05216439A (en) | 1992-02-07 | 1992-02-07 | Multigradation driving circuit for liquid crystal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216439A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000276108A (en) * | 1999-03-24 | 2000-10-06 | Sanyo Electric Co Ltd | Active el display device |
| US7145379B2 (en) | 2003-07-29 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Current driver and display device |
| CN1327402C (en) * | 2002-12-19 | 2007-07-18 | 松下电器产业株式会社 | Driver for display device |
| US7477094B2 (en) | 2003-05-12 | 2009-01-13 | Panasonic Corporation | Current driving device and display device |
| JP2009116168A (en) * | 2007-11-08 | 2009-05-28 | Denso Corp | Voltage supplying circuit for driving indicator |
-
1992
- 1992-02-07 JP JP2252192A patent/JPH05216439A/en active Pending
Cited By (8)
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| US7265495B2 (en) | 2002-12-19 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Display driver |
| US7477094B2 (en) | 2003-05-12 | 2009-01-13 | Panasonic Corporation | Current driving device and display device |
| US7145379B2 (en) | 2003-07-29 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Current driver and display device |
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| US7649528B2 (en) | 2003-07-29 | 2010-01-19 | Panasonic Corporation | Display device comprising display driver having display driving section formed between transistors providing electric current thereto |
| JP2009116168A (en) * | 2007-11-08 | 2009-05-28 | Denso Corp | Voltage supplying circuit for driving indicator |
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