JP3641913B2

JP3641913B2 - Display device

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Publication number: JP3641913B2
Application number: JP23893397A
Authority: JP
Inventors: 益充猪野; 敏一前川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-06-10
Filing date: 1997-08-20
Publication date: 2005-04-27
Anticipated expiration: 2017-08-20
Also published as: JPH1164825A

Description

【０００１】
【発明の属する技術分野】
本発明は表示装置に関する。より詳しくは、デジタル画像データに基づいて階調表現ができる表示装置の集積化技術に関する。
【０００２】
【従来の技術】
図１１を参照して従来の表示装置の一例を簡潔に説明する。表示装置は画面を構成するパネル１１０と周辺の垂直駆動回路１２０、水平駆動回路１３０、タイミング生成回路１４０とで構成されている。パネル１１０は例えば非晶質シリコン薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス型の液晶ディスプレイ（ＬＣＤ）からなる。なお、パネルはこれに限られるものではなくプラズマディスプレイ（ＰＤＰ）やエレクトロルミネッセンスディスプレイ（ＥＬ）を用いることができる。周辺の垂直駆動回路１２０、水平駆動回路１３０及びタイミング生成回路１４０は外付けのＬＳＩからなる。従来の表示装置はパネルと周辺回路が別体であり、両者はＴＡＢなどで電気的に接続される。
【０００３】
パネル１１０は互いに交差する走査線Ｘと信号線Ｙが配列されている。行状の走査線Ｘと列状の信号線Ｙとの交差部には画素ＰＸＬが形成されている。画素ＰＸＬは画素電極とこれに対面する対向電極ＣＯＭとで構成されており、両電極の間に液晶などの電気光学物質が保持されている。各画素ＰＸＬは非晶質シリコンを活性層とする薄膜トランジスタＴｒによって駆動される。薄膜トランジスタＴｒのドレイン電極は対応する画素ＰＸＬに接続され、ソース電極は対応する信号線Ｙに接続され、ゲート電極は対応する走査線Ｘに接続されている。垂直駆動回路１２０は垂直シフトレジスタ回路１２１と出力バッファ回路１２２とからなる。垂直シフトレジスタ回路１２１は出力バッファ回路１２２を介して各走査線Ｘに接続しており、順次一行分の画素ＰＸＬを選択する。水平駆動回路１３０は、水平シフトレジスタ回路１３１とラインメモリ回路１３２とレベル変換回路１３３とデジタルアナログ変換回路１３４とを集積化したＬＳＩである。この水平駆動回路１３０は各信号線Ｙに接続しており、多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素ＰＸＬに信号電圧を書き込む。なお、信号電圧はデジタル画像データに基づいて基準電圧を変調することにより生成される。タイミング生成回路１４０は垂直駆動回路１２０と水平駆動回路１３０との間の同期制御を行なう。
【０００４】
図１２は水平駆動回路１３０の具体的な構成例を示している。水平駆動回路は、水平シフトレジスタ回路１３１、入力線Ｚ、サンプリングスイッチＳＷ、レベル変換回路１３３、ラインメモリ回路１３２、デジタルアナログ変換回路１３４などから構成されている。水平シフトレジスタ回路１３１は、図１１に示したタイミング生成回路１４０から供給されるタイミング信号に応じて動作し、６個一組となったサンプリングスイッチＳＷを開閉制御する。これにより、入力線Ｚを介して外部から供給された６ビットパラレル構成のデジタル画像データＤ０〜Ｄ５をサンプリングする。サンプリングされたデジタル画像データはレベル変換回路１３３を介してラインメモリ回路１３２に一行分まとめて格納される。ラインメモリ回路１３２に対するデジタル画像データの一括ラッチは、図１１に示したタイミング生成回路１４０から供給されるタイミング信号によって制御される。デジタルアナログ変換回路１３４はデコーダ回路とアナログスイッチとで構成されている。デジタルアナログ変換回路１３４はラインメモリ回路１３２に格納されたデジタル画像データを解読して、画素ＰＸＬ毎に割り当てられた信号電圧を生成する。生成された信号電圧は対応する信号線Ｙに出力される。従来のデジタルアナログ変換回路１３４は外部から供給された６４階調の基準電圧Ｖ１〜Ｖ６４の何れか一つを６ビットパラレル構成のデジタル画像データの解読結果に基づいて選択し、対応する信号線Ｙに供給する。この従来例では６ビットパラレル構成のデジタル画像データを用いている為、基準電圧は２⁶＝６４階調のレベルが必要になる。８ビットパラレル構成のデジタル画像データを用いた場合には、基準電圧の階調レベルは２⁸＝２５６となる。なお、レベル変換回路１３３とラインメモリ回路１３２の配置は、図１１に示した様に入れ替えることもできる。
【０００５】
図１３は、図１２に示したデジタルアナログ変換回路１３４の具体的な構成例を示しており、一本分の信号線Ｙに対応した部分のみが表わされている。図示する様に、デジタルアナログ変換回路１３４は基準電圧選択回路１３５−１〜１３５−２５６の直列接続からなる。デジタル画像データがＤ０〜Ｄ７からなる８ビットパラレル構成を有する場合、基準電圧選択回路１３５−１〜１３５−２５６は２⁸＝２５６個必要となり、これをワンチップ化した場合大規模なＩＣ（ＬＳＩ）になってしまう。各基準電圧選択回路の内部は例えば、デコーダ回路とインバータとトランジスタとで構成されている。具体的な構成は、例えばＳ．ＳＡＩＴＯ，Ｋ．ＫＩＴＡＭＵＲＡ，ｅｔｃ，ＮＥＣ“Ａ６−ｂｉｔＤｉｇｉｔａｌＤａｔａＤｒｉｖｅｒｆｏｒＣｏｌｏｒＴＦＴ−ＬＣＤｓ”，ｐｐ２５７−２６０，ＳＩＤ９５ｄｉｇｅｓｔ，１９９５に開示されている。この従来例では、信号電圧を生成する為に基準電圧を用いている。基準電圧は抵抗分割により階調化されている。この方式では一本の信号線に対して、例えば６ビットパラレル構成のデジタル画像データを書き込む場合、抵抗分割用に２⁶＝６４個の抵抗素子が必要になる。さらに、デジタル画像データに対応した階調レベルを選択する為ＲＯＭデコーダを用いている。これは、６４階調×６ビット構成のトランジスタマトリックスアレイである。マトリックスの各格子にＣ−ＭＯＳスイッチを配すると、全トランジスタの個数は６４×６×２＝７６８個必要となり、基準電圧選択回路の高集積化が必須である。さらに、８ビットパラレル構成のデジタル画像データを用いて一層の高階調化を図ると、ＲＯＭデコーダの規模は膨大なものになる。
【０００６】
【発明が解決しようとする課題】
図１１に示した従来例では、パネル１１０が非晶質シリコンを活性層とする薄膜トランジスタを用いたアクティブマトリクスＬＣＤである。非晶質シリコン薄膜トランジスタは動作特性が比較的劣り、画素駆動用のスイッチング素子としては用いることができるものの、周辺の回路部を構成するには不十分である。その為従来の表示装置では、パネル１１０とは別体に垂直駆動回路１２０や水平駆動回路１３０をＬＳＩで構成し、パネル１１０に結線していた。
【０００７】
これに対し、近年では多結晶シリコンを活性層とした薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス型のＬＣＤが開発されている。多結晶シリコン薄膜トランジスタは非晶質シリコン薄膜トランジスタに比べ動作特性が優れている為、画素駆動用のスイッチング素子に加え周辺回路も同一の絶縁基板上に形成可能である。しかしながら、図１１に示した従来の表示装置構成では、特に水平駆動回路の規模が膨大である為、パネルへの内蔵化あるいは一体化の障害になっていた。具体的には、水平駆動回路をパネルに内蔵するとその専有面積が大きくなる為、パネル全体のサイズが拡大化してしまう。パネル全体に占める画素アレイ部（画面）の専有面積が相対的に低くなり、商品価値を著しく損なう。
【０００８】
又、従来の基準電圧選択方式ではデジタル画像データのビット数が増えるに従って外部から入力する基準電圧の階調レベル数が多くなり、これに応じて配線数も増える。従って、水平駆動回路をパネルに内蔵したとしても依然として基準電圧を入力する為の配線作業が必要となり、歩留りの悪化を招く。さらに、パネル面積の増大に伴い、デジタルアナログ変換回路内部の寄生容量が増え、パネル内部での信号伝送遅延が発生する。この為高速応答性が損なわれ、高周波で駆動することが困難となる。
【０００９】
水平駆動回路をパネルに内蔵化する上で、その回路規模を縮小化することが必須である。この点、改良化された水平駆動回路の構成が例えば特開平３−８９３９２号公報に開示されている。この表示装置は、平行する複数の信号線が設けられたパネルと、入力デジタル画像データを複数レベルの信号電圧の何れかに変換し、この変換によって得られた信号電圧を各信号線に送出する水平駆動回路とを備えている。ここで、あらかじめ与えられた複数レベルの基準電圧の何れにも対応しない中間調の信号電圧の生成を可能にしている。具体的には、中間調の信号電圧を生成する為、フィールド毎に近接する一対の基準電圧の平均化を行なっている。即ち、基準電圧の選択を行なう前段過程と、選択された基準電圧の平均化を行なう後段過程とを経て所望の信号電圧を生成している。換言すると、前段過程で疎な階調化を行ない、後段過程で密な階調化を行なっている。この様に、階調化を２段階に分けることで、これに要するデコーダの個数を低減化可能である。８ビットパラレル構成のデジタル画像データを用いた場合、段階的な階調化を行なわないと必要なデコーダの個数は前述した様に信号線一本当り２⁸＝２５６個である。これを二段階に分けて疎階調化及び密階調化を行なうと、例えば２⁴＋２⁴＝１６＋１６＝３２個のデコーダで済む。しかしながら、信号線一本当り３２個のデコーダがまだ必要である。依然として水平駆動回路をパネルに一体化あるいは内蔵化させる為には回路規模の縮小化が必要であり、解決すべき課題となっている。
【００１０】
【課題を解決する為の手段】
上述した従来の技術の課題を解決する為に以下の手段を講じた。即ち、本発明に係る表示装置は基本的な構成として、互いに交差する走査線の行及び信号線の列と、両者の交差部に配される画素と、垂直駆動回路と、水平駆動回路とを備えている。垂直駆動回路は各走査線に接続しており順次一行分の画素を選択する。水平駆動回路は各信号線に接続しており、多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素に該信号電圧を書き込む。前記画素は絶縁基板上に形成され且つ該走査線及び信号線に接続した薄膜トランジスタと、該薄膜トランジスタを介して信号電圧が書き込まれる画素電極とを有する。前記垂直駆動回路及び水平駆動回路も同一の絶縁基板上に集積形成された薄膜トランジスタで構成されている。特徴事項として、前記水平駆動回路は少くとも、多ビット構成に含まれる上位桁側のビットデータに応じて一次階調化を行なう前段の電圧変調部と、同じく多ビット構成に含まれる中位桁側のビットデータに応じて二次階調化を行なう中段の電圧変調部と、同じく多ビット構成に含まれる下位桁側のビットデータに応じて三次階調化を行なう後段の電圧変調部とを直列接続した多階調化回路を有する。
【００１１】
好ましくは前記多階調化回路は、各段の電圧変調部の少くとも一つが、抵抗分割された複数レベルの電圧から当該ビットデータに対応した分圧を取り出す抵抗分割型である。あるいは前記多階調化回路は、各段の電圧変調部の少くとも一つが、ゲート電圧に応じてインピーダンスの変化するアナログゲート素子を用いて階調化を行なうゲート電圧変調型である。あるいは、前記多階調化回路は、各段の電圧変調部の少くとも一つが、ゲートパルスのデューティ比に応じて開閉動作するアナログゲート素子を用いて階調化を行なうゲートパルス変調型である。あるいは前記多階調化回路は、各段の電圧変調部の少くとも一つが、あらかじめ入力された複数レベルの電圧から当該ビットデータに対応した電圧を選択して階調化を行なう電圧選択型である。
【００１３】
本発明の他の側面によれば、本発明に係る表示装置は基本的な構成として、互いに交差する走査線の行及び信号線の列と、両者の交差部に配される画素と、各走査線に接続しており順次一行分の画素を選択する垂直駆動回路と、各信号線に接続しており多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素に該信号電圧を書き込む水平駆動回路とを備えている。前記画素は、絶縁基板上に形成され且つ該走査線及び信号線に接続した薄膜トランジスタと該薄膜トランジスタを介して信号電圧が書き込まれる画素電極とを有し、前記垂直駆動回路及び水平駆動回路も同一の絶縁基板上に集積形成された薄膜トランジスタで構成されている。前記水平駆動回路は少なくとも、多ビット構成に含まれる上位桁側のビットデータに応じて一次階調化を行なう前段の電圧変調部と、同じく多ビット構成に含まれる下位桁側のビットデータに応じて二次階調化を行なって信号電圧を出力する後段の電圧変調部とを直列接続した多階調化回路を有している。前段の電圧変調部はビットデータに応じて選択された一対の基準電圧を出力する一対のアナログスイッチ素子を備えている。特徴事項として、後段の電圧変調部は該一対のアナログスイッチ素子の間に直列接続された複数個の抵抗素子を備えており、該一対のアナログ素子を抵抗成分として含めた分圧回路を構成する。後段の電圧変調部はビットデータに応じて該分圧回路から分圧を取り出して信号電圧を出力する。好ましくは、各抵抗素子の抵抗値は、該アナログスイッチ素子が導通状態にある時の抵抗値の二倍以上に設定されている。又好ましくは、複数の抵抗素子は互いに等しい抵抗値を有しており、且つ二次階調化の階調数より一個少ない個数の抵抗素子を該一対のアナログスイッチ素子の間に直列接続している。
【００１４】
本発明によれば、電圧変調部を少くとも前中後の三段階に分けて直列接続し、多階調化回路を構成している。これにより、多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を各信号線に印加することができる。８ビット構成のデジタル画像データに基づいて多階調化を行なう場合、何ら電圧変調部の段階化を行なわないと、信号線一本当りに要するデコーダの個数は２⁸＝２５６となる。前後二段に分けて多階調化を行なうとデコーダの個数は信号線一本当り２⁴＋２⁴＝３２個となる。これに対し、本発明に従って前中後の三段階に分けて多階調化を行なうと、デコーダの個数は信号線一本当り２²＋２³＋２³＝２０個まで低減化可能である。これにより、パネルに対する多階調化回路の内蔵化が容易になる。加えて、デコーダの個数の低減化に伴い外部から入力する基準電圧の個数も縮小化できる。隣り合う基準電圧の中間に入る信号電圧は多階調化回路によって内部的に生成することができる。本発明の他の側面によれば、前段の電圧変調部はビットデータに応じて選択された一対の基準電圧を出力する一対のアナログ素子を備えており、後段の電圧変調部は一対のアナログスイッチ素子の間に直列接続された複数個の抵抗素子を備えており、一対のアナログ素子を抵抗成分として含めた分圧回路を構成し、ビットデータに応じて分圧回路から分圧を取り出して信号電圧を出力する。抵抗素子の一部をアナログスイッチ素子で代替することにより、抵抗素子の専有面積を削減化できる。又、アナログスイッチ素子の抵抗を抵抗素子群に対して無視可能な程小さい抵抗値にする必要はなくなる。
【００１５】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示装置を示す全体ブロック図である。図示する様に、本表示装置は大別して、画素アレイ部１と垂直駆動回路２と水平駆動回路３とタイミング生成回路４とからなる。少くとも画素アレイ部１、垂直駆動回路２及び水平駆動回路３は同一の絶縁基板上に集積形成可能である。ただし、本発明はこれに限られるものではなく、画素アレイ部１のみをパネルに形成し、残りの垂直駆動回路２及び水平駆動回路３などを外付けのＬＳＩで供給してもよい。
【００１６】
画素アレイ部１は本表示装置の画面を構成しており、互いに交差する走査線Ｘと信号線Ｙが配列されている。行状の走査線Ｘと列状の信号線Ｙとの交差部には画素ＰＸＬが形成されている。この画素ＰＸＬは少くとも液晶容量ＬＣと薄膜トランジスタＴｒからなる。液晶容量ＬＣは画素電極とこれに対面する対向電極ＣＯＭとで構成されており、両電極の間に電気光学物質として液晶が保持されている。なお、本発明はこれに限られるものではなく液晶に代えて他の電気光学物質を用いることができる。実際のパネル構造では、画素電極及び薄膜トランジスタＴｒは一方の絶縁基板に集積形成され、対向電極ＣＯＭは他方の絶縁基板に全面的に形成されている。両基板の間に液晶が保持される。液晶容量ＬＣは薄膜トランジスタＴｒによって駆動される。薄膜トランジスタＴｒは例えば多結晶シリコンを活性層とする電界効果型のトランジスタである。薄膜トランジスタＴｒのドレイン電極は対応する液晶容量ＬＣの画素電極に接続され、ソース電極は対応する信号線Ｙに接続され、ゲート電極は対応する走査線Ｘに接続されている。垂直駆動回路２は垂直シフトレジスタ回路２１及び出力バッファ回路２２とからなる。垂直シフトレジスタ回路２１はタイミング生成回路４から出力されるタイミング信号に応じて動作し、出力バッファ回路２２を介して順次一行分の画素ＰＸＬを選択する。具体的には、垂直駆動回路２は順次選択パルスを各走査線Ｘに出力し、一行毎に薄膜トランジスタＴｒを導通状態におく。これにより、液晶容量ＬＣが対応する信号線Ｙに接続されることになる。
【００１７】
水平駆動回路３は水平シフトレジスタ回路３１、ラインメモリ回路３２、レベル変換回路３３及び多階調化回路３４からなる。水平シフトレジスタ回路３１はタイミング生成回路４から供給されるタイミング信号に応じて動作し、外部から供給されるデジタル画像データを逐次サンプリングする。ラインメモリ回路３２は同じくタイミング生成回路４から供給されるタイミング信号に応じて動作し、サンプリングされたデジタル画像データを一行分一括して格納する。格納されたデジタル画像データはレベル変換回路３３を介して多階調化回路３４に供給される。多階調化回路３４は外部から基準電圧の供給を受けるとともに信号線Ｙに接続しており、多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素ＰＸＬに信号電圧を書き込む。具体的には、垂直駆動回路２によって導通状態におかれた薄膜トランジスタＴｒを介して信号電圧を対応する液晶容量ＬＣに書き込む。前述した様に、画素ＰＸＬは絶縁基板上に形成されている。各画素ＰＸＬは走査線Ｘ及び信号線Ｙに接続した薄膜トランジスタＴｒと、この薄膜トランジスタＴｒを介して信号電圧が書き込まれる画素電極とを有している。薄膜トランジスタＴｒは多結晶シリコンを活性層としている。垂直駆動回路２及び水平駆動回路３も画素ＰＸＬと同一の絶縁基板上に集積形成された薄膜トランジスタで構成されている。即ち、本表示装置は画素アレイ部１に加えて周辺の垂直駆動回路２及び水平駆動回路３も同一の絶縁基板上に一体化した駆動回路内蔵型である。
【００１８】
特徴事項として、多階調化回路３４は各信号線Ｙに対応した電圧変調部を備えている。本発明ではこの電圧変調部は少くとも三段階に分かれており、前段電圧変調部３５と中段電圧変調部３６と後段電圧変調部３７の直列接続となっている。前段電圧変調部３５はデジタル画像データの多ビット構成に含まれる上位桁側のビットデータに応じて一次階調化を行なう。中段電圧変調部３６は同じく多ビット構成に含まれる中位桁側のビットデータに応じて二次階調化を行なう。後段電圧変調部３７は同じく多ビット構成に含まれる下位桁側のビットデータに応じて三次階調化を行なう。一次〜三次の階調化を経て生成された信号電圧は対応する信号線Ｙに出力される。
【００１９】
図２は、図１に示した多階調化回路３４の具体的な構成例を示しており、一本の信号線に対応する部分のみを表わしている。図示する様に、この多階調化回路は例えば８ビット構成のデジタル画像データＤ０〜Ｄ７に基づいて２５６レベルに階調化された信号電圧を信号線に供給する。前段電圧変調部３５は上位桁側の２ビットデータＤ０，Ｄ１に応じて一次階調化を行なう。即ち、２ビットデータＤ０，Ｄ１に従って４レベルの一次階調化信号Ａ１Ａ２を出力する。本例ではこの前段電圧変調部３５はあらかじめ入力された複数レベルの前段基準電圧Ｖ０〜Ｖ４から当該ビットデータＤ０Ｄ１に対応した電圧を選択して階調化を行なう電圧選択型である。そこで、本明細書では係る構成を有する前段電圧変調部３５を電圧選択回路と称している。中段電圧変調部３６は中位桁側の３ビットデータＤ２Ｄ３Ｄ４に応じて二次階調化を行なう。即ち、３ビットデータＤ２Ｄ３Ｄ４に基づいて８レベルの二次階調化信号Ｂ１Ｂ２を出力する。本例ではこの中段電圧変調部３６はゲート電圧に応じてインピーダンスの変化するアナログゲート素子を用いて階調化を行なうゲート電圧変調型である。そこで、本明細書では中段電圧変調部３６をゲート電圧変調回路と称している。このゲート電圧変調回路３６は前段の電圧選択回路３５から供給される一次階調化信号Ａ１Ａ２を変調用のゲート電圧として受け入れる。同時にこのゲート電圧変調回路３６は外部から供給された中段基準電圧Ｖ５〜Ｖ１３を中位ビットデータＤ２Ｄ３Ｄ４の値に応じて適宜選択する。選択された中段基準電圧をゲート電圧で変調して二次階調化信号Ｂ１Ｂ２を出力し、後段電圧変調部３７に供給する。後段電圧変調部３７は下位桁側の３ビットデータＤ５Ｄ６Ｄ７に応じて三次階調化を行なう。即ち３ビットデータＤ５Ｄ６Ｄ７に基づき８レベルの三次階調化信号Ｃを出力する。この三次階調化信号Ｃは最終的な信号電圧として信号線に供給される。本例ではこの後段電圧変調部３７は抵抗分割された８レベルの電圧から当該ビットデータＤ５Ｄ６Ｄ７に対応した分圧を取り出す抵抗分割型である。そこで、本明細書では後段電圧変調部３７を抵抗分割変調回路と称している。具体的には、直列接続された複数の抵抗の両端に二次階調化信号Ｂ１Ｂ２が供給されている。二次階調化信号Ｂ１Ｂ２の分圧を下位３ビットデータＤ５Ｄ６Ｄ７の値に基づいて適宜選択する。
【００２０】
図３は、図２に示した各段の電圧変調部から出力される階調化信号を模式的に表わしている。前段電圧変調部（電圧選択回路）３５はハイレベル（Ｈｉｇｈ）からローレベル（Ｌｏｗ）に渡ってレベル化された前段基準電圧Ｖ０〜Ｖ４の内から、上位２ビットデータＤ０Ｄ１に基づいて互いに隣り合う一対のレベルを選択し、一次階調化信号Ａ１Ａ２として出力する。例えばＤ０Ｄ１＝１１の場合Ｖ０Ｖ１のペアを選択してこれを一次階調化信号Ａ１Ａ２として中段電圧変調部３６に出力する。前段電圧変調部３５はＤ０Ｄ１の値に応じてＶ０Ｖ１，Ｖ１Ｖ２，Ｖ２Ｖ３，Ｖ３Ｖ４の各ペアから一つを選択して出力する。即ち、この前段階で大まかに４レベルの階調化が行なわれる。中段電圧変調部（ゲート電圧変調回路）３６は中位ビットデータＤ２Ｄ３Ｄ４の値に基づき、中段基準電圧Ｖ５Ｖ６，Ｖ６Ｖ７，Ｖ７Ｖ８，Ｖ８Ｖ９，Ｖ９Ｖ１０，Ｖ１０Ｖ１１，Ｖ１１Ｖ１２，Ｖ１２Ｖ１３の各ペアから何れか一つを選択して二次階調化信号Ｂ１Ｂ２として後段電圧変調部Ｃに出力する。例えばＤ２Ｄ３Ｄ４＝１１１の場合Ｖ５Ｖ６のペアが二次階調化信号Ｂ１Ｂ２として選択される。この際、ゲート電圧変調回路３６は一次階調化信号Ａ１Ａ２をゲート電圧に用いて二次階調化信号Ｂ１Ｂ２の変調を行なって、その結果を後段電圧変調部３７に出力している。この段階で４レベル×８レベル＝３２レベルの階調化が行なわれたことになる。後段電圧変調部（抵抗分割変調回路）３７は抵抗分割方式により下位ビットデータＤ５Ｄ６Ｄ７に基づいて二次階調化信号Ｂ１Ｂ２の三次階調化を行なっている。この例では二次階調化信号Ｂ１Ｂ２は抵抗分割により８レベルに分かれ、下位ビットデータＤ５Ｄ６Ｄ７の値に従って８レベルの一つが選択され最終的な三次階調化信号Ｃ（信号電圧）として出力される。最終的に、４×８×８＝２５６レベルの階調化が行なえたことになる。
【００２１】
図４は、図２に示した多階調化回路の具体的な構成を表わしている。参考の為（Ａ）に、図１３で示した従来の多階調化回路の構成を再掲しておく。図示する様に、この従来の多階調化回路は基準電圧選択回路１３５−１〜１３５−２５６を２５６個直列接続したものであり、８ビットデジタル画像データＤ０Ｄ１Ｄ２Ｄ３Ｄ４Ｄ５Ｄ６Ｄ７に応じて何れか一個の基準電圧選択回路がオン状態となり、対応する基準電圧がアナログ信号電圧として一本の信号線Ｙに出力される。
【００２２】
これに対し（Ｂ）に示す本発明の多階調化回路は前段に位置する４個のゲート電圧選択回路３５−１〜３５−４と、中段に位置する８個のゲート電圧変調回路３６−１〜３６−８と、後段に位置する８個の抵抗分割変調回路３７−１〜３７−８とで構成されている。即ち、本発明に係る多階調化回路は信号線一本に付き、前段の４個、中段の８個及び後段の８個で合計２０個のデコーダにより構成可能であり、従来に比し大幅に回路規模の縮小化が達成できる。上位ビットデータＤ０Ｄ１＝１１の時第１のゲート電圧選択回路３５−１がオン状態となり、対応する一次階調化信号が中段に送られる。Ｄ０Ｄ１＝００ならば第４のゲート電圧選択回路３５−４がオン状態となる。中位３ビットデータＤ２Ｄ３Ｄ４＝１１１ならば第１のゲート電圧変調回路３６−１がオン状態となり、対応する二次階調化信号が後段側に送られる。Ｄ２Ｄ３Ｄ４＝０００ならば第８のゲート電圧変調回路３６−８がオン状態となる。下位３ビットデータＤ５Ｄ６Ｄ７＝１１１ならば第１の抵抗分割変調回路３７−１がオン状態となり、対応する三次階調化信号がアナログ信号電圧として信号線Ｙに出力される。Ｄ５Ｄ６Ｄ７＝０００ならば第８の抵抗分割変調回路３７−８がオン状態となる。
【００２３】
図５は、図４の（Ｂ）に示した多階調化回路のさらに具体的な構成を示す回路図である。この図では理解を容易にする為、第１のゲート電圧選択回路３５−１と第１のゲート電圧変調回路３６−１と第１の抵抗分割変調回路３７−１のみを示しており、且つこれらの回路が８ビットデジタル画像データＤ０Ｄ１Ｄ２Ｄ３Ｄ４Ｄ５Ｄ６Ｄ７＝１１１１１１１１により全てオン状態となった場合を表わしている。前段のゲート電圧選択回路３５−１はデコーダ回路ＤＥＣ１と一対のアナログゲート素子ＴＧ１，ＴＧ２とからなる。ここでは、アナログゲート素子（アナログスイッチ）としてＣＭＯＳ構成のトランスミッションゲート素子を用いている。デコーダ回路ＤＥＣ１はＤ０Ｄ１＝１１に応じて選択信号Ｘ１，ｘ１を出力し、ＴＧ１，ＴＧ２を開いて一対の前段基準電圧Ｖ０，Ｖ１を選択する。Ｖ０，Ｖ１のペアは図３に示した通りである。なおＸ１，ｘ１は互いに逆相関係となっている。ＴＧ１，ＴＧ２を通過した前段基準電圧のペアＶ０，Ｖ１は一次階調化信号Ａ１Ａ２として中段のゲート電圧変調回路３６−１に供給される。中段のゲート電圧変調回路３６−１に属するデコーダ回路ＤＥＣ２はＤ２Ｄ３Ｄ４＝１１１に応じて選択信号Ｘ２，ｘ２を出力し、アナログゲート素子ＴＧ３，ＴＧ４，ＴＧ５，ＴＧ６を導通状態にする。ＴＧ３，ＴＧ４がオンとなることにより、一次階調化信号Ａ１，Ａ２はそれぞれＴＧ５，ＴＧ６のゲートに印加される。又、ＴＧ５，ＴＧ６がオンになることで、一対の中段基準電圧Ｖ５，Ｖ６が選択される。Ｖ５，Ｖ６のペアのレベルは図３に示した通りである。Ｖ５はＴＧ５でＡ１により変調を受けその結果が二次階調化信号Ｂ１として後段の抵抗分割変調回路３７−１に送られる。同様にＶ６はＴＧ６によりＡ２で変調を受け、その結果が二次階調化信号Ｂ２として後段の抵抗分割変調回路３７−１に送られる。Ａ１，Ａ２はＶ５，Ｖ６を変調する役割を持つ。即ち、ＴＧ５，ＴＧ６のオン抵抗はそれぞれＡ１，Ａ２によって制御される。ＴＧ５，ＴＧ６はそれぞれＶ５，Ｖ６を入力とし、Ｂ１，Ｂ２を出力としている。ＴＧ５，ＴＧ６からの出力はこれらのアナログスイッチの抵抗の比率により決定される。ＴＧ５のドレイン／ソース間の抵抗をＲ５とし、ＴＧ６のドレイン／ソース間の抵抗をＲ６とすると、二次階調化信号Ｂ１Ｂ２の出力電圧ＶＯＵＴは以下の式により与えられる。ＶＯＵＴ＝（Ｖ５−Ｖ６）／（Ｒ５＋Ｒ６）×Ｒ５＋Ｖ６＝（Ｒ５×Ｖ５＋Ｒ６×Ｖ６）／（Ｒ５＋Ｒ６）。ここでＲ５，Ｒ６の値はＴＧ５，ＴＧ６のゲートに供給される前段基準電圧Ｖ０，Ｖ１により制御される。後段の抵抗分割変調回路３７−１に属するデコーダ回路ＤＥＣ３はＤ５Ｄ６Ｄ７＝１１１に応じて選択信号Ｘ３，ｘ３を出力し、アナログゲート素子ＴＧ７を開いて三次階調化信号Ｃを最終的な信号電圧として出力する。抵抗分割変調回路３７−１は直列接続された抵抗Ｒ１〜Ｒ９を備えている。この直列接続の両端には二次階調化信号Ｂ１，Ｂ２が印加されている。二次階調化信号Ｂ１Ｂ２の出力電圧はＲ１〜Ｒ９により抵抗分割され、所望の分圧がＴＧ７で選択される。本例ではＤ５Ｄ６Ｄ７＝１１１であるので、最もハイレベルの分圧がＲ１の一端から取り出されＴＧ７を介して信号線Ｙに供給される。
【００２４】
図６は、図５に示した一次階調化信号Ａ１Ａ２、二次階調化信号Ｂ１Ｂ２、三次階調化信号Ｃの具体的な波形を示す模式図である。図示する様に、液晶を電気光学物質として用いる画素アレイを駆動する場合には、信号電圧は交流化されたものを用いる。例えば、一次階調化信号Ａ１，Ａ２は信号電圧を中心として一水平期間（１Ｈ）又は一フィールド期間（１Ｆ）毎に極性が反転している。同様に、二次階調化信号Ｂ１，Ｂ２も信号電圧を中心として交流化されている。前述した様に、二次階調化信号Ｂ１，Ｂ２は一次階調化信号Ａ１，Ａ２をゲート電圧としてアナログゲート素子により振幅変調されている。二次階調化信号Ｂ１Ｂ２の出力電圧は抵抗分割により所望の値に分圧され、最終的な三次階調化信号Ｃが得られる。三次階調化信号Ｃは信号電圧を中心にして交流化されており、且つその振幅は最終的に８ビットデジタル画像データＤ０〜Ｄ７の値に基づいて変調されている。
【００２５】
図７は、本発明に係る多階調化回路の他の実施形態を示すブロック図である。図２に示した実施形態と対応する部分には対応する参照を付して理解を容易にしている。異なる点は、先の実施形態の前段電圧変調部３５がゲート電圧選択回路であったのに対し、本実施形態ではゲートパルス選択回路となっている。即ち、前段電圧変調部３５は外部から供給された４種類のゲートパルスφ０〜φ３から上位２ビットデータＤ０Ｄ１の値に応じて何れか一つを選択する。選択されたゲートパルスを一次階調化信号Ａとして中段電圧変調部３６に出力する。本実施形態の中段電圧変調部３６は先の実施形態の中段電圧変調部と基本的に同様であるが、ゲート電圧変調方式ではなくゲートパルス変調方式を採用している。即ち、この中段電圧変調部３６は一次階調化信号Ａとして供給されるゲートパルスのデューティ比に応じて開閉動作するアナログゲート素子を用いて階調化を行なう。中段電圧変調部３６から出力された二次階調化信号Ｂ１Ｂ２は後段電圧変調部３７に供給される。これは、先の実施形態と同様に抵抗分割変調回路である。
【００２６】
図８は、図７に示した各段電圧変調部から出力される各階調化信号の波形を示している。前段電圧変調部３５を構成するゲート電圧選択回路はデューティ比が異なる４種類のゲートパルスφ０〜φ３から何れか一つを選択して一次階調化信号Ａとする。例えば、Ｄ０Ｄ１＝１１の時φ０がＡとして選択される。中段電圧変調部３６を構成するゲートパルス変調回路はＤ２Ｄ３Ｄ４の値に従って基準電圧Ｖ５〜Ｖ１３から一対を選び、二次階調化信号Ｂ１Ｂ２とする。この際、選択された一対の基準電圧は前段電圧変調部３５から供給された一次階調化信号Ａによりゲートパルス変調を受ける。
【００２７】
図９は、図７に示した多階調化回路の具体的な構成を示している。図５に示した先の実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。前段のゲートパルス選択回路３５−１に属するデコーダ回路ＤＥＣ１はＤ０Ｄ１＝１１に応じて選択信号Ｘ１，ｘ１を出力し、ＴＧ１を開いてφ０を選択する。中段のゲートパルス変調回路３６−１に属するデコーダ回路ＤＥＣ２はＤ２Ｄ３Ｄ４＝１１１に応じて選択信号Ｘ２，ｘ２を出力し、ＴＧ３を開いてφ０からなる一次階調化信号Ａをゲートパルスとして受け入れる。さらにデコーダ回路ＤＥＣ２はＴＧ５，ＴＧ６を開いて一対の基準電圧Ｖ５，Ｖ６を受け入れる。Ｖ５，Ｖ６はそれぞれＴＧ５，ＴＧ６においてＡによりゲートパルス変調を受け、その結果が二次階調化信号Ｂ１，Ｂ２として後段の抵抗分割変調回路３７−１に出力される。
【００２８】
図１０は、図９に示した多階調化回路の動作説明に供する波形図である。図示する様に、前段のゲートパルス選択回路３５−１により選択されたゲートパルスφ０は振幅がＶＤＤで周期がＴの矩形波である。デューティ比は１：１に設定されている。中段のゲートパルス変調回路３６−１によって選択される一対の基準電圧Ｖ５，Ｖ６は信号電圧を中心として１Ｈ又は１Ｆ毎に極性反転する。前段で選択されたゲートパルスφ０はそのまま一次階調化信号Ａとして中段に入力される。中段で選択された一対の基準電圧Ｖ５，Ｖ６は一次階調化信号Ａによりゲートパルス変調され、二次階調化信号Ｂ１，Ｂ２が得られる。二次階調化信号Ｂ１Ｂ２の出力電圧は後段の抵抗分割変調回路３７−１により分圧され、所望の振幅レベルを有する三次階調化信号Ｃが得られる。三次階調化信号Ｃはある程度平滑化されており、そのまま信号電圧として対応する信号線Ｙに送出される。信号電圧の振幅は最終的に８ビットデジタル画像データＤ０〜Ｄ７の値により設定できる。
【００２９】
上述した様に、本発明はＴＦＴによる一体型駆動回路を一つの特徴としている。薄膜トランジスタ、即ちＴＦＴによる一体型駆動回路を実施する理由を以下に説明する。従来は、信号出力の階調制御方法は、オペアンプ回路による、出力制御を実施していた。しかしながら、このオペアンプを構成するＭＯＳＴｒのばらつきが階調出力の再現性及び均一性を支配している。図１４に、ＩＣで使用されるアンプ回路を使用した多階調回路を示す。この回路の動作原理は、入力されたデジタルデータａ〜ｄで、ＣＭＯＳバッファを経由して抵抗ａ１からｄ１に電流が流れる。加算電流をアンプの入力側に受け、その電荷の増大分を検知するわけである。そして、最終出力でその信号電圧に比例した形でＶｏｕｔを出力する。
【００３０】
しかしながら、図１５に示すように、この回路で使用されるミラー回路は定電流Ｉ１／２を維持するために同じＴｒ特性でなければならない。というのは、これを出力するｅ点での出力電圧が変動するためである。最終的には、Ｖｏｕｔで出力された出力信号は、Ｔｒばらつきにより安定せず、入力信号に対しての出力信号の細かな階調信号制御が行えなくなる。ゆえに、アンプ回路にＴＦＴを使用することは難しい、そこで、本発明では前述した様にアンプなしでの多階調信号出力回路が必要になった。図１４及び図１５に示したアンプ回路は、一般的に階調制御用に使用されるものである。特にこのまえに、抵抗接続を施し、この抵抗接続を選択することにより、階調性をだす。ここで、問題となるのは、上記のＩ１／２の部分であり、左側Ｉ１／２と右側のＩ１／２が、同様に電流を流す必要がある。トランジスタが均一に形成されていないとこのバランスがこわれて、入力信号と出力信号のリニアリティが損なわれる。
【００３１】
ＴＦＴにおいてこれを実現するのは難しい。特に、トランジスタのＶｔｈに起因するオフセット電流のばらつきが問題となる。これは、１０％以内であることが望ましく、これを達成するのは、現在のＴＦＴデバイスでは困難である。ＴＦＴでは、±４０％のばらつきが普通である。これを回避するためには、多階調回路に採用するＴＦＴ一体型の駆動回路では、ＴＦＴは、信号の選択スイッチとして使用することが望ましい。本発明は、これを積極的に採用したものであり、これにより、ばらつきの大きいＴＦＴを使用しても、階調信号のばらつきを小さくすることができる。
【００３２】
図１６は、本発明に係る表示装置の他の実施形態を示す模式的なブロック図であり、要部のみを表わしている。なお、図２に示した先の実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。図１６に示した多階調化回路３４は図１に示した表示装置の水平駆動回路３に組み込まれるものであり、一本の信号線に対応する部分のみを表わしている。図示する様に、この多階調化回路３４は例えば６ビット構成のデジタル画像データＤ０〜Ｄ５に基づいて６４レベルに階調化された信号電圧を信号線に供給する。この多階調化回路３４は前段電圧変調部３５と後段電圧変調部３７の直列接続からなる。前段電圧変調部３５は上位桁側の３ビットデータＤ０，Ｄ１，Ｄ２に応じて一次階調化を行なう。即ち、３ビットデータＤ０，Ｄ１，Ｄ２に従って８レベルの一次階調化信号Ａ１Ａ２を出力する。本例ではこの前段電圧変調部３５はあらかじめ入力された複数レベルの基準電圧Ｖ０〜Ｖ８から当該ビットデータＤ０Ｄ１Ｄ２に対応した電圧を選択して階調化を行なう電圧選択型である。そこで、係る構成を有する前段電圧変調部３５を基準電圧選択回路と称することにする。後段電圧変調部３７は下位桁側の３ビットデータＤ３Ｄ４Ｄ５に応じて二次階調化を行なう。即ち３ビットデータＤ３Ｄ４Ｄ５に基づき８レベルの二次階調化信号Ｃを出力する。この二次階調化信号Ｃは最終的な信号電圧として信号線に供給される。本例ではこの後段電圧変調部３７は抵抗分割された８レベルの電圧から当該ビットデータＤ３Ｄ４Ｄ５に対応した分圧を取り出す抵抗分割型である。ここでは、後段電圧変調部３７を抵抗分割変調回路と称することにする。具体的には、直列接続された複数の抵抗素子の両端に一次階調化信号Ａ１Ａ２が供給されている。この一次階調化信号Ａ１Ａ２は前段の基準電圧選択回路３５によって選択された高低一対の基準電圧からなる。この一次階調化信号Ａ１Ａ２の分圧を下位３ビットデータＤ３Ｄ４Ｄ５の値に基づいて適宜選択する。
【００３３】
図１７は、図１６に示した多階調化回路３４の具体的な構成を表わしている。参考の為（Ａ）に従来の多階調化回路の構成を挙げておく。図示する様に、この従来の多階調化回路は基準電圧選択回路１３５−１〜１３５−６４を６４個直列接続したものであり、６ビットデジタル画像データＤ０Ｄ１Ｄ２Ｄ３Ｄ４Ｄ５に応じて何れか一個の基準電圧選択回路がオン状態となり、対応する基準電圧がアナログ信号電圧として一本の信号線Ｙに出力される。６ビットデータの場合、６４階調となる為、従来の多階調化回路では６４レベルの基準電圧が必要である。これに対応して、６４個の基準電圧選択回路が必要となる。個々の基準電圧選択回路はデコーダ回路とアナログスイッチの組み合わせにより構成されている。６４階調の場合、一本の信号線Ｙに付き６４個のデコーダ回路が必要になる。この従来例では基準電圧選択回路を構成するデジタルアナログ回路の専有面積の増大に伴い、チップサイズが大型化する。又、基準電圧のレベル数の増大に伴い、外部入出力用の配線数が多くなり、外部との接続作業時に歩留りの低下が生じる。又、チップ面積の増大に伴いデジタルアナログ変換回路内部の寄生容量が増大し、内部での信号遅延が発生する。この為、高速応答性が損なわれ高周波での駆動が困難になる。
【００３４】
これに対し、（Ｂ）に示す本発明の多階調化回路は前段に位置する８個の基準電圧選択回路３５−１〜３５−８と、後段に位置する８個の抵抗分割変調回路３７−１〜３７−８とで構成されている。即ち、本発明に係る多階調化回路は信号線一本に付き、前段の８個及び後段の８個で合計１６個のデコーダにより構成可能であり、従来に比し大幅に回路規模の縮小化が達成できる。上位ビットデータＤ０Ｄ１Ｄ２＝１１１の時第１の基準電圧選択回路３５−１がオン状態となり、対応する一次階調化信号が後段に送られる。Ｄ０Ｄ１Ｄ２＝０００ならば第８の基準電圧選択回路３５−８がオン状態となる。一方後段側については、下位３ビットデータＤ３Ｄ４Ｄ５＝１１１ならば第１の抵抗分割変調回路３７−１がオン状態となり、対応する二次階調化信号がアナログ信号電圧として信号線Ｙに出力される。下位３ビットデータＤ３Ｄ４Ｄ５＝０００ならば第８の抵抗分割変調回路３７−８がオン状態となる。この様に本実施形態では、前段の基準電圧選択回路は基準電圧を選択する為のアナログスイッチを含むデコーダで構成されている。後段の抵抗分割変調回路は分圧抵抗を含むデコーダで構成されている。これにより、多階調のアナログ信号電圧を発生するデジタル多階調化回路を構成する。本実施形態は、デジタルデータ入力方式の駆動回路を有する表示装置において、基準電圧選択回路と抵抗分割変調回路を直列接続したことで、あらかじめ用意された基準電圧のレベル数よりも多くの階調を実現することが可能になる。入力されたデジタル画像信号に応じて基準電圧を選択し、更に選択された基準電圧を分圧してアナログ信号電圧を得ている。最終的なアナログ信号電圧は選択された高低一対の基準電圧の中間に位置することになる。即ち、アナログ信号電圧は高レベルの基準電圧より小さく、低レベルの基準電圧より大きな中間の電圧レベルとなる。
【００３５】
図１８は、図１７の（Ｂ）に示した多階調化回路の更に具体的な構成を示す回路図である。この図では理解を容易にする為、第１の基準電圧選択回路３５−１と第１の抵抗分割変調回路３７−１のみを示しており、且つこれらの回路が６ビットデジタル画像データＤ０Ｄ１Ｄ２Ｄ３Ｄ４Ｄ５＝１１１１１１によりすべてオン状態となった場合を表わしている。前段の基準電圧選択回路３５−１はデコーダ回路ＤＥＣ１と一対のアナログスイッチ素子ＴＧ１，ＴＧ２とからなる。ここでは、アナログスイッチ素子としてＣＭＯＳ構成のトランスミッションゲート素子を用いている。デコーダ回路ＤＥＣ１はＤ０Ｄ１Ｄ２＝１１１に応じて選択信号Ｘ１，ｘ１を出力し、ＴＧ１，ＴＧ２を開いて一対の基準電圧ＶＨ，ＶＬを選択する。ＶＨが高レベル側であり、ＶＬが低レベル側である。なお、Ｄ０Ｄ１Ｄ２＝１１１の場合、実際には図１６に示した基準電圧Ｖ０がＶＨとして選択され、基準電圧Ｖ１がＶＬとして選択される。なお、Ｘ１，ｘ１は互いに逆相となっている。ＴＧ１，ＴＧ２を通過した基準電圧のペアＶＨ，ＶＬは一次階調化信号Ａ１Ａ２として後段の抵抗分割変調回路３７−１に供給される。
【００３６】
後段の抵抗分割変調回路３７−１に属するデコーダ回路ＤＥＣ３はＤ３Ｄ４Ｄ５＝１１１に応じて選択信号Ｘ３，ｘ３を出力し、アナログスイッチ素子ＴＧ７を開いて二次階調化信号Ｃを最終的な信号電圧として出力する。抵抗分割変調回路３７−１は直列接続された７個の抵抗素子ＲＳを備えている。この直列接続の両端には基準電圧選択回路３５−１側の一対のアナログスイッチ素子ＴＧ１，ＴＧ２を介して一次階調化信号Ａ１Ａ２が印加されている。基準電圧選択回路３５−１の出力電圧は７個の抵抗素子ＲＳにより抵抗分割され、所望の分圧がＴＧ７で選択される。本例ではＤ３Ｄ４Ｄ５＝１１１であるので、最もハイレベルの分圧が取り出され、ＴＧ７を介して信号線Ｙに供給される。
【００３７】
以上説明した様に、前段の基準電圧選択回路３５−１は上位３ビットデータＤ０Ｄ１Ｄ２に応じて選択された高低一対の基準電圧ＶＨ，ＶＬを出力する一対のアナログスイッチＴＧ１，ＴＧ２を備えている。後段の抵抗分割変調回路３７−１は一対のアナログスイッチＴＧ１，ＴＧ２の間に直列接続された７個の抵抗素子ＲＳを備えており、一対のアナログスイッチ素子ＴＧ１，ＴＧ２を抵抗成分として含めた分圧回路を構成している。抵抗分割変調回路３７−１は下位３ビットデータＤ３Ｄ４Ｄ５に応じて上記分圧回路から分圧を取り出してアナログ信号電圧を信号線に出力する。好ましくは、各抵抗素子ＲＳの抵抗値は、アナログスイッチ素子ＴＧ１，ＴＧ２が導通状態にある時の抵抗値Ｒ１，Ｒ２の二倍以上に設定されている。又、複数の抵抗素子ＲＳは互いに等しい抵抗値（これもＲＳで表わす）を有しており、且つ二次階調化の階調数８より一個少ない７個の抵抗素子ＲＳを一対のアナログスイッチ素子ＴＧ１，ＴＧ２の間に直列接続している。これに対し、図５に示した先の抵抗分割変調回路では階調数８よりも一つ多い９個の抵抗素子Ｒ１〜Ｒ９を直列接続して分圧回路としている。この場合、一対のアナログスイッチ素子の導通抵抗は極力０に近づける必要がある。一方、本実施形態ではアナログスイッチ素子ＴＧ１，ＴＧ２の導通抵抗をあらかじめ考慮した形で分圧回路を構成しており、直列抵抗素子の個数は階調数８よりも一つ少なくて済む。又、アナログスイッチ素子ＴＧ１，ＴＧ２の導通抵抗Ｒ１，Ｒ２を極力０に抑える必要はなくなる為、回路設計上の負担が少なくて済む。図１８では、８個の分圧の何れかを取り出す為のノードを８個の黒丸印で表わしている。図示する様に、一番高い分圧はＴＧ１と一番目のＲＳとの接続点（ノード）から取り出される。又最低の分圧はＴＧ２と一番下のＲＳとの接続点（ノード）から取り出される。図示の例では、下位３ビットデータＤ３Ｄ４Ｄ５＝１１１であるので、ＴＧ７に接続されるノードは８個の内一番上のものが選択されている。
【００３８】
アナログスイッチ素子ＴＧ１のドレイン／ソース間抵抗をＲ１とし、アナログスイッチ素子ＴＧ２のドレイン／ソース間抵抗をＲ２とし、これら一対のアナログスイッチ素子ＴＧ１，ＴＧ２に直列接続されている複数の抵抗素子ＲＳの一個の抵抗をＲＳとすると、各ノードから取り出される出力電圧ＶＯＵＴ１〜ＶＯＵＴ８は以下の式で表わされる。即ち、高レベル側の基準電圧をＶＨとし低レベル側の基準電圧をＶＬとすると、両者の電位差（ＶＨ−ＶＬ）を８分割で分圧することにより、ＶＯＵＴ１〜ＶＯＵＴ８が得られる。この場合、式中ｎ＝８となる。
【００３９】
ＶＯＵＴ１＝（ＶＨ−ＶＬ）＊Ｒ１／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ２＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊１）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ３＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊２）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ４＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊３）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ５＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊４）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ６＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊５）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ７＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊６）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ８＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊７）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
【００４０】
図１９は、図１８に示した多階調化回路から出力される信号電圧の直線性を示すグラフである。図示する様に、本実施形態の多階調化回路は６ビットデジタルデータに応じて６４階調の信号電圧を出力する。前段の基準電圧選択回路はＶＨ及びＶＬの対として、（Ｖ０＝１０．５Ｖ，Ｖ１＝１０．０Ｖ）、（Ｖ１＝１０．０Ｖ，Ｖ２＝９．５Ｖ）、（Ｖ２＝９．５Ｖ，Ｖ３＝９．０Ｖ）、（Ｖ３＝９．０Ｖ，Ｖ４＝８．５Ｖ）、（Ｖ４＝８．５Ｖ，Ｖ５＝８．０Ｖ）、（Ｖ５＝８．０Ｖ，Ｖ６＝７．５Ｖ）、（Ｖ６＝７．５Ｖ，Ｖ７＝７．０Ｖ）、（Ｖ７＝７．０Ｖ，Ｖ８＝６．５Ｖ）の何れか一つを上位３ビットデータの値に応じて選択する。選択された高低一対の基準電圧を上記数式のＶＨ，ＶＬに代入すれば、８階調の分圧が得られる。下位３ビットデータの値に応じて８レベルの分圧の何れか一つを選択する。前述した様に、抵抗分割変調回路は一対のアナログスイッチ素子も抵抗として含んでおり８個の分圧が高低一対の基準電圧ＶＨ，ＶＬの間で発生する。結果として、基準電圧の組の選択で８種類あり、分圧の選択で８種類があるので、これらの掛け算により６４階調の信号電圧を生成できる。これに対し、従来法では６４組の抵抗分圧とデコーダの組で信号電圧を生成していた。この従来例に比し、本実施形態では１／４の回路規模で済む。又、抵抗素子の一部をアナログスイッチ素子で代替することにより、抵抗素子の面積の減少化が可能になる。同時に、アナログスイッチ素子の抵抗を分圧用の抵抗素子群に対して無視可能に小さくする必要性はなくなる。この為、アナログスイッチ素子自体もトランジスタのサイズを縮小化することが可能である。
【００４１】
一対のアナログスイッチ素子の抵抗Ｒ１，Ｒ２は抵抗素子のＲＳに対して、１／２以下に設定することが望ましい。この様にすることで、階調に対する信号電圧の直線性が保たれる。図１９に示す様に、６．５Ｖ〜１０．５Ｖの範囲で信号電圧はほぼ直線的な階調性を保っている。階調に対する信号電圧の直線性を保つ為には、特に基準電圧ＶＨ，ＶＬに近い分圧に支配的な影響を及ぼすアナログスイッチ素子の抵抗Ｒ１，Ｒ２を適切に設定する必要がある。Ｒ１，Ｒ２はＲＳに対して比較的小さくする必要があり、望ましくはＲＳの１／２以下がよい。
【００４２】
図２０は、アナログスイッチ素子の抵抗に対する信号電圧の依存性を表わしている。アナログスイッチ素子の抵抗Ｒ１，Ｒ２が中心値に対して±５０％変動しても、信号電圧の変動幅が４８ｍＶと非常に小さく抑えられる特徴を有している。図２０はアナログスイッチ素子ＴＧ１の抵抗値Ｒ１を中心値に対して±５０％変動させ、アナログスイッチ素子ＴＧ２の抵抗値Ｒ２を中心値に対して±５０％変動させ、一番最悪に抵抗が分布した場合の信号電圧を見たものである。グラフから明らかな様に、変動電圧は小さく抑えられる為、階調選択にほぼ忠実な信号電圧が表示装置の各画素に印加できる。なお、アナログスイッチ素子ＴＧ１，ＴＧ２の抵抗値、複数の抵抗素子の抵抗値、基準電圧ＶＨ，ＶＬの値は、液晶の透過率や印加電圧特性に応じて適宜最適化する必要がある。
【００４３】
【発明の効果】
以上説明したように、本発明の一側面によれば、少くとも前中後の３段電圧変調部を直列接続して多階調化回路を構成しており、デジタルデータに応じて信号電圧の多階調化を図っている。例えば、８ビットのデジタル画像データに基づいて多階調化を行なう場合、何ら段階化を施さない場合には、多階調化回路は信号線一本当り２⁸＝２５６個のデコーダが必要である。前後２段に分けて多階調化を行なうと、２⁴＋２⁴＝３２個のデコーダが必要になる。本発明では、前中後の３段階に分けて多階調化を図っている為、２²＋２³＋２³＝２０個のデコーダで済む。この様に、従来に比べデコーダ個数を低減化することが可能となり、多階調化回路の縮小化が実現でき、パネル内への内蔵化も容易になる。又、多階調化回路の多段階化に伴い外部から供給する基準電圧のレベル数も少くて済み、回路規模及び配線面積の縮小化が達成できる。又、本発明の他の側面によれば、前段の電圧変調部はビットデータに応じて選択された一対の基準電圧を出力する一対のアナログ素子を備えており、後段の電圧変調部は一対のアナログスイッチ素子の間に直列接続された複数個の抵抗素子を備えており、一対のアナログ素子を抵抗成分として含めた分圧回路を構成し、ビットデータに応じて分圧回路から分圧を取り出して信号電圧を出力する。抵抗素子の一部をアナログスイッチ素子で代替することにより、抵抗素子の専有面積を削減化できる。又、アナログスイッチ素子の抵抗を抵抗素子群に対して無視可能な程小さい抵抗値にする必要はなくなる。この為、アナログスイッチ素子自体もトランジスタサイズを小さくすることが可能である。加えて、大面積の絶縁基板に形成されたトランジスタに動作特性上のばらつきが発生しても、安定した階調表現が確保できる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の全体構成を示すブロック図である。
【図２】図１に示した表示装置の水平駆動回路に含まれる多階調化回路を示すブロック図である。
【図３】図２に示した多階調化回路の動作説明に供する模式図である。
【図４】多階調化回路の具体的な構成を示すブロック図である。
【図５】図４に示した多階調化回路のさらに具体的な構成を示す回路図である。
【図６】図５に示した多階調化回路の動作説明に供する波形図である。
【図７】他の実施形態に係る多階調化回路を示すブロック図である。
【図８】図７に示した多階調化回路の動作説明に供する模式図である。
【図９】図７に示した多階調化回路の具体的な構成を示す回路図である。
【図１０】図９に示した多階調化回路の動作説明に供する波形図である。
【図１１】従来の表示装置の一例を示すブロック図である。
【図１２】図１１に示した従来の表示装置に含まれる水平駆動回路の構成例を示す回路図である。
【図１３】図１２に示した水平駆動回路に含まれるデジタルアナログ変換回路の構成例を示すブロック図である。
【図１４】従来の多階調化回路の一例を示す回路図である。
【図１５】図１４に示した多階調化回路に含まれるアンプの一例を示す回路図である。
【図１６】図１に示した表示装置の水平駆動回路に含まれる多階調化回路の他の実施形態を示すブロック図である。
【図１７】図１６に示した多階調化回路の具体的な構成を示すブロック図である。
【図１８】図１７に示した多階調化回路の更に具体的な構成を示す回路図である。
【図１９】図１８に示した多階調化回路から出力される信号電圧の直線性を示すグラフである。
【図２０】図１８に示した多階調化回路から出力される信号電圧の直線性を示すグラフである。
【符号の説明】
１・・・画素アレイ部、２・・・垂直駆動回路、３・・・水平駆動回路、４・・・タイミング生成回路、２１・・・垂直シフトレジスタ回路、２２・・・出力バッファ回路、３１・・・水平シフトレジスタ回路、３２・・・ラインメモリ回路、３３・・・レベル変換回路、３４・・・多階調化回路、３５・・・前段電圧変調部、３６・・・中段電圧変調部、３７・・・後段電圧変調部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device. More specifically, the present invention relates to a display device integration technique that can express gradation based on digital image data.
[0002]
[Prior art]
An example of a conventional display device will be briefly described with reference to FIG. The display device includes a panel 110 constituting a screen, a peripheral vertical drive circuit 120, a horizontal drive circuit 130, and a timing generation circuit 140. The panel 110 is composed of, for example, an active matrix liquid crystal display (LCD) using an amorphous silicon thin film transistor as a switching element. Note that the panel is not limited to this, and a plasma display (PDP) or an electroluminescence display (EL) can be used. The peripheral vertical drive circuit 120, horizontal drive circuit 130, and timing generation circuit 140 are composed of external LSIs. In a conventional display device, a panel and a peripheral circuit are separate bodies, and both are electrically connected by TAB or the like.
[0003]
In the panel 110, scanning lines X and signal lines Y intersecting each other are arranged. Pixels PXL are formed at the intersections between the row-shaped scanning lines X and the column-shaped signal lines Y. The pixel PXL includes a pixel electrode and a counter electrode COM facing the pixel electrode, and an electro-optical material such as liquid crystal is held between the electrodes. Each pixel PXL is driven by a thin film transistor Tr having amorphous silicon as an active layer. The drain electrode of the thin film transistor Tr is connected to the corresponding pixel PXL, the source electrode is connected to the corresponding signal line Y, and the gate electrode is connected to the corresponding scanning line X. The vertical drive circuit 120 includes a vertical shift register circuit 121 and an output buffer circuit 122. The vertical shift register circuit 121 is connected to each scanning line X via the output buffer circuit 122, and sequentially selects pixels PXL for one row. The horizontal drive circuit 130 is an LSI in which a horizontal shift register circuit 131, a line memory circuit 132, a level conversion circuit 133, and a digital / analog conversion circuit 134 are integrated. The horizontal driving circuit 130 is connected to each signal line Y, generates a signal voltage having multiple gradations based on the digital image data having a multi-bit configuration, and applies the signal voltage to the selected pixel PXL for one row. Write. The signal voltage is generated by modulating the reference voltage based on the digital image data. The timing generation circuit 140 performs synchronization control between the vertical drive circuit 120 and the horizontal drive circuit 130.
[0004]
FIG. 12 shows a specific configuration example of the horizontal drive circuit 130. The horizontal drive circuit includes a horizontal shift register circuit 131, an input line Z, a sampling switch SW, a level conversion circuit 133, a line memory circuit 132, a digital / analog conversion circuit 134, and the like. The horizontal shift register circuit 131 operates in response to the timing signal supplied from the timing generation circuit 140 shown in FIG. 11, and controls the opening and closing of the six sampling switches SW. Thereby, digital image data D0 to D5 having a 6-bit parallel configuration supplied from the outside via the input line Z is sampled. The sampled digital image data is stored in one line in the line memory circuit 132 through the level conversion circuit 133. The batch latching of digital image data for the line memory circuit 132 is controlled by a timing signal supplied from the timing generation circuit 140 shown in FIG. The digital / analog conversion circuit 134 is composed of a decoder circuit and an analog switch. The digital / analog conversion circuit 134 decodes the digital image data stored in the line memory circuit 132 and generates a signal voltage assigned to each pixel PXL. The generated signal voltage is output to the corresponding signal line Y. The conventional digital-analog conversion circuit 134 selects any one of the 64 gradation reference voltages V1 to V64 supplied from the outside based on the decoding result of the digital image data of the 6-bit parallel configuration, and the corresponding signal line Y To supply. Since this conventional example uses digital image data having a 6-bit parallel configuration, the reference voltage is 2 ⁶ = 64 gradation levels are required. When digital image data having an 8-bit parallel configuration is used, the gradation level of the reference voltage is 2 ⁸ = 256. Note that the arrangement of the level conversion circuit 133 and the line memory circuit 132 can be switched as shown in FIG.
[0005]
FIG. 13 shows a specific configuration example of the digital-analog conversion circuit 134 shown in FIG. 12, and only a portion corresponding to one signal line Y is shown. As shown in the figure, the digital-to-analog converter circuit 134 includes a series connection of reference voltage selection circuits 135-1 to 135-256. When the digital image data has an 8-bit parallel configuration composed of D0 to D7, the reference voltage selection circuits 135-1 to 135-256 are two. ⁸ = 256 is required, and when this is made into one chip, it becomes a large-scale IC (LSI). Each reference voltage selection circuit includes, for example, a decoder circuit, an inverter, and a transistor. A specific configuration is described in, for example, SAITO, K.M. KITAMURA, etc, NEC, “A 6-bit Digital Data Driver for Color TFT-LCDs”, pp 257-260, SID 95 digest, 1995. In this conventional example, a reference voltage is used to generate a signal voltage. The reference voltage is gradated by resistance division. In this method, for example, when digital image data having a 6-bit parallel configuration is written to one signal line, 2 for resistance division. ⁶ = 64 resistance elements are required. Further, a ROM decoder is used to select a gradation level corresponding to the digital image data. This is a transistor matrix array of 64 gradations × 6 bits. If C-MOS switches are arranged in each lattice of the matrix, the number of all transistors is required to be 64 × 6 × 2 = 768, and high integration of the reference voltage selection circuit is essential. Further, when the gradation is further increased using digital image data having an 8-bit parallel configuration, the scale of the ROM decoder becomes enormous.
[0006]
[Problems to be solved by the invention]
In the conventional example shown in FIG. 11, the panel 110 is an active matrix LCD using thin film transistors having amorphous silicon as an active layer. An amorphous silicon thin film transistor has relatively poor operating characteristics and can be used as a switching element for driving a pixel, but is insufficient for constituting a peripheral circuit portion. Therefore, in the conventional display device, the vertical drive circuit 120 and the horizontal drive circuit 130 are configured by LSI separately from the panel 110 and are connected to the panel 110.
[0007]
On the other hand, in recent years, an active matrix type LCD using a thin film transistor having polycrystalline silicon as an active layer as a switching element has been developed. Since the polycrystalline silicon thin film transistor has better operation characteristics than the amorphous silicon thin film transistor, a peripheral circuit can be formed on the same insulating substrate in addition to the switching element for driving the pixel. However, in the conventional display device configuration shown in FIG. 11, since the scale of the horizontal drive circuit is particularly large, it has become an obstacle to the incorporation or integration into the panel. Specifically, when the horizontal driving circuit is built in the panel, the area occupied by the horizontal driving circuit increases, and the size of the entire panel increases. The exclusive area of the pixel array portion (screen) occupying the entire panel is relatively low, and the commercial value is significantly impaired.
[0008]
In the conventional reference voltage selection method, the number of gradation levels of the reference voltage input from the outside increases as the number of bits of the digital image data increases, and the number of wirings increases accordingly. Therefore, even if the horizontal drive circuit is built in the panel, wiring work for inputting the reference voltage is still required, resulting in a deterioration in yield. Furthermore, as the panel area increases, the parasitic capacitance inside the digital-analog converter circuit increases, and a signal transmission delay occurs inside the panel. For this reason, high-speed responsiveness is impaired, and it becomes difficult to drive at high frequency.
[0009]
In order to incorporate a horizontal drive circuit in a panel, it is essential to reduce the circuit scale. In this regard, an improved horizontal drive circuit configuration is disclosed in, for example, Japanese Patent Laid-Open No. 3-89392. This display device converts a panel provided with a plurality of parallel signal lines and input digital image data into one of a plurality of levels of signal voltage, and sends the signal voltage obtained by this conversion to each signal line. And a horizontal drive circuit. Here, it is possible to generate a halftone signal voltage that does not correspond to any of a plurality of reference voltages given in advance. Specifically, in order to generate a halftone signal voltage, a pair of adjacent reference voltages is averaged for each field. That is, a desired signal voltage is generated through a pre-stage process for selecting a reference voltage and a post-stage process for averaging the selected reference voltages. In other words, sparse gradation is performed in the preceding process and dense gradation is performed in the subsequent process. In this way, by dividing gradation into two stages, the number of decoders required for this can be reduced. When digital image data having an 8-bit parallel configuration is used, the number of decoders required without stepwise gradation is 2 per signal line as described above. ⁸ = 256. If this is divided into two stages and sparse gradation and dense gradation are performed, for example, 2 ^Four +2 ^Four = 16 + 16 = 32 decoders are sufficient. However, 32 decoders per signal line are still necessary. Still, in order to integrate or incorporate the horizontal drive circuit into the panel, it is necessary to reduce the circuit scale, which is a problem to be solved.
[0010]
[Means for solving the problems]
In order to solve the above-mentioned problems of the prior art, the following measures were taken. That is, the display device according to the present invention has, as a basic configuration, a row of scanning lines and a column of signal lines that intersect with each other, a pixel disposed at the intersection of both, a vertical driving circuit, and a horizontal driving circuit. I have. The vertical drive circuit is connected to each scanning line and sequentially selects pixels for one row. The horizontal drive circuit is connected to each signal line, generates a multi-gradation signal voltage based on multi-bit digital image data, and writes the signal voltage to the selected one row of pixels. The pixel includes a thin film transistor formed over an insulating substrate and connected to the scan line and the signal line, and a pixel electrode into which a signal voltage is written through the thin film transistor. The vertical drive circuit and the horizontal drive circuit are also formed of thin film transistors integrated on the same insulating substrate. The horizontal driving circuit is characterized in that, at least, the voltage modulation unit in the first stage that performs primary gradation in accordance with the bit data on the upper digit side included in the multi-bit configuration, and the middle digit included in the multi-bit configuration are also included. A middle voltage modulating unit that performs secondary gradation according to the bit data on the side, and a subsequent voltage modulating unit that performs third gradation according to the bit data on the lower digit side included in the multi-bit configuration. A multi-gradation circuit connected in series is included.
[0011]
Preferably, the multi-gradation circuit is of a resistance division type in which at least one of the voltage modulation units in each stage takes out a divided voltage corresponding to the bit data from a plurality of voltages divided by resistance. Alternatively, the multi-gradation circuit is a gate voltage modulation type in which gradation is performed using an analog gate element whose impedance changes in accordance with the gate voltage, at least one of the voltage modulation units in each stage. Alternatively, the multi-gradation circuit is a gate pulse modulation type in which at least one of the voltage modulation units in each stage performs gradation using an analog gate element that opens and closes according to the duty ratio of the gate pulse. . Alternatively, the multi-gradation circuit is a voltage selection type in which at least one of the voltage modulation units in each stage selects a voltage corresponding to the bit data from a plurality of voltages input in advance and performs gradation. is there.
[0013]
According to another aspect of the present invention, the display device according to the present invention has, as a basic configuration, a row of scanning lines and a column of signal lines that intersect with each other, a pixel disposed at the intersection of both, and each scanning. A vertical drive circuit that sequentially selects one row of pixels connected to a line and a signal voltage that is connected to each signal line to generate multi-gradation signal voltage based on multi-bit digital image data and select And a horizontal driving circuit for writing the signal voltage to the pixels for one row. The pixel includes a thin film transistor formed on an insulating substrate and connected to the scanning line and the signal line, and a pixel electrode to which a signal voltage is written through the thin film transistor, and the vertical driving circuit and the horizontal driving circuit are the same. The thin film transistors are integrated on an insulating substrate. The horizontal driving circuit corresponds to at least the preceding voltage modulation unit that performs primary gradation in accordance with the upper digit side bit data included in the multi-bit configuration, and the lower digit side bit data included in the multi-bit configuration. And a multi-gradation circuit in which a subsequent voltage modulation section for performing secondary gradation and outputting a signal voltage is connected in series. The previous voltage modulation section includes a pair of analog switch elements that output a pair of reference voltages selected according to bit data. As a feature, the voltage modulation unit in the subsequent stage includes a plurality of resistance elements connected in series between the pair of analog switch elements, and constitutes a voltage dividing circuit including the pair of analog elements as resistance components. . The subsequent voltage modulation section takes out the divided voltage from the voltage dividing circuit according to the bit data and outputs a signal voltage. Preferably, the resistance value of each resistance element is set to be twice or more the resistance value when the analog switch element is in a conductive state. Preferably, the plurality of resistance elements have equal resistance values, and one resistance element less than the number of gradations of the secondary gradation is connected in series between the pair of analog switch elements. Yes.
[0014]
According to the present invention, the voltage modulation section is divided and connected in series in at least three stages, the front, the middle, and the rear, to constitute a multi-gradation circuit. As a result, a multi-gradation signal voltage based on multi-bit digital image data can be applied to each signal line. When multi-gradation is performed based on 8-bit digital image data, the number of decoders required per signal line is 2 unless the voltage modulation unit is staged. ⁸ = 256. When multi-gradation is performed in two stages, the number of decoders is 2 per signal line. ^Four +2 ^Four = 32. On the other hand, when multi-gradation is performed in three stages according to the present invention, the number of decoders is 2 per signal line. ² +2 ^Three +2 ^Three = 20 can be reduced. This facilitates the incorporation of a multi-gradation circuit in the panel. In addition, the number of reference voltages input from the outside can be reduced as the number of decoders is reduced. A signal voltage that falls between adjacent reference voltages can be internally generated by a multi-gradation circuit. According to another aspect of the present invention, the front-stage voltage modulation unit includes a pair of analog elements that output a pair of reference voltages selected according to bit data, and the rear-stage voltage modulation unit includes a pair of analog switches. A plurality of resistance elements connected in series between the elements is provided, and a voltage dividing circuit including a pair of analog elements as a resistance component is formed, and a voltage is extracted from the voltage dividing circuit in accordance with bit data to generate a signal. Output voltage. By substituting a part of the resistance element with an analog switch element, the area occupied by the resistance element can be reduced. Further, it is not necessary to set the resistance of the analog switch element to a resistance value that is negligibly small with respect to the resistance element group.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is an overall block diagram showing a display device according to the present invention. As shown in the figure, this display device is roughly divided into a pixel array unit 1, a vertical drive circuit 2, a horizontal drive circuit 3, and a timing generation circuit 4. At least the pixel array unit 1, the vertical drive circuit 2, and the horizontal drive circuit 3 can be integrated on the same insulating substrate. However, the present invention is not limited to this, and only the pixel array unit 1 may be formed on the panel, and the remaining vertical drive circuit 2 and horizontal drive circuit 3 may be supplied by an external LSI.
[0016]
The pixel array unit 1 constitutes a screen of the display device, and scanning lines X and signal lines Y intersecting each other are arranged. Pixels PXL are formed at the intersections between the row-shaped scanning lines X and the column-shaped signal lines Y. The pixel PXL includes at least a liquid crystal capacitor LC and a thin film transistor Tr. The liquid crystal capacitor LC is composed of a pixel electrode and a counter electrode COM facing the pixel electrode, and a liquid crystal is held as an electro-optical material between both electrodes. The present invention is not limited to this, and other electro-optical materials can be used instead of liquid crystals. In an actual panel structure, the pixel electrode and the thin film transistor Tr are integrally formed on one insulating substrate, and the counter electrode COM is formed entirely on the other insulating substrate. Liquid crystal is held between both substrates. The liquid crystal capacitor LC is driven by the thin film transistor Tr. The thin film transistor Tr is a field effect transistor having, for example, polycrystalline silicon as an active layer. The drain electrode of the thin film transistor Tr is connected to the pixel electrode of the corresponding liquid crystal capacitor LC, the source electrode is connected to the corresponding signal line Y, and the gate electrode is connected to the corresponding scanning line X. The vertical drive circuit 2 includes a vertical shift register circuit 21 and an output buffer circuit 22. The vertical shift register circuit 21 operates according to the timing signal output from the timing generation circuit 4 and sequentially selects pixels PXL for one row via the output buffer circuit 22. Specifically, the vertical drive circuit 2 sequentially outputs a selection pulse to each scanning line X, and puts the thin film transistor Tr in a conductive state for each row. As a result, the liquid crystal capacitor LC is connected to the corresponding signal line Y.
[0017]
The horizontal drive circuit 3 includes a horizontal shift register circuit 31, a line memory circuit 32, a level conversion circuit 33, and a multi-gradation circuit 34. The horizontal shift register circuit 31 operates in accordance with a timing signal supplied from the timing generation circuit 4 and sequentially samples digital image data supplied from the outside. Similarly, the line memory circuit 32 operates according to the timing signal supplied from the timing generation circuit 4 and stores the sampled digital image data for one line at a time. The stored digital image data is supplied to the multi-gradation circuit 34 via the level conversion circuit 33. The multi-gradation circuit 34 is supplied with a reference voltage from the outside and is connected to the signal line Y. The multi-gradation circuit 34 generates a multi-gradation signal voltage based on the multi-bit digital image data and is selected. A signal voltage is written to the pixels PXL for one row. Specifically, the signal voltage is written to the corresponding liquid crystal capacitor LC through the thin film transistor Tr brought into conduction by the vertical drive circuit 2. As described above, the pixel PXL is formed on the insulating substrate. Each pixel PXL includes a thin film transistor Tr connected to the scanning line X and the signal line Y, and a pixel electrode to which a signal voltage is written through the thin film transistor Tr. The thin film transistor Tr has polycrystalline silicon as an active layer. The vertical drive circuit 2 and the horizontal drive circuit 3 are also formed of thin film transistors integrated on the same insulating substrate as the pixel PXL. That is, this display device is a built-in drive circuit in which the peripheral vertical drive circuit 2 and the horizontal drive circuit 3 are integrated on the same insulating substrate in addition to the pixel array unit 1.
[0018]
As a feature, the multi-gradation circuit 34 includes a voltage modulation unit corresponding to each signal line Y. In the present invention, the voltage modulation section is divided into at least three stages, and the front-stage voltage modulation section 35, the middle-stage voltage modulation section 36, and the rear-stage voltage modulation section 37 are connected in series. The pre-stage voltage modulation unit 35 performs primary gradation according to the higher-order bit data included in the multi-bit configuration of the digital image data. The middle stage voltage modulator 36 performs secondary gradation according to the middle digit bit data included in the multi-bit configuration. The latter-stage voltage modulation unit 37 performs third-order gradation according to the lower-order bit data included in the multi-bit configuration. The signal voltage generated through the primary to tertiary gradation is output to the corresponding signal line Y.
[0019]
FIG. 2 shows a specific configuration example of the multi-gradation circuit 34 shown in FIG. 1, and shows only a portion corresponding to one signal line. As shown in the figure, this multi-gradation circuit supplies, to the signal line, a signal voltage gradated to 256 levels based on, for example, 8-bit digital image data D0 to D7. The pre-stage voltage modulation unit 35 performs primary gradation according to the 2-bit data D0 and D1 on the upper digit side. That is, the 4-level primary gradation signal A1A2 is output in accordance with the 2-bit data D0 and D1. In this example, the pre-stage voltage modulation section 35 is a voltage selection type that performs gradation by selecting a voltage corresponding to the bit data D0D1 from a plurality of pre-stage pre-reference voltages V0 to V4 inputted in advance. Therefore, in this specification, the pre-stage voltage modulation unit 35 having such a configuration is referred to as a voltage selection circuit. The middle stage voltage modulation unit 36 performs secondary gradation according to the middle digit side 3 bit data D2D3D4. That is, an 8-level secondary gradation signal B1B2 is output based on the 3-bit data D2D3D4. In this example, the middle voltage modulation unit 36 is a gate voltage modulation type that performs gradation using an analog gate element whose impedance changes according to the gate voltage. Therefore, in this specification, the middle stage voltage modulation unit 36 is referred to as a gate voltage modulation circuit. The gate voltage modulation circuit 36 accepts the primary gradation signal A1A2 supplied from the previous voltage selection circuit 35 as a modulation gate voltage. At the same time, the gate voltage modulation circuit 36 appropriately selects the middle-stage reference voltages V5 to V13 supplied from the outside according to the value of the middle-order bit data D2D3D4. The selected middle stage reference voltage is modulated by the gate voltage, and the secondary gradation signal B1B2 is output and supplied to the subsequent stage voltage modulation section 37. The post-stage voltage modulation unit 37 performs third-order gradation in accordance with the lower-digit 3 bit data D5D6D7. That is, an 8-level tertiary gradation signal C is output based on the 3-bit data D5D6D7. The tertiary gradation signal C is supplied to the signal line as a final signal voltage. In this example, the latter-stage voltage modulation unit 37 is a resistance division type that extracts a voltage corresponding to the bit data D5D6D7 from the eight voltages divided by the resistance. Therefore, in this specification, the post-stage voltage modulation unit 37 is referred to as a resistance division modulation circuit. Specifically, the secondary gradation signal B1B2 is supplied to both ends of a plurality of resistors connected in series. The divided voltage of the secondary gradation signal B1B2 is appropriately selected based on the value of the lower 3 bit data D5D6D7.
[0020]
FIG. 3 schematically shows a gradation signal output from the voltage modulation unit in each stage shown in FIG. The pre-stage voltage modulation unit (voltage selection circuit) 35 is adjacent to each other based on the high-order 2-bit data D0D1 from the pre-stage reference voltages V0 to V4 leveled from the high level (High) to the low level (Low). A pair of levels is selected and output as the primary gradation signal A1A2. For example, when D0D1 = 11, a pair of V0V1 is selected and output as a primary gradation signal A1A2 to the middle stage voltage modulator 36. The pre-stage voltage modulation unit 35 selects and outputs one from each pair of V0V1, V1V2, V2V3, and V3V4 according to the value of D0D1. That is, roughly four levels of gradation are performed in this previous stage. Based on the value of the middle bit data D2D3D4, the middle stage voltage modulation unit (gate voltage modulation circuit) 36 selects one of the pairs of middle stage reference voltages V5V6, V6V7, V7V8, V8V9, V9V10, V10V11, V11V12, V12V13. As a secondary gradation signal B1B2, it is output to the subsequent voltage modulation section C. For example, when D2D3D4 = 111, a pair of V5V6 is selected as the secondary gradation signal B1B2. At this time, the gate voltage modulation circuit 36 modulates the secondary gradation signal B1B2 using the primary gradation signal A1A2 as the gate voltage, and outputs the result to the subsequent voltage modulation section 37. At this stage, gradation of 4 levels × 8 levels = 32 levels is performed. The post-stage voltage modulation unit (resistance division modulation circuit) 37 performs the tertiary gradation of the secondary gradation signal B1B2 based on the lower bit data D5D6D7 by the resistance division method. In this example, the secondary gradation signal B1B2 is divided into 8 levels by resistance division, and one of the 8 levels is selected according to the value of the lower bit data D5D6D7 and is output as the final tertiary gradation signal C (signal voltage). . Finally, gradation of 4 × 8 × 8 = 256 levels can be performed.
[0021]
FIG. 4 shows a specific configuration of the multi-gradation circuit shown in FIG. For reference (A), the configuration of the conventional multi-gradation circuit shown in FIG. 13 is shown again. As shown in the figure, this conventional multi-gradation circuit has 256 reference voltage selection circuits 135-1 to 135-256 connected in series, and any one reference voltage is selected according to 8-bit digital image data D0D1D2D3D4D5D6D7. The selection circuit is turned on, and the corresponding reference voltage is output to one signal line Y as an analog signal voltage.
[0022]
On the other hand, the multi-gradation circuit of the present invention shown in (B) has four gate voltage selection circuits 35-1 to 35-4 located in the previous stage and eight gate voltage modulation circuits 36-located in the middle stage. 1 to 36-8 and eight resistance division modulation circuits 37-1 to 37-8 located in the subsequent stage. In other words, the multi-gradation circuit according to the present invention can be configured with a total of 20 decoders with a total of 20 decoders, 4 in the front stage, 8 in the middle stage, and 8 in the rear stage, per signal line. In addition, the circuit scale can be reduced. When the upper bit data D0D1 = 11, the first gate voltage selection circuit 35-1 is turned on, and the corresponding primary gradation signal is sent to the middle stage. If D0D1 = 00, the fourth gate voltage selection circuit 35-4 is turned on. If the middle 3 bit data D2D3D4 = 111, the first gate voltage modulation circuit 36-1 is turned on, and the corresponding secondary gradation signal is sent to the subsequent stage side. If D2D3D4 = 000, the eighth gate voltage modulation circuit 36-8 is turned on. If the lower 3 bit data D5D6D7 = 111, the first resistance division modulation circuit 37-1 is turned on, and the corresponding tertiary gradation signal is output to the signal line Y as an analog signal voltage. If D5D6D7 = 000, the eighth resistance division modulation circuit 37-8 is turned on.
[0023]
FIG. 5 is a circuit diagram showing a more specific configuration of the multi-gradation circuit shown in FIG. In this figure, only the first gate voltage selection circuit 35-1, the first gate voltage modulation circuit 36-1, and the first resistance division modulation circuit 37-1 are shown for easy understanding. This represents a case where all the circuits are turned on by 8-bit digital image data D0D1D2D3D4D5D6D7 = 11111111. The previous-stage gate voltage selection circuit 35-1 includes a decoder circuit DEC1 and a pair of analog gate elements TG1 and TG2. Here, a CMOS transmission gate element is used as the analog gate element (analog switch). The decoder circuit DEC1 outputs selection signals X1 and x1 according to D0D1 = 11, opens TG1 and TG2, and selects a pair of previous-stage reference voltages V0 and V1. The pair of V0 and V1 is as shown in FIG. X1 and x1 are in opposite phase relation to each other. The pair V0 and V1 of the previous-stage reference voltage that has passed through TG1 and TG2 is supplied to the middle-stage gate voltage modulation circuit 36-1 as the primary gradation signal A1A2. The decoder circuit DEC2 belonging to the middle-stage gate voltage modulation circuit 36-1 outputs selection signals X2 and x2 in response to D2D3D4 = 111, and turns on the analog gate elements TG3, TG4, TG5 and TG6. When TG3 and TG4 are turned on, the primary gradation signals A1 and A2 are applied to the gates of TG5 and TG6, respectively. Further, when TG5 and TG6 are turned on, the pair of middle-stage reference voltages V5 and V6 are selected. The level of the pair of V5 and V6 is as shown in FIG. V5 is modulated by A1 in TG5, and the result is sent as a secondary gradation signal B1 to the resistance division modulation circuit 37-1 at the subsequent stage. Similarly, V6 is modulated by A2 by TG6, and the result is sent as a secondary gradation signal B2 to the resistance division modulation circuit 37-1 at the subsequent stage. A1 and A2 have a role of modulating V5 and V6. That is, the on-resistances of TG5 and TG6 are controlled by A1 and A2, respectively. TG5 and TG6 have V5 and V6 as inputs and B1 and B2 as outputs, respectively. The outputs from TG5 and TG6 are determined by the ratio of the resistances of these analog switches. When the resistance between the drain / source of TG5 is R5 and the resistance between the drain / source of TG6 is R6, the output voltage VOUT of the secondary gradation signal B1B2 is given by the following equation. VOUT = (V5−V6) / (R5 + R6) × R5 + V6 = (R5 × V5 + R6 × V6) / (R5 + R6). Here, the values of R5 and R6 are controlled by pre-stage reference voltages V0 and V1 supplied to the gates of TG5 and TG6. The decoder circuit DEC3 belonging to the subsequent resistance division modulation circuit 37-1 outputs selection signals X3 and x3 according to D5D6D7 = 111, opens the analog gate element TG7, and uses the tertiary gradation signal C as the final signal voltage. Output. The resistance division modulation circuit 37-1 includes resistors R1 to R9 connected in series. Secondary gradation signals B1 and B2 are applied to both ends of the series connection. The output voltage of the secondary gradation signal B1B2 is resistance-divided by R1 to R9, and a desired voltage division is selected by TG7. In this example, since D5D6D7 = 111, the highest partial pressure is taken out from one end of R1 and supplied to the signal line Y via TG7.
[0024]
FIG. 6 is a schematic diagram showing specific waveforms of the primary gradation signal A1A2, the secondary gradation signal B1B2, and the tertiary gradation signal C shown in FIG. As shown in the figure, when driving a pixel array using liquid crystal as an electro-optical material, a signal voltage having an alternating current is used. For example, the polarity of the primary gradation signals A1 and A2 is inverted every horizontal period (1H) or every field period (1F) with the signal voltage as the center. Similarly, the secondary gradation signals B1 and B2 are also converted to AC with the signal voltage as the center. As described above, the secondary gradation signals B1 and B2 are amplitude-modulated by the analog gate element using the primary gradation signals A1 and A2 as gate voltages. The output voltage of the secondary gradation signal B1B2 is divided to a desired value by resistance division, and a final tertiary gradation signal C is obtained. The tertiary gradation signal C is AC-converted around the signal voltage, and its amplitude is finally modulated based on the values of the 8-bit digital image data D0 to D7.
[0025]
FIG. 7 is a block diagram showing another embodiment of the multi-gradation circuit according to the present invention. Parts corresponding to those of the embodiment shown in FIG. 2 are given corresponding references to facilitate understanding. The difference is that the former voltage modulation unit 35 of the previous embodiment is a gate voltage selection circuit, whereas in this embodiment, it is a gate pulse selection circuit. That is, the pre-stage voltage modulation unit 35 selects one of the four types of gate pulses φ0 to φ3 supplied from the outside according to the value of the higher-order 2-bit data D0D1. The selected gate pulse is output as the primary gradation signal A to the middle stage voltage modulator 36. The middle-stage voltage modulation unit 36 of the present embodiment is basically the same as the middle-stage voltage modulation unit of the previous embodiment, but adopts a gate pulse modulation method instead of a gate voltage modulation method. That is, the intermediate voltage modulation unit 36 performs gradation using an analog gate element that opens and closes according to the duty ratio of the gate pulse supplied as the primary gradation signal A. The secondary gradation signal B <b> 1 </ b> B <b> 2 output from the middle stage voltage modulation unit 36 is supplied to the subsequent stage voltage modulation unit 37. This is a resistance division modulation circuit as in the previous embodiment.
[0026]
FIG. 8 shows the waveform of each gradation signal output from each stage voltage modulation section shown in FIG. The gate voltage selection circuit constituting the pre-stage voltage modulation unit 35 selects any one of four types of gate pulses φ0 to φ3 having different duty ratios as the primary gradation signal A. For example, when D0D1 = 11, φ0 is selected as A. The gate pulse modulation circuit constituting the middle stage voltage modulation unit 36 selects a pair from the reference voltages V5 to V13 according to the value of D2D3D4, and sets it as the secondary gradation signal B1B2. At this time, the selected pair of reference voltages are subjected to gate pulse modulation by the primary gradation signal A supplied from the pre-stage voltage modulation unit 35.
[0027]
FIG. 9 shows a specific configuration of the multi-gradation circuit shown in FIG. Parts corresponding to those of the previous embodiment shown in FIG. 5 are given corresponding reference numbers for easy understanding. The decoder circuit DEC1 belonging to the previous stage gate pulse selection circuit 35-1 outputs selection signals X1 and x1 according to D0D1 = 11, opens TG1 and selects φ0. The decoder circuit DEC2 belonging to the middle-stage gate pulse modulation circuit 36-1 outputs selection signals X2 and x2 according to D2D3D4 = 111, opens TG3, and accepts the primary gradation signal A consisting of φ0 as a gate pulse. Further, the decoder circuit DEC2 opens TG5 and TG6 and accepts a pair of reference voltages V5 and V6. V5 and V6 are subjected to gate pulse modulation by A in TG5 and TG6, respectively, and the result is output to the subsequent resistance division modulation circuit 37-1 as secondary gradation signals B1 and B2.
[0028]
FIG. 10 is a waveform diagram for explaining the operation of the multi-gradation circuit shown in FIG. As shown in the figure, the gate pulse φ0 selected by the previous-stage gate pulse selection circuit 35-1 is a rectangular wave having an amplitude of VDD and a period of T. The duty ratio is set to 1: 1. The polarity of the pair of reference voltages V5 and V6 selected by the middle-stage gate pulse modulation circuit 36-1 is inverted every 1H or 1F around the signal voltage. The gate pulse φ0 selected in the previous stage is input to the middle stage as the primary gradation signal A as it is. The pair of reference voltages V5 and V6 selected in the middle stage are subjected to gate pulse modulation by the primary gradation signal A, and secondary gradation signals B1 and B2 are obtained. The output voltage of the secondary gradation signal B1B2 is divided by the subsequent resistance division modulation circuit 37-1 to obtain a tertiary gradation signal C having a desired amplitude level. The tertiary gradation signal C is smoothed to some extent and is sent as it is to the corresponding signal line Y as a signal voltage. The amplitude of the signal voltage can be finally set by the values of the 8-bit digital image data D0 to D7.
[0029]
As described above, the present invention is characterized by an integrated drive circuit using TFTs. The reason why an integrated driving circuit using thin film transistors, that is, TFTs, is described below. Conventionally, in the gradation control method of signal output, output control is performed by an operational amplifier circuit. However, variations in the MOS Tr constituting the operational amplifier dominate the reproducibility and uniformity of the gradation output. FIG. 14 shows a multi-gradation circuit using an amplifier circuit used in an IC. The operation principle of this circuit is that current flows from the resistors a1 to d1 via the CMOS buffer with the input digital data a to d. The addition current is received at the input side of the amplifier, and the increase in the charge is detected. Then, Vout is output in a form proportional to the signal voltage at the final output.
[0030]
However, as shown in FIG. 15, the mirror circuit used in this circuit must have the same Tr characteristics in order to maintain the constant current I1 / 2. This is because the output voltage at the point e that outputs this fluctuates. Eventually, the output signal output at Vout is not stabilized due to Tr variations, and fine gradation signal control of the output signal with respect to the input signal cannot be performed. Therefore, it is difficult to use a TFT in an amplifier circuit. Therefore, as described above, a multi-tone signal output circuit without an amplifier is required in the present invention. The amplifier circuits shown in FIGS. 14 and 15 are generally used for gradation control. In particular, before this, a resistance connection is made, and the gradation is obtained by selecting this resistance connection. Here, the problem is the above-mentioned I1 / 2 portion, and it is necessary for the left side I1 / 2 and the right side I1 / 2 to pass a current similarly. If the transistors are not formed uniformly, this balance is broken and the linearity of the input signal and the output signal is lost.
[0031]
This is difficult to achieve in a TFT. In particular, variation in offset current due to Vth of the transistor becomes a problem. This is preferably within 10%, and this is difficult to achieve with current TFT devices. For TFTs, a variation of ± 40% is common. In order to avoid this, it is desirable to use the TFT as a signal selection switch in a TFT-integrated drive circuit employed in a multi-gradation circuit. In the present invention, this is positively adopted, so that even if TFTs with large variations are used, variations in gradation signals can be reduced.
[0032]
FIG. 16 is a schematic block diagram showing another embodiment of the display device according to the present invention, and shows only the main part. It should be noted that parts corresponding to those of the previous embodiment shown in FIG. 2 are given corresponding reference numbers for easy understanding. The multi-gradation circuit 34 shown in FIG. 16 is incorporated in the horizontal drive circuit 3 of the display device shown in FIG. 1, and represents only a portion corresponding to one signal line. As shown in the figure, the multi-gradation circuit 34 supplies, to the signal line, a signal voltage that has been gradation to 64 levels based on, for example, 6-bit digital image data D0 to D5. The multi-gradation circuit 34 includes a series connection of a front-stage voltage modulation section 35 and a rear-stage voltage modulation section 37. The pre-stage voltage modulation unit 35 performs primary gradation according to the higher-order-side 3-bit data D0, D1, and D2. That is, the 8-level primary gradation signal A1A2 is output according to the 3-bit data D0, D1, and D2. In this example, the pre-stage voltage modulation unit 35 is a voltage selection type that performs gradation by selecting a voltage corresponding to the bit data D0D1D2 from a plurality of levels of reference voltages V0 to V8 inputted in advance. Therefore, the pre-stage voltage modulation unit 35 having such a configuration is referred to as a reference voltage selection circuit. The post-stage voltage modulation unit 37 performs secondary gradation according to the lower-order-side 3-bit data D3D4D5. That is, an 8-level secondary gradation signal C is output based on the 3-bit data D3D4D5. The secondary gradation signal C is supplied to the signal line as a final signal voltage. In this example, the latter-stage voltage modulation unit 37 is a resistance division type that extracts a voltage corresponding to the bit data D3D4D5 from the eight voltages divided by the resistance. Here, the post-stage voltage modulation unit 37 is referred to as a resistance division modulation circuit. Specifically, the primary gradation signal A1A2 is supplied to both ends of a plurality of resistance elements connected in series. The primary gradation signal A1A2 is composed of a pair of high and low reference voltages selected by the reference voltage selection circuit 35 in the previous stage. The divided voltage of the primary gradation signal A1A2 is appropriately selected based on the value of the lower 3 bit data D3D4D5.
[0033]
FIG. 17 shows a specific configuration of the multi-gradation circuit 34 shown in FIG. For reference, the configuration of a conventional multi-gradation circuit is given for reference (A). As shown in the figure, this conventional multi-gradation circuit has 64 reference voltage selection circuits 135-1 to 135-64 connected in series, and any one of the reference voltages according to the 6-bit digital image data D0D1D2D3D4D5. The selection circuit is turned on, and the corresponding reference voltage is output to one signal line Y as an analog signal voltage. In the case of 6-bit data, since there are 64 gradations, the conventional multi-gradation circuit requires a 64 level reference voltage. Correspondingly, 64 reference voltage selection circuits are required. Each reference voltage selection circuit is constituted by a combination of a decoder circuit and an analog switch. In the case of 64 gradations, 64 decoder circuits are required for one signal line Y. In this conventional example, the chip size increases as the area occupied by the digital analog circuit constituting the reference voltage selection circuit increases. Further, as the number of levels of the reference voltage increases, the number of external input / output wirings increases, resulting in a decrease in yield during external connection work. In addition, as the chip area increases, the parasitic capacitance inside the digital-analog conversion circuit increases, causing internal signal delay. For this reason, high-speed response is impaired and driving at high frequency becomes difficult.
[0034]
On the other hand, the multi-gradation circuit of the present invention shown in (B) has eight reference voltage selection circuits 35-1 to 35-8 located at the front stage and eight resistance division modulation circuits 37 located at the rear stage. -1 to 37-8. In other words, the multi-gradation circuit according to the present invention can be configured by a total of 16 decoders with a single signal line and a total of 16 decoders including 8 in the front stage and 8 in the rear stage. Can be achieved. When the upper bit data D0D1D2 = 111, the first reference voltage selection circuit 35-1 is turned on, and the corresponding primary gradation signal is sent to the subsequent stage. If D0D1D2 = 000, the eighth reference voltage selection circuit 35-8 is turned on. On the other hand, if the lower three-bit data D3D4D5 = 111, the first resistance division modulation circuit 37-1 is turned on, and the corresponding secondary gradation signal is output to the signal line Y as an analog signal voltage. . If the lower 3 bits data D3D4D5 = 000, the eighth resistance division modulation circuit 37-8 is turned on. As described above, in this embodiment, the reference voltage selection circuit in the previous stage is configured by a decoder including an analog switch for selecting a reference voltage. The subsequent resistance division modulation circuit is composed of a decoder including a voltage dividing resistor. Thus, a digital multi-gradation circuit that generates a multi-gradation analog signal voltage is configured. In this embodiment, in a display device having a digital data input driving circuit, a reference voltage selection circuit and a resistance division modulation circuit are connected in series, so that more gradations than the number of reference voltage levels prepared in advance can be obtained. Can be realized. A reference voltage is selected according to the input digital image signal, and the selected reference voltage is further divided to obtain an analog signal voltage. The final analog signal voltage will be located between the selected pair of high and low reference voltages. That is, the analog signal voltage is an intermediate voltage level that is smaller than the high level reference voltage and larger than the low level reference voltage.
[0035]
FIG. 18 is a circuit diagram showing a more specific configuration of the multi-gradation circuit shown in FIG. In this figure, for easy understanding, only the first reference voltage selection circuit 35-1 and the first resistance division modulation circuit 37-1 are shown, and these circuits are 6-bit digital image data D0D1D2D3D4D5 = 111111. Represents the case where all are turned on. The reference voltage selection circuit 35-1 in the previous stage includes a decoder circuit DEC1 and a pair of analog switch elements TG1 and TG2. Here, a CMOS transmission gate element is used as the analog switch element. The decoder circuit DEC1 outputs selection signals X1 and x1 according to D0D1D2 = 111, opens TG1 and TG2, and selects a pair of reference voltages VH and VL. VH is on the high level side and VL is on the low level side. When D0D1D2 = 111, the reference voltage V0 shown in FIG. 16 is actually selected as VH, and the reference voltage V1 is selected as VL. X1 and x1 are out of phase with each other. The pair of reference voltages VH and VL that have passed through TG1 and TG2 are supplied to the subsequent resistance division modulation circuit 37-1 as the primary gradation signal A1A2.
[0036]
The decoder circuit DEC3 belonging to the subsequent resistance division modulation circuit 37-1 outputs selection signals X3 and x3 according to D3D4D5 = 111, opens the analog switch element TG7, and outputs the secondary gradation signal C as the final signal voltage. Output as. The resistance division modulation circuit 37-1 includes seven resistance elements RS connected in series. A primary gradation signal A1A2 is applied to both ends of the series connection via a pair of analog switch elements TG1 and TG2 on the reference voltage selection circuit 35-1. The output voltage of the reference voltage selection circuit 35-1 is resistance-divided by seven resistance elements RS, and a desired voltage division is selected by TG7. In this example, since D3D4D5 = 111, the highest partial pressure is taken out and supplied to the signal line Y via TG7.
[0037]
As described above, the reference voltage selection circuit 35-1 in the previous stage includes a pair of analog switches TG1 and TG2 that output a pair of high and low reference voltages VH and VL selected according to the upper 3 bit data D0D1D2. The subsequent resistance division modulation circuit 37-1 includes seven resistance elements RS connected in series between a pair of analog switches TG1 and TG2, and includes a pair of analog switch elements TG1 and TG2 as resistance components. The pressure circuit is configured. The resistance division modulation circuit 37-1 takes out the divided voltage from the voltage dividing circuit according to the lower 3 bits data D3D4D5 and outputs the analog signal voltage to the signal line. Preferably, the resistance value of each resistance element RS is set to at least twice the resistance values R1 and R2 when the analog switch elements TG1 and TG2 are in the conductive state. The plurality of resistance elements RS have equal resistance values (also represented by RS), and a pair of analog switches includes seven resistance elements RS, which is one less than the number of gradations of secondary gradation. The elements TG1 and TG2 are connected in series. On the other hand, in the previous resistance division modulation circuit shown in FIG. 5, nine resistance elements R1 to R9, which is one more than the number of gradations 8, are connected in series to form a voltage dividing circuit. In this case, the conduction resistance of the pair of analog switch elements needs to be as close to 0 as possible. On the other hand, in the present embodiment, the voltage dividing circuit is configured in consideration of the conduction resistance of the analog switch elements TG1 and TG2, and the number of series resistance elements is one less than the number of gradations 8. Further, since it is not necessary to suppress the conduction resistances R1 and R2 of the analog switch elements TG1 and TG2 to 0 as much as possible, the burden on the circuit design can be reduced. In FIG. 18, nodes for taking out any of the eight partial pressures are represented by eight black circles. As shown in the figure, the highest partial pressure is taken from the connection point (node) between TG1 and the first RS. The lowest partial pressure is taken from the connection point (node) between TG2 and the lowest RS. In the example shown in the figure, since the lower 3 bit data D3D4D5 = 111, the top node among the eight nodes connected to the TG 7 is selected.
[0038]
A resistance between the drain / source of the analog switch element TG1 is R1, and a resistance between the drain / source of the analog switch element TG2 is R2. One of the plurality of resistance elements RS connected in series to the pair of analog switch elements TG1 and TG2 If the resistance of RS is RS, the output voltages VOUT1 to VOUT8 taken out from each node are expressed by the following equations. That is, if the high-level reference voltage is VH and the low-level reference voltage is VL, the potential difference (VH−VL) between them is divided into eight to obtain VOUT1 to VOUT8. In this case, n = 8 in the formula.
[0039]
VOUT1 = (VH−VL) * R1 / (R1 + RS * n + R2)
VOUT2 = (VH−VL) * (R1 + RS * 1) / (R1 + RS * n + R2)
VOUT3 = (VH−VL) * (R1 + RS * 2) / (R1 + RS * n + R2)
VOUT4 = (VH−VL) * (R1 + RS * 3) / (R1 + RS * n + R2)
VOUT5 = (VH−VL) * (R1 + RS * 4) / (R1 + RS * n + R2)
VOUT6 = (VH−VL) * (R1 + RS * 5) / (R1 + RS * n + R2)
VOUT7 = (VH−VL) * (R1 + RS * 6) / (R1 + RS * n + R2)
VOUT8 = (VH−VL) * (R1 + RS * 7) / (R1 + RS * n + R2)
[0040]
FIG. 19 is a graph showing the linearity of the signal voltage output from the multi-gradation circuit shown in FIG. As shown in the figure, the multi-gradation circuit of this embodiment outputs a signal voltage of 64 gradations according to 6-bit digital data. The reference voltage selection circuit in the previous stage has VH and VL as a pair (V0 = 10.5V, V1 = 10.0V), (V1 = 10.0V, V2 = 9.5V), (V2 = 9.5V, V3). = 9.0V), (V3 = 9.0V, V4 = 8.5V), (V4 = 8.5V, V5 = 8.0V), (V5 = 8.0V, V6 = 7.5V), (V6 = 7.5V, V7 = 7.0V) or (V7 = 7.0V, V8 = 6.5V) is selected according to the value of the upper 3 bits data. By substituting the selected pair of high and low reference voltages into VH and VL in the above equation, a divided voltage of 8 gradations can be obtained. One of eight levels of voltage division is selected according to the value of the lower 3 bits data. As described above, the resistance division modulation circuit also includes a pair of analog switch elements as resistors, and eight divided voltages are generated between a pair of high and low reference voltages VH and VL. As a result, since there are eight types by selecting a reference voltage set and eight types by selecting a divided voltage, a signal voltage of 64 gradations can be generated by multiplying them. On the other hand, in the conventional method, a signal voltage is generated by 64 sets of resistance voltage dividers and decoders. Compared to this conventional example, in this embodiment, a circuit scale of ¼ is sufficient. Further, by substituting a part of the resistance element with an analog switch element, the area of the resistance element can be reduced. At the same time, there is no need to make the resistance of the analog switch element negligibly small with respect to the resistance element group for voltage division. Therefore, the analog switch element itself can also reduce the size of the transistor.
[0041]
The resistors R1 and R2 of the pair of analog switch elements are desirably set to 1/2 or less with respect to the RS of the resistor element. By doing so, the linearity of the signal voltage with respect to the gradation is maintained. As shown in FIG. 19, the signal voltage maintains a substantially linear gradation in the range of 6.5V to 10.5V. In order to maintain the linearity of the signal voltage with respect to the gradation, it is necessary to appropriately set the resistors R1 and R2 of the analog switch elements that have a dominant influence on the voltage division particularly near the reference voltages VH and VL. R1 and R2 need to be relatively small with respect to RS, and preferably 1/2 or less of RS.
[0042]
FIG. 20 shows the dependence of the signal voltage on the resistance of the analog switch element. Even if the resistances R1 and R2 of the analog switch element fluctuate by ± 50% with respect to the center value, the fluctuation range of the signal voltage can be suppressed to a very small value of 48 mV. In FIG. 20, the resistance value R1 of the analog switch element TG1 is changed by ± 50% with respect to the center value, and the resistance value R2 of the analog switch element TG2 is changed by ± 50% with respect to the center value. The signal voltage in the case of As can be seen from the graph, since the fluctuation voltage can be kept small, a signal voltage almost faithful to the gradation selection can be applied to each pixel of the display device. Note that the resistance values of the analog switch elements TG1 and TG2, the resistance values of the plurality of resistance elements, and the values of the reference voltages VH and VL need to be optimized as appropriate according to the transmittance of the liquid crystal and the applied voltage characteristics.
[0043]
【The invention's effect】
As described above, according to one aspect of the present invention, a multi-gradation circuit is configured by serially connecting at least three stages of voltage modulators before, after, and after, and the signal voltage is changed according to digital data. Multi-gradation is being achieved. For example, when multi-gradation is performed on the basis of 8-bit digital image data, if no grading is performed, the multi-gradation circuit has two signal lines per signal line. ⁸ = 256 decoders are required. If the gradation is divided into two stages, front and rear, ^Four +2 ^Four = 32 decoders are required. In the present invention, since the multi-gradation is achieved by dividing into three stages before, after, and after, 2 ² +2 ^Three +2 ^Three = 20 decoders are sufficient. In this manner, the number of decoders can be reduced as compared with the conventional case, the multi-gradation circuit can be reduced, and the incorporation into the panel is facilitated. In addition, the number of levels of the reference voltage supplied from the outside is reduced as the multi-gradation circuit is multi-staged, and the circuit scale and the wiring area can be reduced. According to another aspect of the present invention, the former voltage modulation section includes a pair of analog elements that output a pair of reference voltages selected according to bit data, and the latter voltage modulation section includes a pair of analog elements. A plurality of resistance elements connected in series between the analog switch elements is provided, and a voltage dividing circuit including a pair of analog elements as a resistance component is formed, and the divided voltage is extracted from the voltage dividing circuit according to bit data. Output the signal voltage. By substituting a part of the resistance element with an analog switch element, the area occupied by the resistance element can be reduced. Further, it is not necessary to set the resistance of the analog switch element to a resistance value that is negligibly small with respect to the resistance element group. For this reason, the analog switch element itself can also reduce the transistor size. In addition, stable gradation expression can be ensured even if variations in operating characteristics occur in transistors formed over a large-area insulating substrate.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a display device according to the present invention.
2 is a block diagram showing a multi-gradation circuit included in the horizontal drive circuit of the display device shown in FIG. 1. FIG.
FIG. 3 is a schematic diagram for explaining an operation of the multi-gradation circuit shown in FIG. 2;
FIG. 4 is a block diagram showing a specific configuration of a multi-gradation circuit.
FIG. 5 is a circuit diagram showing a more specific configuration of the multi-gradation circuit shown in FIG. 4;
6 is a waveform diagram for explaining the operation of the multi-gradation circuit shown in FIG. 5;
FIG. 7 is a block diagram showing a multi-gradation circuit according to another embodiment.
FIG. 8 is a schematic diagram for explaining the operation of the multi-gradation circuit shown in FIG. 7;
9 is a circuit diagram showing a specific configuration of the multi-gradation circuit shown in FIG. 7;
10 is a waveform diagram for explaining the operation of the multi-gradation circuit shown in FIG. 9;
FIG. 11 is a block diagram illustrating an example of a conventional display device.
12 is a circuit diagram showing a configuration example of a horizontal drive circuit included in the conventional display device shown in FIG.
13 is a block diagram showing a configuration example of a digital-analog conversion circuit included in the horizontal drive circuit shown in FIG.
FIG. 14 is a circuit diagram showing an example of a conventional multi-gradation circuit.
15 is a circuit diagram showing an example of an amplifier included in the multi-gradation circuit shown in FIG. 14;
16 is a block diagram showing another embodiment of a multi-gradation circuit included in the horizontal drive circuit of the display device shown in FIG. 1. FIG.
17 is a block diagram showing a specific configuration of the multi-gradation circuit shown in FIG. 16. FIG.
18 is a circuit diagram showing a more specific configuration of the multi-gradation circuit shown in FIG.
19 is a graph showing linearity of a signal voltage output from the multi-gradation circuit shown in FIG.
20 is a graph showing linearity of a signal voltage output from the multi-gradation circuit shown in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Pixel array part, 2 ... Vertical drive circuit, 3 ... Horizontal drive circuit, 4 ... Timing generation circuit, 21 ... Vertical shift register circuit, 22 ... Output buffer circuit, 31 ... Horizontal shift register circuit, 32 ... Line memory circuit, 33 ... Level conversion circuit, 34 ... Multi-gradation circuit, 35 ... Pre-stage voltage modulation section, 36 ... Middle stage voltage modulation Part, 37 ... latter stage voltage modulation part

Claims

A row of scanning lines and a column of signal lines intersecting each other, a pixel arranged at the intersection of the two, a vertical drive circuit connected to each scanning line and sequentially selecting pixels for one row, and each signal line A display device including a horizontal driving circuit that generates a multi-gradation signal voltage based on digital image data having a multi-bit configuration and writes the signal voltage to a selected row of pixels. And
The pixel includes a thin film transistor formed on an insulating substrate and connected to the scanning line and the signal line, and a pixel electrode to which a signal voltage is written through the thin film transistor, and the vertical driving circuit and the horizontal driving circuit are the same. It consists of thin film transistors integrated on an insulating substrate,
The horizontal driving circuit includes at least the voltage modulation unit in the previous stage that performs primary gradation in accordance with the bit data on the upper digit side included in the multi-bit configuration, and the bit data on the middle digit side included in the multi-bit configuration. A middle-stage voltage modulation unit that performs secondary gradation in accordance with a multi-level structure and a subsequent-stage voltage modulation unit that performs third-order gradation according to bit data on the lower-order digit included in the multi-bit configuration are connected in series. A display device comprising a gradation circuit.

The multi-gradation circuit is a resistance division type in which at least one of the voltage modulation units in each stage extracts a divided voltage corresponding to the bit data from a plurality of voltage levels divided by the resistance. Item 4. The display device according to Item 1.

The multi-gradation circuit is a gate voltage modulation type in which at least one of the voltage modulation units in each stage performs gradation using an analog gate element whose impedance changes according to the gate voltage. The display device according to claim 1.

The multi-gradation circuit is a gate pulse modulation type in which at least one of the voltage modulation units in each stage performs gradation using an analog gate element that opens and closes according to the duty ratio of the gate pulse. The display device according to claim 1, characterized in that:

The multi-gradation circuit is a voltage selection type in which at least one of the voltage modulation units in each stage performs gradation by selecting a voltage corresponding to the bit data from a plurality of voltages input in advance. The display device according to claim 1.

A row of scanning lines and a column of signal lines intersecting each other, a pixel arranged at the intersection of the two, a vertical drive circuit connected to each scanning line and sequentially selecting pixels for one row, and each signal line A display device including a horizontal driving circuit that generates a multi-gradation signal voltage based on digital image data having a multi-bit configuration and writes the signal voltage to a selected row of pixels. And
The pixel includes a thin film transistor formed on an insulating substrate and connected to the scanning line and the signal line, and a pixel electrode to which a signal voltage is written through the thin film transistor, and the vertical driving circuit and the horizontal driving circuit are the same. It consists of thin film transistors integrated on an insulating substrate,
The horizontal drive circuit has at least the voltage modulation unit of the previous stage that performs the primary gradation according to the bit data on the upper digit side included in the multi-bit configuration, and the bit data on the lower digit side included in the multi-bit configuration. In response to this, it has a multi-gradation circuit that is connected in series with a subsequent voltage modulation unit that performs secondary gradation and outputs a signal voltage.
The voltage regulator in the previous stage includes a pair of analog switch elements that output a pair of reference voltages selected according to bit data,
The voltage modulation unit in the subsequent stage includes a plurality of resistance elements connected in series between the pair of analog switch elements, and forms a voltage dividing circuit including the pair of analog switch elements as a resistance component. And a voltage output from the voltage dividing circuit to output a signal voltage.

7. The display device according to claim 6, wherein the resistance value of each resistance element is set to at least twice the resistance value when the analog switch element is in a conductive state.

The plurality of resistance elements have the same resistance value, and a number of resistance elements that are one less than the number of gradations of secondary gradation are connected in series between the pair of analog switch elements. The display device according to claim 6.