JP2000137467A - Signal line driving circuit for liquid crystal display - Google Patents

Signal line driving circuit for liquid crystal display

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JP2000137467A
JP2000137467A JP31360898A JP31360898A JP2000137467A JP 2000137467 A JP2000137467 A JP 2000137467A JP 31360898 A JP31360898 A JP 31360898A JP 31360898 A JP31360898 A JP 31360898A JP 2000137467 A JP2000137467 A JP 2000137467A
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JP31360898A
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Inventor
Yasushi Kubota
Mikio Takuwa
泰史 久保田
幹雄 宅和
Original Assignee
Texas Instr Japan Ltd
日本テキサス・インスツルメンツ株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a signal line driving circuit for a liquid crystal display which improves charge and discharge characteristics to signal lines of a liquid crystal panel. SOLUTION: A DA converter 28 has a gradation adjusting circuit 32, a level converting circuit 40, a decoder 42, an output circuit 44, and an output pad 46 for each channel. The gradation adjusting circuit 32 receives input image data D [d0 d1 d2 d3 d4 d5] of six bits fed from a latch part 26j for one channel of a data latch circuit 26 at the line cycle, and outputs the three high rank bits d3 d4 d5 as they are by passing them therethrough for the 1st period directly after the pixel drive period for one line starts, and also outputs the lower rank three bits by forcibly making them to '0' [0, 0, 0], and outputs all the bits [d0 d1 d2 d3 d4 d5] therethrough as they are for the remaining 2nd period. The image data outputted from the gradation adjusting circuit 32 is inputted to a decoder 42 via a level converting circuit 40, and decoded. One of the gradation voltages is selected according to the result of the decoding.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、多階調表示を行う薄膜トランジスタ型の液晶ディスプレイ(TFT−LC BACKGROUND OF THE INVENTION The present invention relates to a thin film transistor liquid crystal display which performs multi-gradation display (TFT-LC
D)および液晶パネルに関する。 D) and a liquid crystal panel.

【0002】 [0002]

【従来の技術】図19に、一般的なTFT液晶パネルの回路構成(一部)を示す。 BACKGROUND ART FIG. 19 shows the circuit configuration of a general TFT liquid crystal panel (a part).

【0003】この種の液晶パネルは、複数本のゲート線…Yi-1 ,Yi ,Yi+1 …と複数本の信号線…Xj-1 , The liquid crystal panel of this type, a plurality of gate lines ... Yi-1, Yi, Yi + 1 ... and a plurality of signal lines ... Xj-1,
Xj ,Xj+1 …とをマトリクス状に交差配置し、各交差点の画素に透明導電膜からなる1個の画素電極Pと1個の薄膜トランジスタTFTを配置してなる。 Xj, xj + 1 ... and crosses arranged in a matrix, formed by arranging one pixel electrode P and one thin film transistor TFT formed of a transparent conductive film on the pixel of each intersection.

【0004】各画素電極Pと対向電極COMと両者の間に挟まれた液晶Qによって1画素分の信号蓄積容量CL [0004] The signal storage capacitance CL of one pixel of a liquid crystal Q sandwiched between each pixel electrode P and a counter electrode COM and both
が構成される。 But composed. また、各画素電極Pが形成される側と同じ側に、信号蓄積補助容量CS を形成するための補助電極Gが配置されている。 Further, on the same side of each pixel electrode P is formed, the auxiliary electrode G for forming a signal storage auxiliary capacitor CS is arranged.

【0005】各列(たとえばj列)においては、全ての画素電極…Pi-1,j ,Pi,j …が、それぞれ対応する薄膜トランジスタ…TFTi-1,j ,TFTi,j …を介して各列の信号線Xj に電気的に共通接続されている。 [0005] In each column (e.g., column j), all the pixel electrodes ... Pi-1, j, Pi, j ... are the corresponding thin film transistor ... TFTi-1, j, TFTi, each column via the j ... It is electrically commonly connected to a signal line Xj.

【0006】各行(たとえばi行)においては、その行の全ての薄膜トランジスタ…TFTi,j-1 ,TFTi,j [0006] In each row (for example, the i-th row), all of the rows of the thin film transistor ... TFTi, j-1, TFTi, j
,TFTi,j+1 …の制御端子が共通のゲート線Yi に電気的に接続されている。 , TFTi, j + 1 ... control terminal of which is electrically connected to a common gate line Yi.

【0007】ゲート線…Yi-1 ,Yi ,Yi+1 …は、ゲート線ドライバ(図示せず)により1フレーム期間(1 [0007] The gate line ... Yi-1, Yi, Yi + 1 ... is, one frame period by the gate line driver (not shown) (1
V)内に通常は線順次走査で1行(1ライン)ずつ選択されてアクティブ状態に駆動される。 V) in the normally driven is selected line by line by line sequential scanning (one line) in the active state. ゲート線たとえばYi がアクティブ状態になると、そのライン(i行)上の全ての薄膜トランジスタ…TFTi,j-1 ,TFTi,j When the gate line e.g. Yi becomes active, all the thin film transistors ... TFTi on that line (i line), j-1, TFTi, j
…がオンする。 ... is turned on. これと同期して、各列の信号線駆動回路(図示せず)よりi行上の全ての画素に対するアナログの階調電圧がそれぞれ出力され、これらの階調電圧は各列の信号線…Xj-1 ,Xj …およびオン状態の薄膜トランジスタ…TFTi,j-1 ,TFTi,j …を介してそれぞれ対応する画素電極…Pi,j-1 ,Pi,j…に印加(書き込み)されるようになっている。 In synchronization with this, the gradation voltage of the analog for all pixels i and a row from the signal line driver circuit in each column (not shown) are respectively output signal lines of these gradation voltages for each column ... Xj -1, so as to be Xj ... and the thin film transistor in the on state ... TFTi, j-1, TFTi, corresponding pixel electrode through a j ... ... Pi, j-1, Pi, applied to the j ... (write) ing.

【0008】図20に、このTFT液晶パネルの1本分の信号線を駆動するための信号線駆動回路の要部の構成を示す。 [0008] Figure 20 shows a configuration of a main part of the signal line driving circuit for driving the signal lines of one roll of the TFT liquid crystal panel.

【0009】この信号線駆動回路において、ラッチ回路100には、1ライン周期で与えられるタイミングパルスTPに応動して1画素分の入力画像データDが取り込まれる。 [0009] In this signal line driving circuit, the latch circuit 100, the input image data D for one pixel in response to a timing pulse TP provided in one line cycle is taken. 画像データDは、そのビット数nで表現可能な2n 個の表示階調の中のいずれか1つをそのデータ値(d0,d1,……dn-1 )で指定する階調データである。 Image data D is the grayscale data specifying any one of a 2n number of display gradations that can be expressed by the number of bits n in the data value (d0, d1, ...... dn-1).

【0010】ラッチ回路100に取り込まれた画像データDは、レベル変換回路102でたとえば3ボルト系から10ボルト系に電圧変換を受けたうえでデコーダ10 [0010] The decoder 10 upon image data D fetched into the latch circuit 100, which receives the voltage converted to 10 volt system from a level conversion circuit 102 for example 3 volt
4に入力される。 4 is input to.

【0011】デコーダ104の後段に設けられている出力回路106には、抵抗分圧回路からなる階調電圧発生回路108より、設定された全て(2n 個)の表示階調にそれぞれ対応した電圧レベルを有する複数の階調電圧V0 〜VK-1 ,V'0〜V'K-1(K=2n )が供給される。 [0011] Output circuit 106 is provided after the decoder 104, than the gradation voltage generating circuit 108 comprising a resistor divider circuit, the voltage levels respectively corresponding to the display gradation of all that has been set (2n pieces) a plurality of gradation voltages V0 ~VK-1 having, V'0~V'K-1 (K = 2n) is supplied.

【0012】たとえばコモン一定駆動法によって液晶に交流電圧を印加する場合、画素電極には一定値の対向電極電圧に対して正極及び負極の各々で階調電圧を印加するため、設定された表示階調の2倍の数(2K)の階調電圧が用いられる。 [0012] For example, when an AC voltage is applied to the liquid crystal by the common constant driving method, since the pixel electrode for applying a positive electrode and a gray scale voltage in each of the negative electrode relative to the counter electrode voltage of a constant value, set display floor grayscale voltage twice the number (2K) is used for adjustment. したがって、たとえばK階調の場合、階調電圧発生回路108は正極性のK個の階調電圧V0 〜VK-1 だけでなく負極性のK個の階調電圧V'0〜 Thus, for example, in the case of K gradation, the gradation voltage generating circuit 108 is a negative polarity of the K gray scale voltages as well the K gray scale voltages V0 ~VK-1 positive polarity V'0~
V'K-1をも発生する。 Also generates a V'K-1.

【0013】出力回路106は、階調電圧または表示階調の総数の2倍の個数(2K)のスイッチ素子たとえばアナログスイッチを有している。 [0013] The output circuit 106 includes a switch element analog switch for example twice the number of the total number of gray voltages or display gradation (2K). 各アナログスイッチの入力端子は階調電圧発生回路108からの各対応する階調電圧を受け、出力端子は共通の出力パッド110に接続されている。 Input terminal of each analog switch receives the corresponding gray scale voltage from the gray voltage generator circuit 108, an output terminal connected to a common output pad 110. また、各アナログスイッチの制御端子はデコーダ104の2K個の出力の中の1つに接続されており、それらの導通がデコーダ104の出力により制御される。 The control terminal of each analog switch is connected to one of the 2K number of outputs of the decoder 104, those conduction is controlled by the output of the decoder 104. 出力パッド110は、対応する1本の信号線X Output pads 110, the corresponding one of the signal lines X
(図示せず)に接続されている。 It is connected to a (not shown).

【0014】デコーダ104は、レベル変換回路102 [0014] The decoder 104, the level conversion circuit 102
より入力した1画素分のnビットの階調データDをデコードして、2K個の出力の中の1つを選択的にアクティブ状態にする。 It decodes the gradation data D n bits for one pixel in which more input, selectively activate state one of a 2K number of output. これにより、出力回路106では、デコーダ104によって選択された1つのアナログスイッチがオン状態となり、このアナログスイッチを介して該当の階調電圧Vj が出力される。 Thus, the output circuit 106, one analog switch selected by the decoder 104 is turned on, the corresponding gradation voltage Vj is output via the analog switch. この出力回路106より出力された階調電圧Vj が出力パッド110を介して信号線Xに供給される。 The gray scale voltage Vj which is output from the output circuit 106 is supplied to the signal line X via the output pad 110.

【0015】なお、図21に示すようにY方向で1ライン毎に画素電圧の極性つまり信号線Xに供給する階調電圧の極性を反転させるために、1ライン(1水平走査期間TH )毎に論理値の反転するライン反転制御信号PO [0015] In order to invert the polarity of the gradation voltages supplied to the polarity, i.e. the signal lines X of the pixel voltages for each line in the Y direction as shown in FIG. 21, one line (one horizontal scanning period TH) per inverted line inversion control signal PO of logic value
Lがデコーダ104に与えられる。 L is given to the decoder 104. デコーダ104は、 Decoder 104,
POLがHレベルのときは正極性側のK個の出力の中から階調データDの値に対応するもの(Vj )を選択し、 POL is when the H-level select the one that corresponds among the K outputs of the positive polarity side to the value of the grayscale data D (Vj),
POLがLレベルのときは負極性側のK個の出力の中から階調データDの値に対応するもの(Vj')を選択する。 POL selects when the L-level corresponds to the value of the grayscale data D from the K output of the negative polarity side (Vj ').

【0016】正極性の階調電圧Vj が選択されたときは、出力回路106および出力パッド110を介して階調電圧発生回路108より信号線Xj 上に電流が供給され(チャージが行われ)、該当画素電極(たとえばPi- [0016] When the selected positive polarity gray scale voltages Vj, the current is supplied (the charge is performed) to the output circuit 106 and the output pad 110 via the gradation voltage generating circuit 108 from the signal line Xj, corresponding pixel electrode (e.g. Pi-
1,j )に対向電極電圧COMよりも所望の表示階調に対応した値だけ高い電圧レベルで階調電圧Vj が書き込まれる。 1, j) to the counter electrode voltage gradation voltage Vj only at a higher voltage level value corresponding to a desired display gradation than COM it is written.

【0017】また、負極性の階調電圧V'jが選択されたときは、出力パッド110および出力回路106を介して信号線Xj から階調電圧発生回路108側へ電流が引き込まれ(ディスチャージが行われ)、該当画素電極(たとえばPi,j )に対向電極電圧COMよりも所望の表示階調に対応した値だけ低い電圧レベルで階調電圧V'jが書き込まれる。 Further, when a negative gradation voltage V'j is selected, the output pad 110 and the output circuit 106 current is drawn from the signal line Xj to the gradation voltage generating circuit 108 side through the can (discharge done), the corresponding pixel electrode (e.g. Pi, j) only the value corresponding to a desired display gradation than the counter electrode voltage COM at a low voltage level gradation voltage V'j written.

【0018】 [0018]

【発明が解決しようとする課題】上記したように、従来の信号線ドライバでは、各列(たとえばj列)において1ライン毎に入力画像データDの値に応じて正極性階調電圧V0 〜VK-1 の中のいずれか1つ(Vj )または負極性階調電圧V'j〜V'k-1の中のいずれか1つ(V'j) As described above [0005] In the conventional signal line driver, each column (e.g., column j) positive gradation voltages V0 ~VK in accordance with the value of the input image data D for each line in any one of a -1 (Vj) or any one of a negative gradation voltage V'j~V'k-1 (V'j)
が選択され、画素駆動期間TH の全時間を通じてこの選択された階調電圧Vj (V'j)により各信号線Xj が駆動される。 It is selected, and the signal line Xj The selected gradation voltage Vj throughout time (V'j) of the pixel drive period TH is driven. その際、画素駆動期間TH の開始直後においては、信号線Xj 上で充電電流または放電電流が流れることによって、電圧の極性が反転する。 At that time, immediately after the start of the pixel driving period TH, by on signal line Xj through the charging current or discharging current, the polarity of the voltage is reversed.

【0019】しかしながら、従来の信号線ドライバでは、信号線Xj に対する駆動力、特に画素駆動期間TH [0019] However, in the conventional signal line driver, driving force for the signal lines Xj, especially pixel driving period TH
の開始直後における充電(チャージ)および放電(ディスチャージ)の特性に改善すべき点がある。 There are points to be improved in the characteristics of the charge (charge) and discharge (discharge) immediately after the start. すなわち、 That is,
階調電圧発生回路108を構成する分圧抵抗が充電電流または放電電流を制限するため、チャージ速度およびディスチャージ速度に限界があった。 Since the voltage dividing resistor that constitutes the gradation voltage generating circuit 108 to limit the charging current or discharging current, there is a limit to the charge rate and discharge rate.

【0020】このため、たとえば薄膜トランジスタTF [0020] For this reason, for example, a thin film transistor TF
Tのソース線あるいはドレイン線上に塵芥等が付着して階調電圧書き込みの電流経路が高抵抗になっていると、 When the current path of the gray scale voltage writing is in the high resistance dust on the source line or the drain line of T adheres,
チャージまたはディスチャージ速度の遅れが顕著になり、図21の破線L'で示すように当該画素において最終書き込み電圧が所望のレベルに達しなかったり、そこまで至らなくても破線Lで示すように実効電圧が不足し、所望の階調表示ができなくなることがあった。 Charge or discharge speed delay becomes significant, may not last write voltage reaches the desired level in the pixel as shown by the broken line L 'in FIG. 21, the effective voltage as indicated by a broken line L without lead to there there was insufficient, there may not be able to be desired gradation display.

【0021】このように、信号線Xj に対するチャージおよびディスチャージ特性が十分でないため、階調電圧書き込みの電流経路が高抵抗になっている画素が結果として欠陥となり、液晶パネルの歩留りを下げる原因にもなっていた。 [0021] Thus, since the charge and discharge characteristics to a signal line Xj is not sufficient, the pixel is consequently becomes defective current path of the gradation voltage writing is in a high resistance, also cause to lower the yield of the liquid crystal panel it is had.

【0022】本発明は、かかる従来技術の問題点に鑑みてなされたもので、液晶パネルの信号線に対するチャージおよびディスチャージ特性を改善する液晶ディスプレイ用の信号線駆動回路を提供することを目的とする。 [0022] The present invention has been made in view of the problems of the prior art, and an object thereof is to provide a signal line driving circuit for liquid crystal displays to improve the charge and discharge characteristics for the signal lines of a liquid crystal panel .

【0023】また、本発明は、液晶パネル内の各画素に対して安定確実に所望の電圧レベルで階調電圧を書き込むようにし、欠陥画素を少なくして、液晶パネルの歩留りを向上させる信号線駆動回路を提供することを目的とする。 Further, the present invention is to write the gray voltage stably reliably desired voltage level for each pixel in the liquid crystal panel, with less defective pixel, the signal line to improve the yield of the liquid crystal panel and to provide a driving circuit.

【0024】また、本発明は、消費電力の低減化を実現する信号線駆動回路を提供することを目的とする。 [0024] The present invention also aims to provide a signal line driving circuit for realizing reduction in power consumption.

【0025】 [0025]

【課題を解決するための手段】上記の目的を達成するために、本発明のうち請求項1に記載の発明は、マトリクス状に配置された複数の画素電極と1つの対向電極との間に液晶が充填され、各々の前記画素電極は各対応する薄膜トランジスタを介して各対応する信号線に電気的に接続されるとともに、前記薄膜トランジスタの制御端子は各対応するゲート線に電気的に接続され、前記対向電極には所定の対向電極電圧が印加され、各々の前記画素電極には各対応する前記ゲート線が駆動される度毎に所望の表示階調に対応した電圧レベルを有する階調電圧が前記信号線および前記薄膜トランジスタを介して印加されるように構成された液晶ディスプレイ用の信号線駆動回路において、前記対向電極電圧に対して相対的に正の極性を有し、かつ To achieve the above object of the Invention The invention according to claim 1 of the present invention, between the plurality of pixel electrodes and one counter electrode disposed in a matrix liquid crystal is filled, each said pixel electrode of is electrically connected to the respective corresponding signal lines via the respective corresponding thin film transistor, the control terminal of the thin film transistor is electrically connected to the corresponding gate line, wherein the counter electrode a predetermined counter electrode voltage is applied, the gradation voltage to the pixel electrode of each having a voltage level that the gate line corresponding to the desired display gradation for each of which is driven by each corresponding is in the signal line driver circuit for a liquid crystal display that is configured to be applied through the signal lines and the thin film transistor has a relatively positive polarity relative to the common electrode voltage, and 定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の正極性階調電圧を発生する第1の階調電圧発生手段と、前記対向電極電圧に対して相対的に負の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の負極性階調電圧を発生する第2の階調電圧発生手段と、 A first gray-scale voltage generating means for generating a plurality of positive polarity gray scale voltages having a voltage level corresponding respectively to all of the display gradation is constant, the relatively negative polarity relative to the common electrode voltage a, and a second gray-scale voltage generating means for generating a plurality of negative polarity gray scale voltages having a voltage level corresponding to all display gradations are set,
各々の前記信号線に対してライン周期で与えられる1画素分の所望の表示階調を表すNビット(N>2)のディジタル階調データを保持するデータラッチ手段と、1ライン分の液晶駆動期間のうち開始直後の第1の期間は前記階調データの上位Mビット(M<N)をデコードして、前記第1または第2の階調電圧発生手段より与えられる前記複数の正極性階調電圧もしくは負極性階調電圧の中から前記上位Mビットの値に対応した階調電圧を選択して前記信号線上に出力し、残りの第2の期間は前記階調データの全ビットをデコードして、前記第1または第2の階調電圧発生手段より与えられる前記複数の正極性階調電圧もしくは負極性階調電圧の中から前記全ビットの値に対応した階調電圧を選択して前記信号線上に出力するディジタル・ A data latch means for holding the digital gradation data of N bits representing the desired display gradation of one pixel given by the line period for each of said signal lines (N> 2), the liquid crystal driving of one line the first period immediately after the start of the period by decoding the upper M bits of the gradation data (M <N), the plurality of positive polarity floor given from the first or second gradation voltage generating means outputs on the signal lines by selecting a gray voltage corresponding to the value of the upper M bits from the scale voltages or negative-polarity gray-scale voltages, the remaining second period decode all the bits of the gradation data to, and selects the gradation voltage corresponding to the value of the all bits from the first or second of the plurality of positive polarity gray scale voltages or negative-polarity gray-scale voltages supplied from gray-scale voltage generating means digital outputs on the signal lines, ナログ変換手段とを有する構成とした。 And configured to have an analog conversion means.

【0026】請求項2に記載の発明は、上記請求項1に記載の発明の構成において、前記第1または第2の階調電圧発生手段が、少なくとも2つの基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して前記複数の正極性階調電圧または負極性階調電圧を生成する抵抗分圧回路を含むことを特徴とする。 [0026] According to a second aspect of the invention, in the configuration of the invention described in claim 1, wherein the first or second gradation voltage generating means, having a predetermined resistance value at least two reference voltages wherein the dividing of a plurality of resistance including resistance voltage dividing circuit for generating a plurality of positive gradation voltage or a negative gradation voltage.

【0027】請求項3に記載の発明は、上記請求項1に記載の発明の構成において、前記第1または第2の階調電圧発生手段が、前記複数の正極性階調電圧または負極性階調電圧のうち前記階調データの上位Mビットで指定される2M +1個の階調電圧を基準電圧として発生する基準電圧電源と、前記基準電圧電源からの前記2M +1 [0027] According to a third aspect of the invention, in the configuration of the invention described in claim 1, wherein the first or second gradation voltage generating means, said plurality of positive gradation voltage or a negative polarity floor a reference voltage power supply for generating a 2M +1 amino gradation voltages specified by the upper M bits of the gradation data of the tone voltage as the reference voltage, the 2M +1 from the reference voltage source
個の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して残りの階調電圧を生成する抵抗分圧回路とを有することを特徴とする。 The number of reference voltages by dividing a plurality of resistors having a predetermined resistance value and having a resistance voltage dividing circuit to generate the rest of the gray scale voltage.

【0028】請求項4に記載の発明は、マトリクス状に配置された複数の画素電極と1つの対向電極との間に液晶が充填され、各々の前記画素電極は各対応する薄膜トランジスタを介して各対応する信号線に電気的に接続されるとともに、前記薄膜トランジスタの制御端子は各対応するゲート線に電気的に接続され、前記対向電極には所定の対向電極電圧が印加され、各々の前記画素電極には各対応する前記ゲート線が駆動される度毎に所望の表示階調に対応した電圧レベルを有する階調電圧が前記信号線および前記薄膜トランジスタを介して印加されるように構成された液晶ディスプレイ用の信号線駆動回路において、各々の前記信号線に対してライン周期で与えられる1画素分の所望の表示階調を表すNビット(N> [0028] According to a fourth aspect of the invention, liquid crystal is filled between the plurality of pixel electrodes and one counter electrode arranged in a matrix, each said pixel electrodes of each through each corresponding thin film transistors corresponding is electrically connected to the signal line to the control terminal of the thin film transistor is electrically connected to the corresponding gate lines, wherein the counter electrode a predetermined counter electrode voltage is applied, each said pixel electrodes the liquid crystal display configured to gradation voltage having a voltage level that the gate line corresponding to the desired display gradation for each of which is driven by each corresponding is applied via the signal lines and the thin film transistor in the signal line driver circuit in use, N bits representing the desired display gradation of one pixel given by the line period for each of said signal lines (N>
2)のディジタル階調データを保持するデータラッチ手段と、前記対向電極電圧に対して相対的に正の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の正極性階調電圧のうち前記階調データの上位Mビット(M<N)で指定可能な2M + Multiple having a data latch means for holding the digital gradation data of 2), has a relatively positive polarity relative to the common electrode voltage, and the voltage levels respectively corresponding to all display gradations are set a possible specified by the higher M bits of the gradation data of the positive gradation voltages (M <N) 2M +
1個の階調電圧を基準電圧として発生する第1の基準電圧電源と、前記第1の基準電圧電源より与えられる前記2M +1個の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して前記複数の正極性階調電圧を発生する第1の抵抗分圧回路と、前記対向電極電圧に対して相対的に負の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の負極性階調電圧のうち前記階調データの上位Mビットで指定可能な2 A first reference voltage source which generates one gradation voltage as a reference voltage, divided the 2M +1 amino reference voltage applied from the first reference voltage source by a plurality of resistors having a predetermined resistance value a first resistance voltage dividing circuit for generating said plurality of positive polarity gray scale voltages by applying said has a relatively negative polarity with respect to the common electrode voltage, and each of all display gradations are set It can be specified by the upper M bits of the gradation data of the plurality of negative polarity gray scale voltages having a voltage level corresponding 2
M +1個の階調電圧を基準電圧として発生する第2の基準電圧電源と、前記第2の基準電圧電源より与えられる前記2M +1個の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して前記複数の負極性階調電圧を発生する第2の抵抗分圧回路と、1ライン分の液晶駆動期間のうち開始直後の第1の期間は前記階調データの上位Mビット(M<N)をデコードして、前記第1の基準電圧電源より与えられる前記2M +1個の正極性階調電圧もしくは負極性階調電圧の中から前記上位Mビットに対応した階調電圧を選択して前記信号線上に出力し、残りの第2の期間は前記階調データの全ビットをデコードして、 A second reference voltage power supply for generating a reference voltage M +1 amino gray-the 2M +1 amino reference voltage applied from the second reference voltage source by a plurality of resistors having a predetermined resistance value a second resistor divider divides to generate the plurality of negative polarity gray scale voltages, 1 first period immediately after the start of the liquid crystal driving period for one line the upper M bits of the gradation data (M <N) by decoding and select the grayscale voltage corresponding to the upper M bits among the first reference voltage said 2M +1 amino positive gradation voltage or a negative polarity gray-scale voltage supply given from output on the signal line Te, the remaining second period by decoding all the bits of the gradation data,
前記第1または第2の抵抗分圧回路より与えられる前記複数の正極性階調電圧もしくは負極性階調電圧の中から前記全ビットに対応した階調電圧を選択して前記信号線上に出力するディジタル・アナログ変換手段とを有する構成とした。 The first or select a grayscale voltage corresponding to the total bit from the second of the plurality of positive polarity gray scale voltages or negative-polarity gray-scale voltages supplied from the resistor divider to output on the signal line and configured to have a digital-to-analog conversion means.

【0029】請求項5に記載の発明は、上記請求項1〜 The invention described in claim 5, the claim 1
4のいずれかに記載の発明の構成において、入力端子が前記ディジタル・アナログ変換手段の出力端子に電気的に接続されるとともに、出力端子が前記信号線に電気的に接続された増幅器を有する構成とした。 In the structure of the invention according to 4 or of a configuration in which the input terminal is electrically connected to an output terminal of said digital-to-analog converter, an amplifier whose output terminal is electrically connected to the signal line and the.

【0030】 [0030]

【発明の実施の形態】以下、図1〜図18を参照して本発明の実施例を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention with reference to FIGS 18.

【0031】図1に、本発明の一実施例によるアクティブマトリクス方式のフルカラーTFT−LCDの構成を模式的に示す。 [0031] Figure 1, a full-color TFT-LCD configuration of an active matrix type according to an embodiment of the present invention is shown schematically.

【0032】このTFT−LCDは、TFT液晶パネル10の周辺回路として、ゲート線Y1,Y2,…を駆動するための並列接続されたゲート線ドライバG1,G2,…と、 [0032] The TFT-LCD as a peripheral circuit for a TFT liquid crystal panel 10, the gate lines Y1, Y2, parallel-connected gate line driver for driving the ... G1, G2, ... and,
信号線X1,X2,…を駆動するための並列接続された信号線(ソース)ドライバS1,S2,…と、各部の動作を制御するコントローラ12と、表示すべき画像信号に対して所要の信号処理を行う画像信号処理回路14と、γ補正用の基準電源電圧を発生するγ補正用基準電源16とを備えている。 Signal lines X1, X2, connected in parallel signal lines for driving a ... (source) driver S1, S2, ... and, a controller 12 for controlling the operation of each section, the required signal for the image signal to be displayed processing an image signal processing circuit 14 which performs, and a γ correction reference power source 16 for generating a reference power supply voltage for γ compensation.

【0033】画像信号処理回路14は、各画素の表示階調を表すディジタルの画像データ(階調データ)Dを各信号線ドライバS1,S2,…に供給する。 The image signal processing circuit 14, the digital image data (gradation data) D each signal line driver S1, S2 representing the display gradation of each pixel, and supplies ... to. 本LCDのフルカラー(多階調表示)におけるR,G,B各1色分の階調数が64階調に設定された場合は、R,G,Bの各画素につき6ビットの画像データDが画像信号処理回路1 R in this LCD full-color (multi-tone display), G, if the B gradation number of each one color is set to 64 gradations, R, G, image data D of six bits per pixel of B There the image signal processing circuit 1
4より各信号線ドライバS1,S2,…に与えられる。 4 from the signal line driver S1, S2, given ... to.

【0034】コントローラ12は、水平同期信号HS および垂直同期信号VS に同期した種々の制御信号またはタイミング信号を各ゲート線ドライバG1,G2,…および各信号線ドライバS1,S2,…に供給する。 The controller 12, various control signals or timing signals to each gate line driver synchronized with the horizontal synchronizing signal HS and a vertical synchronizing signal VS G1, G2, ... and the signal line driver S1, S2, and supplies ... to. γ補正用基準電源16は、液晶パネル10のV(電圧)−T(透過率)特性に基づいた複数個たとえば18個のγ補正用基準電源電圧GMA1〜GMA18 を各信号線ドライバS1,S2,… γ correction reference power source 16, V (Voltage) -T plurality based on (transmittance) characteristic example 18 γ correction for reference source voltage GMA1~GMA18 each signal line driver S1 of the liquid crystal panel 10, S2, ...
に供給する。 Supplied to.

【0035】液晶パネル10は、任意のTFTパネル構造を有するものでよく、以下の説明では図19の回路構成を有するものとする。 [0035] The liquid crystal panel 10 may be those having any of the TFT panel structure, the following description is assumed to have the circuit configuration of FIG. 19.

【0036】図2に、信号線ドライバSの回路構成を示す。 [0036] FIG. 2 shows a circuit configuration of a signal line driver S. 図示のように、信号線ドライバSは、シフトレジスタ20、データラッチ回路22、24,26、DAコンバータ28および階調電圧生成回路30を有している。 As shown, the signal line driver S includes a shift register 20, data latch circuit 22, 24, 26, and a DA converter 28 and the gradation voltage generating circuit 30.

【0037】シフトレジスタ20には、コントローラ1 [0037] in the shift register 20, the controller 1
2からのたとえば論理値“1”のポインティング情報を有するイネーブル入力信号EIOが入力される。 Enable input signal EIO with pointing information, for example the logic value from 2 "1" is input. この信号EIOが第1データラッチ回路(レジスタ)24の各チャンネル分のデータ格納位置を順次指示しながらシフトレジスタ20内でシフト方向選択信号L/Rの指示する方向にクロックCLKに同期してシフトされることで、画像信号処理回路14からの画像データD(DR , Shifting the signal EIO is in synchronization with the first data latch circuit (register) 24 clock CLK in the direction instructed by the shift direction selection signal L / R within the shift register 20 in while sequentially instructs the data storage location of each channels of by being, the image data D (DR from the image signal processing circuit 14,
DG ,DB )が第1データラッチ回路24にシリアルに取り込まれる。 DG, DB) are fetched serially to the first data latch circuit 24.

【0038】第1データラッチ回路24内に所定数(たとえば240個)の画像データDが全部揃うと、次にコントローラ12からのタイミングパルスTP1 に応動してそれら1ライン分の画像データDがパラレルで第2データラッチ回路26に取り込まれる。 [0038] When the image data D of a predetermined number of the first data latch circuit 24 (e.g., 240) is aligned entirely, then the image data D thereof one line in response to the timing pulses TP1 from the controller 12 is parallel in incorporated into the second data latch circuit 26.

【0039】第2データラッチ回路26に取り込まれた1ライン分の画像データDはDAコンバータ28に与えられ、DAコンバータ28内で後述するように各チャンネル毎に画像データDをそのデータ値(表示階調)に対応する電圧レベルを有する階調電圧Vへ変換するディジタル・アナログ変換処理が行われる。 The second image data D for one line captured by the data latch circuit 26 is supplied to the DA converter 28, the data values ​​of image data D for each channel, as described later in the DA converter 28 (Display digital-to-analog conversion process for converting to the tone voltage V having a voltage level corresponding to the gradation) is carried out. DAコンバータ2 DA converter 2
8より出力された各チャンネル分の階調電圧Vj は各対応する信号線Xj に供給される。 Gray-scale voltage Vj of the respective channels output from the 8 is supplied to the corresponding signal line Xj.

【0040】階調電圧生成回路30は、γ補正用基準電源16からのγ補正用基準電源電圧GMA1〜GMA18 を入力し、コモン一定駆動法で所要の階調(64階調)を実現するのに必要な正極性の階調電圧V0 〜V63および負極性の階調電圧V'0〜V'63 をDAコンバータ28に供給する。 The gray scale voltage generating circuit 30 inputs the correction reference supply voltage GMA1~GMA18 gamma from gamma correction reference source 16, to achieve the desired gradation (64 gray scales) in the common constant driving method the gray scale voltage V'0~V'63 of positive polarity gray scale voltages V0 through V63 and negative required to be supplied to the DA converter 28.

【0041】図3に、DAコンバータ28内の1チャンネル分の回路構成を示す。 [0041] FIG. 3 shows a circuit configuration of one channel in the DA converter 28. 図示のように、DAコンバータ28は、1チャンネル毎に、階調調節回路32、レベル変換回路40、デコーダ42、出力回路44および出力パッド46を有している。 As shown, DA converter 28, for each channel, tone adjusting circuit 32, the level conversion circuit 40 has a decoder 42, output circuit 44 and output pads 46.

【0042】階調調節回路32は、データラッチ回路2 The gradation adjusting circuit 32, the data latch circuit 2
6の1チャンネル分のラッチ部26jよりライン周期で与えられる6ビットの入力画像データD[d0 d1 d2 The input image data D of 6 bits given by line period from the latch portion 26j of one channel of 6 [d0 d1 d2
d3d4 d5 ]を入力し、そのうちの上位3ビット[d3 d3d4 d5] Enter the upper 3 bits of the [d3
d4 d5 ]をスルーで出力し、下位3ビット[d0 d1 d4 d5] output in the through, the lower 3 bits [d0 d1
d2 ]をマスク回路34に通して選択的に出力するようになっている。 d2] a is adapted to selectively output through the mask circuit 34.

【0043】図4に示すように、マスク回路34は、3 As shown in FIG. 4, the mask circuit 34, 3
ビット分のNAND回路36(0) ,36(1) ,36(2) NAND circuit 36 ​​of the bit (0), 36 (1), 36 (2)
およびインバータ38(0) ,38(1) ,38(2) から構成されている。 And an inverter 38 (0), 38 (1), and a 38 (2).

【0044】NAND回路36(0) ,36(1) ,36 The NAND circuit 36 ​​(0), 36 (1), 36
(2) の一方の入力端子には入力画像データDの各対応するビットd0 ,d1 ,d2 がそれぞれ入力され、他方の入力端子にはコントローラ12からのマスク制御信号CT (2) one of the corresponding bits of the input terminal the input image data D of d0, d1, d2 are respectively inputted, the mask control signal CT to the other input terminal from the controller 12
RLが供給される。 RL is supplied.

【0045】このマスク制御信号CTRLが論理値“0”になっている時は、入力ビットd0 ,d1 ,d2 の値に関係なく各NAND回路36(0) ,36(1) ,36(2) の出力が強制的に論理値“1”になり、したがって各インバータ38(0) ,38(1) ,38(2) の出力が論理値“0”になる。 [0045] The mask control signal CTRL when becomes a logic value "0", the input bit d0, d1, regardless of the value of d2 the NAND circuits 36 (0), 36 (1), 36 (2) output will be forced to a logic "1", so that each inverter 38 (0), 38 (1), the output of 38 (2) of the logical value "0". これにより、ラッチ回路26jからの入力画像データDは、上位3ビット[d3 d4 d5 ]だけを有効ビットとする画像データD'[000d3 d4 d Thus, the input image data D from the latch circuit 26j, the upper 3 bits [d3 d4 d5] image data D and only the valid bit '[000d3 d4 d
5 ]に変換される。 It is converted to 5].

【0046】マスク制御信号CTRLが論理値“1”になっている時は入力ビットd0 ,d1 ,d2 に対してNAN [0046] When the mask control signal CTRL is set to a logic value "1" NAN for the input bits d0, d1, d2
D回路36(0) ,36(1) ,36(2) がそれぞれインバータとして動作する。 D circuit 36 ​​(0), 36 (1), 36 (2) operates as an inverter, respectively. したがって、インバータ38(0) Therefore, the inverter 38 (0)
,38(1) ,38(2) の出力端子には入力ビットd0 , 38 (1), the output terminal 38 (2) input bits d0
,d1 ,d2 がそれぞれそのままの値で得られる。 , D1, d2 is obtained as it values ​​respectively. これにより、ラッチ回路26jからの入力画像データDは全ビットがそのままの値(スルー)で後段のレベル変換回路40へ転送される。 Accordingly, the input image data D from the latch circuit 26j all bits are transferred as the value (through) at the subsequent stage of the level conversion circuit 40.

【0047】図3において、レベル変換回路40は、このDAコンバータ28においてコモン一定駆動法による正極性と負極性の双方にわたる階調電圧を扱えるように、画像データDの各ビットの論理電圧(たとえば3ボルト系)を高い電圧(10ボルト系)に変換してデコーダ42に与える。 [0047] In FIG. 3, the level conversion circuit 40, as handle gradation voltage across both positive and negative polarities according to the common constant driving method in this DA converter 28, the logical voltage of each bit of the image data D (e.g. 3-volt system) is converted high voltage (10 volt) applied to the decoder 42.

【0048】デコーダ42の後段に設けられている出力回路44は、正極性出力回路44Aおよび負極性出力回路44Bからなる。 The output circuit 44 provided in the subsequent stage of the decoder 42 is composed of a positive polarity output circuit 44A and the negative polarity output circuit 44B. 一方、階調電圧生成回路30も正極性階調電圧生成回路30Aおよび負極性階調電圧生成回路30Bからなる。 On the other hand, the grayscale voltage generating circuit 30 is also made of positive gradation voltage generating circuit 30A and the negative gradation voltage generating circuit 30B.

【0049】図5に正極性出力回路44Aおよび正極性階調電圧生成回路30Aの回路構成を示し、図6に負極性出力回路44Bおよび負極性階調電圧生成回路30B [0049] Figure 5 shows a circuit configuration of the positive polarity output circuits 44A and positive gradation voltage generating circuit 30A, a negative polarity output circuit 44B and the negative gradation voltage generating circuit 30B in FIG. 6
の回路構成を示す。 Showing a circuit configuration of.

【0050】図5において、正極性出力回路44Aは、 [0050] In FIG 5, the positive polarity output circuit 44A includes
階調電圧または表示階調の総数に等しい個数(64個) Number equal to the total number of gray voltages or display gray (64)
のスイッチ素子たとえばアナログスイッチe0 〜e63を有している。 For example the switching elements has an analog switch e0 ~e63. 各アナログスイッチei の入力端子は正極性階調電圧生成回路30Aからの各対応する階調電圧V Each corresponding gradation voltage V of the input terminals of the analog switches ei from positive gradation voltage generating circuit 30A
i を受け、出力端子は共通出力端子Fに接続され、制御端子はデコーダ42の対応出力端子ci に接続されている。 Receiving the i, the output terminal is connected to the common output terminal F, the control terminal is connected to a corresponding output terminal ci of the decoder 42.

【0051】正極性階調電圧生成回路30Aは、γ補正用基準電源16からの正極性γ補正用基準電源電圧GMA1 The positive gradation voltage generating circuit 30A, a reference power source voltage for the positive polarity γ correction from γ correction reference supply 16 GMA1
〜GMA9を入力する9個の入力端子と、正極性の階調電圧V0〜V63を出力するための64個の出力端子またはノードとを有する直列抵抗分圧回路から構成されている。 And nine input terminal for inputting a ~GMA9, and a series resistor divider and a 64 output terminal or node for outputting a gray scale voltage V0~V63 positive polarity.

【0052】この直列抵抗分圧回路において、一方の端の入力端子には10ボルト付近に設定された最も高い電圧レベルのγ補正用基準電圧GMA1が与えられ、他方の端の入力端子には対向電極電圧COMの電圧レベルである5ボルト付近に設定された正極性で最も低い電圧レベルのγ補正用基準電圧GMA9が与えられ、中間の入力端子には電圧レベルの高い方から順に正極性の中間レベルのγ [0052] In this series resistance voltage dividing circuit, 10 volts around the set to be the highest voltage level of the γ correction reference voltage GMA1 is given to the input terminal at one end, opposite to the input terminal of the other end electrode voltage COM of the voltage level at which the fifth lowest voltage level in the positive polarity, which is set in the vicinity of the bolt γ correction reference voltage GMA9 is given, the higher voltage level in the middle of the input terminals of the positive polarity sequentially intermediate of the level γ
補正用基準電圧GMA2,GMA3,…GMA8がそれぞれ与えられる。 Correction reference voltage GMA2, GMA3, ... GMA8 is given, respectively.

【0053】各入力端子に入力されたγ補正用基準電圧 [0053] The reference voltage correction γ inputted to the input terminals
GMA1,GMA2,…GMA9は、直列抵抗分圧回路における分圧用の基準電圧として用いられるだけでなく、そのまま(スルーで)所定の階調電圧V0 ,V8 ,…V63として出力される。 GMA1, GMA2, ... GMA9 is not only used as a reference voltage for dividing the series resistance voltage dividing circuit, as it is (a through) predetermined gradation voltages V0, V8, is output as ... V63.

【0054】ここで、重要なことは、γ補正用基準電圧 [0054] Here, the important thing is, γ correction reference voltage
GMA1,GMA2,…GMA9に対応する階調電圧V0 ,V8 ,… GMA1, GMA2, gray-scale voltage V0, V8 corresponding to the ... GMA9, ...
V63が、6ビットの入力画像データDの上位3ビット[d3d4 d5 ]で指定されること、つまりマスク処理(変換)後の画像データD'によって直接指定されることである。 V63 is to be specified by the upper three bits of the input image data D of 6 bits [d3d4 d5], i.e. is to be directly specified by the mask processing (converting) image data D 'after. 同様のことが、後述する負極性γ補正用基準電源電圧GMA10 〜GMA18 に対応する負極性の階調電圧V'0,V'8,…V'63 と入力画像データDまたはマスク処理後の画像データD'との間でも成立する。 The same gray scale voltage of negative polarity corresponding to the negative polarity γ correction reference supply voltage GMA10 ~GMA18 described later V'0, V'8, ... V'63 the input image data D or the image after masking also established between the data D '.

【0055】隣合う2つの入力端子またはγ補正用基準電圧(たとえばGMA0とGMA1)の間では、所定の抵抗値を有する8個の抵抗からなる直列抵抗回路の7個のノードにそれぞれ中間または分圧タップが設けられている。 [0055] adjacent Between two input terminals or γ correction reference voltage (e.g. GMA0 and GMA1), respectively an intermediate or minutes to seven nodes of the series resistor circuit consisting of eight resistors having a predetermined resistance value the pressure tap is provided. これらの中間タップより両γ補正用基準電圧(GMA0,GMA From these intermediate tap both γ correction reference voltage (GMA0, GMA
1)の間で所定の電圧値に設定された7個の分圧電圧がそれぞれ階調電圧(V1 ,V2 ,…V7 )として取り出される。 Seven divided voltage each gradation voltage set to a predetermined voltage value between 1) (V1, V2, is taken out as ... V7). もっとも、下端部の2つの入力端子(γ補正用基準電圧GMA9とGMA10 )の間だけは、7個の分圧抵抗によって6個の階調電圧V57,V58,…V62が取り出される。 However, only between two input terminals of the lower end (gamma correction reference voltages GMA9 and GMA10) is 7 dividers six gradation voltages by resistors V57, V58, is ... V62 is taken out.

【0056】図6に示すように、負極性出力回路44B [0056] As shown in FIG. 6, the negative polarity output circuit 44B
および負極性階調電圧生成回路30Bは、それぞれ正極性出力回路44Aおよび正極性階調電圧生成回路30A And negative gradation voltage generating circuit 30B are respectively a positive polarity output circuits 44A and positive gradation voltage generating circuit 30A
と同じ回路構成になっている。 It has the same circuit configuration as that.

【0057】すなわち、負極性出力回路44Bは、階調電圧または表示階調の総数に等しい個数(64個)のスイッチ素子たとえばアナログスイッチe'0〜e'63 を有している。 [0057] That is, the negative polarity output circuit 44B includes a switch element, for example the analog switch e'0~e'63 number equal to the number of gray voltages or display gradation (64). 各アナログスイッチe'iの入力端子は負極性階調電圧生成回路30Bからの各対応する階調電圧V'i Each corresponding gradation voltage V'i from the input terminal is negative gradation voltage generation circuit 30B of the analog switches e'i
を受け、出力端子は共通出力端子F' に接続され、制御端子はデコーダ42の対応出力端子c'iに接続されている。 Receiving the output terminal is connected to the common output terminal F ', the control terminal is connected to a corresponding output terminal c'i of the decoder 42.

【0058】また、負極性階調電圧生成回路30Bは、 [0058] In addition, negative gradation voltage generating circuit 30B is
γ補正用基準電源16からの負極性γ補正用基準電源電圧GMA10 〜GMA18 を入力する9個の入力端子と、負極性の階調電圧V'0〜V'63 を出力するための64個の出力端子またはノードとを有する直抵抗分圧回路から構成されている。 And nine input terminal for inputting a negative γ correction reference supply voltage GMA10 ~GMA18 from γ correction reference power source 16, for outputting a gray scale voltage V'0~V'63 of negative 64 and a linear resistance voltage dividing circuit and an output terminal or node.

【0059】ここで、GMA10 〜GMA18 のうち、GMA18 [0059] Here, among the GMA10 ~GMA18, GMA18
は、0ボルト付近に設定された負極性で電圧レベルの最も低い基準電圧であり、正極性のGMA1に対応する。 It is 0 the lowest reference voltage of the voltage level at the negative polarity, which is set in the vicinity of the bolt, corresponds to GMA1 positive polarity. また、GMA10 は、対向電極電圧COMの電圧レベルである5ボルト付近に設定された負極性で電圧レベルの最も高い基準電圧であり、正極性のGMA9に対応する。 Further, GMA10 is the highest reference voltage of the voltage level at the negative polarity, which is set in the vicinity of 5 volts is the voltage level of the counter electrode voltage COM, corresponding to GMA9 positive polarity.

【0060】図7に、入力画像データDの値(16進数表示)とγ補正用基準電源電圧GMA1〜GMA18 との関係(γ補正)を曲線で示す。 [0060] Figure 7 shows the relationship between the input image data value of D (16 hexadecimal number) and gamma correction reference supply voltage GMA1~GMA18 the (gamma correction) by a curve. 図中、VDD1 は10ボルト、 In the figure, VDD1 is 10 volts,
VSS1は0ボルトの電源電圧レベルである。 VSS1 is a power supply voltage level of 0 volts.

【0061】また、図8に、入力画像データDの値(1 [0061] Further, in FIG. 8, the values ​​of the input image data D (1
6進数表示および2進数表示)と正極性階調電圧V0 〜 6 hexadecimal display and binary notation) and positive gradation voltages V0 ~
V63との対応関係をテーブル(数値)で示す。 It shows the correspondence between the V63 in the table (numeric). 入力画像データDの値と負極性階調電圧V'0〜V'63 との対応関係は、図示していないが、正極性の場合(V0 〜V63) Correspondence between the value and the negative gradation voltages V'0~V'63 of the input image data D is not shown, when the positive polarity (V0 through V63)
とほぼ同様である。 And it is almost the same.

【0062】デコーダ42は、レベル変換回路40より全ビット有効の画像データDまたは上位3ビット有効の画像データD'を入力するとともに、コントローラ12 [0062] The decoder 42 inputs the total bit valid image data D or the image data D of the upper 3 bits enable 'the level conversion circuit 40, the controller 12
より1ライン(1水平走査期間TH )毎に論理値の反転するライン反転制御信号POLを受け取る。 Receive inverted line inversion control signal POL logic value every more one line (one horizontal scanning period TH).

【0063】POLがHレベルのとき、デコーダ42 [0063] When POL is at H level, the decoder 42
は、正極性側の64個の出力c0 〜c63の中から画像データD(D')の値に対応するもの(たとえばcj )をアクティブにする。 Is to correspond among the 64 output c0 ~C63 positive polarity side to the value of the image data D (D ') (for example, cj) active. そうすると、正極性出力回路44A Then, the positive polarity output circuit 44A
では、そのアクティブ状態のデコーダ出力cj に対応するアナログスイッチej がオンし、正極性階調電圧生成回路30Aからの該当階調電圧Vj が該アナログスイッチej を介して出力パッド46側に出力される。 In the analog switch ej is turned on corresponding to the decoder output cj of the active, the corresponding gray scale voltage Vj from positive gradation voltage generating circuit 30A is output to the output pad 46 side via the analog switch ej .

【0064】POLがLレベルのときは、デコーダ42 [0064] When POL is L level, the decoder 42
は、負極性側の64個の出力c'0〜c'63 の中から画像データD(D')の値に対応するもの(たとえばc'j) Are those corresponding to the value of the image data D from among the 64 output c'0~c'63 the negative polarity side (D ') (e.g., C'j)
をアクティブにする。 The to activate. そうすると、負極性出力回路44 Then, the negative polarity output circuit 44
Bでは、そのアクティブ状態のデコーダ出力c'jに対応するアナログスイッチe'jがオンし、負極性階調電圧生成回路30Bからの該当階調電圧V'jが該アナログスイッチe'jを介して出力パッド46側に出力される。 In B, the analog switch e'j is turned on corresponding to the decoder output c'j its active state, the corresponding gradation voltage V'j from negative gradation voltage generating circuit 30B is through the analog switch e'j is output to the side output pad 46 Te.

【0065】次に、図10の波形につき本実施例における作用を示す。 [0065] Next, the action in this embodiment per waveform in FIG.

【0066】本実施例では、各ラインの画素駆動期間T [0066] In the present embodiment, the pixel drive period T of each line
H が開始直後に設定された所定時間の第1の期間Ta と残存時間の第2の期間Tb とに分割されている。 H is divided into a first period Ta of a predetermined time set immediately after the start of the second period Tb of time remaining. コントローラ12より階調調節回路32のマスク回路34に与えられるマスク制御信号CTRLは、第1の期間Ta 中は論理値“1”の状態をとり、第2の期間Tb 中は論理値“0”の状態をとる。 Mask control signal given from the controller 12 to the mask circuit 34 of the gradation adjusting circuit 32 CTRL, during the first period Ta takes the state of the logical value "1", during the second time period Tb is the logical value "0" take of the state.

【0067】これにより、第1の期間Ta 中は、マスク回路34のマスク作用により、入力画像データDが、下位3ビット[d0 d1 d2 ]を強制的に“0”値[00 [0067] Thus, during the first period Ta, the mask effect of the mask circuit 34, the input image data D is forced to "0" value the lower 3 bits [d0 d1 d2] [00
0]とし上位3ビット[d3 d4 d5 ]だけを有効ビットとする画像データD'[000d3 d4 d5 ]に変換される。 0] and is converted only upper 3 bits [d3 d4 d5] to the image data D '[000d3 d4 d5] to a valid bit. この上位3ビット有意の画像データD'がデコーダ42でデコードされ、そのデータ値に対応した階調電圧が選択される。 The image data D of the upper 3 bits significant 'is decoded by the decoder 42, the gray scale voltage corresponding to the data value is selected.

【0068】ここで、デコードされる画像データD' [0068] Here, the image data D to be decoded '
は、本来の入力画像データDよりも下位3ビットの値だけ小さな値を有するとともに、入力画像データDの全ビットの値に対応する階調電圧より小さい側の最も近接したγ補正用基準電圧GMA に対応する階調電圧を指定する。 , Along with only a small value lower 3-bit value than the original input image data D, closest to γ ​​correction reference voltage of gray voltages is smaller than the side corresponding to the value of all bits of the input image data D GMA specifying a gradation voltage corresponding to the.

【0069】たとえば、入力画像データDが[0010 [0069] For example, the input image data D [0010
10]とすると、この本来のデータ値に対応する階調電圧は正極性ではV10、負極性ではV'10 である。 When 10], the gradation voltage corresponding to the original data values ​​are positive polarity V10, the negative polarity is V'10. この場合、マスク処理後の画像データD'は[001000] In this case, image data D after masking 'is [001000]
であり、このデータ値に対応する階調電圧は正極性ではV8 、負極性ではV'8 である。 , And the gray scale voltages corresponding to the data value in the positive polarity V8, a negative polarity is V'8. つまり、正極性および負極性のいずれの場合でも、画像データD'で指定される階調電圧V8 (V'8)は、入力画像データDの本来指定する階調電圧V10(V'10)と比較して下位3ビットの値に応じた階調数だけ対向電極電圧COMに対する電圧差(絶対値)の大きい方に移行し、しかもγ補正用基準電圧GMA2(GMA17 )に対応する。 That is, in either case of positive polarity and negative polarity gray scale voltages V8 (V'8) designated by the image data D 'is the gray scale voltage V10 to specify the original input image data D and (V'10) only the number of gradations corresponding to the value of the lower 3 bits compared voltage difference with respect to the counter electrode voltage COM goes to larger (absolute value), moreover correspond to the γ correction reference voltage GMA2 (GMA17).

【0070】こうして、第1の期間Ta 中は、対向電極電圧COMに対して本来の階調電圧よりも絶対値の大きい最近接のγ補正用基準電圧GMA が階調電圧Vとして出力回路44および出力パッド46を介して対応信号線X [0070] Thus, during the first time period Ta, the output circuit 44 and the original γ correction reference voltage GMA nearest larger absolute value than the gray scale voltage with respect to the counter electrode voltage COM as a gray scale voltage V corresponding signal line X via the output pad 46
j に供給される。 It is supplied to the j. γ補正用基準電圧GMA は、γ補正用基準電源16より発生される電源電圧であり、しかも階調電圧生成回路30の分圧抵抗を通らずに供給されるため、信号線Xj に対する駆動能力が大きい。 γ correction reference voltage GMA is a power supply voltage generated from the γ correction reference power supply 16, yet to be supplied without passing through the voltage dividing resistors of the grayscale voltage generating circuit 30, the drive capability for the signal line Xj large.

【0071】これにより、図10に示すように、各ラインの画素駆動期間TH の開始直後に各信号線Xj で極性反転のチャージまたはディスチャージが迅速かつ強力に行われる。 [0071] Thus, as shown in FIG. 10, the charge or discharge of the polarity inversion at each signal line Xj immediately after the start of the pixel driving period TH of each line is performed quickly and strongly.

【0072】第1の期間Ta が終了すると、第2の期間Tb に入る。 [0072] When the first period Ta is completed, entering the second period Tb. 第2の期間Tb では、マスク回路34が実質的にスルー状態となり、入力画像データDの全ビットがそのままの値でデコーダ42に入力されることにより、入力画像データDの本来(全ビット)の値に対応した階調電圧Vj に切り替わる。 In the second period Tb, the mask circuit 34 becomes substantially the through state, by all bits of the input image data D is inputted to the decoder 42 as it value, the input image data D original (all bits) It switched to the gradation voltage Vj corresponding to the value.

【0073】この本来の階調電圧Vj は、それまで選択されていた階調電圧つまりγ補正用基準電圧GMA よりも下位3ビットの値分だけ階調度の低い電圧レベルを有する。 [0073] The original gradation voltage Vj, it until it has a voltage level lower by gradient value content of the lower 3 bits than the selected gray scale voltage, that had γ correction reference voltage GMA. これにより、信号線Xの電圧が目的のレベルに移行し、結果として当該画素電極Pに所望の階調電圧が印加(書き込み)される。 Thus, it shifts the voltage of the signal line X is the desired level, the desired gray scale voltage to the pixel electrode P is applied (written) as a result.

【0074】図10において、破線Q,Q'は画素電極に印加される電圧を示す。 [0074] In FIG. 10, the broken line Q, Q 'denotes a voltage applied to the pixel electrode. 本実施例では、上記したように、画素駆動期間TH の開始直後に本来以上の駆動力で極性反転のチャージまたはディスチャージを行う。 In this embodiment, as described above, performs charging or discharging of the polarity inversion in the original more driving force immediately after the start of the pixel driving period TH. これにより、信号線Xないし薄膜トランジスタTFTの階調電圧書き込みの電流経路の抵抗値が塵埃等の付着によって少々高くなっていても、本来以上の駆動力を有するチャージまたはディスチャージによって安定確実に所望の書き込み電圧に到達させることができる。 Thus, the writing resistance value of the gradation voltage writing of the current path of the signal line X to the thin film transistor TFT is be made slightly higher by attachment such as dust, stably reliably desired by the charge or discharge with the original more driving force it can reach the voltage. したがって、 Therefore,
従来の駆動方式では表示不良となっていた画素にも所望の電圧を書き込むことができ、結果として液晶パネルの歩留りを向上させることができる。 Even pixel which has been a display defect in the conventional driving method can write a desired voltage, as a result, it is possible to improve the yield of the liquid crystal panel.

【0075】また、本実施例では、画素駆動期間TH の開始直後におけるチャージ(充電)およびディスチャージ(放電)をγ補正用基準電源16からの基準電源GMA [0075] In this embodiment, the reference power GMA from charge (charging) and discharge (discharge) the γ correction reference supply 16 immediately after the start of the pixel driving period TH
によって行うので、階調電圧生成回路30の分圧抵抗を介して信号線Xに供給する電流を少なくすることができる。 Is performed, it is possible to reduce the current supplied to the signal line X through the dividing resistor of the gradation voltage generating circuit 30. したがって、階調電圧生成回路30において抵抗値の高い分圧抵抗を使用することができ、それによって定常時に抵抗分圧回路を流れる電流に因る消費電力を大幅に少なくすることができる。 Therefore, it is possible to use a high resistance voltage dividing resistors in the gradation voltage generation circuit 30, thereby greatly reducing the power consumption due to the current flowing through the resistor divider during steady.

【0076】次に、図11〜図16につき本実施例の変形例および他の実施例を説明する。 [0076] Next, a modified example and other embodiments of the present embodiment per Figures 11-16. なお、上記実施例のものと同一の構成・機能を有する部分には同一の符号を付している。 Incidentally, portions having the same configuration and functions as those of the above embodiment are denoted by the same reference numerals.

【0077】図11に示す変形例は、正極性および負極性の出力回路44A,44Bと出力パッド46との間に出力アンプ48,50を挿入したものである。 Modification shown in FIG. 11, the positive and negative polarities of the output circuit 44A, is obtained by inserting the output amplifier 48 and 50 between 44B and the output pad 46. これらの出力アンプ48,50は、インピーダンス変換機能を有する演算増幅器の電圧フォロアで構成されてよい。 These output amplifiers 48 and 50 may be configured in a voltage follower of an operational amplifier having an impedance conversion function. 出力アンプ48,50の入力インピーダンスが非常に高いため、階調電圧生成回路30の出力電流を一層少なくし、 For very high input impedance of the output amplifier 48 and 50, to further reduce the output current of the gray scale voltage generating circuit 30,
低消費電力化をはかることができる。 It is possible to reduce power consumption.

【0078】図12に示す構成は、γ補正用基準電源1 [0078] configuration shown in FIG. 12, gamma correction reference power source 1
6に代えて、一対の基準電源電圧VDD1 ,VSS1 を基に階調電圧生成回路52内で分圧抵抗により全ての所要の階調電圧V0 〜V63,V'0〜V'63 を生成するようにしたものである。 Instead of 6, a pair of the reference power source voltage VDD 1, VSS1 all required gray scale voltages through voltage dividing resistors in the gradation voltage generating circuit within 52 based on V0 through V63, to generate V'0~V'63 it is obtained by the.

【0079】図13に、階調電圧生成回路52の回路構成を示す。 [0079] FIG. 13 shows a circuit configuration of a gray scale voltage generating circuit 52. 図示のように、外部電源(図示せず)からの電源電圧VDD1 (たとえば10ボルト)、VSS1 (たとえば0ボルト)が両端の入力端子に入力され、両入力端子の間に接続されている直列抵抗回路の127個のノードまたはタップより分圧電圧として正極性の階調電圧V As shown, (not shown) external power supply voltage VDD 1 (e.g. 10 volts) from, VSS1 (e.g. 0 volts) is input to the input terminal at both ends, the series resistor connected between the two input terminals gray-scale voltage V of the positive polarity as the divided voltage from 127 nodes or taps of the circuit
0 〜V63および負極性の階調電圧V'0〜V'63 が取り出される。 0 through V63 and negative gradation voltages V'0~V'63 is taken.

【0080】かかる構成例によっても、画素駆動期間T [0080] Such a configuration example as well, the pixel driving period T
H の開始直後の第1の期間Ta で、目的の電圧よりも絶対値の高い電圧で駆動することにより、安定確実に所望の書き込み電圧に到達させることができる。 In the first period Ta immediately after the start of H, by driving a high voltage absolute value than the voltage of the object can reach a stable reliably desired write voltage.

【0081】図14の構成例は、階調調節回路32においてマスク回路34によるマスキング対象となる入力画像データDのビットを下位4ビット[d0 d1 d2 d3 [0081] The configuration example of FIG. 14, the gradation adjusting circuit lower 4 bits the bits of the input image data D to be masked target by the mask circuit 34 in 32 [d0 d1 d2 d3
]としたものである。 ] Is obtained by the.

【0082】この場合、第1の期間Ta 中は、入力画像データDの上位2ビットで指定される階調電圧、つまりV0 (V'0) ,V16(V'16) ,V32(V'32),V63 [0082] In this case, during the first period Ta, the gradation voltage specified by the upper two bits of the input image data D, i.e. V0 (V'0), V16 (V'16), V32 (V'32 ), V63
(V'63)の中で画像データDの全ビットの値に対応する本来の階調電圧よりも階調度(対向電極電圧COMに対する絶対値)の大きい最近接のものが選択的に出力される。 Is selectively output larger closest (absolute value with respect to the counter electrode voltage COM) gradient than the original gray scale voltages corresponding to the values ​​of all bits of the image data D in (V'63) . 第2の期間Tb では、入力画像データDの全ビットで指定される本来の階調電圧Vj が選択される。 In the second period Tb, the original gradation voltage Vj specified by all bits of the input image data D is selected.

【0083】図15の構成例は、階調調節回路32においてマスク回路34によるマスキング対象となる入力画像データDのビットを下位2ビット[d0 d1 ]としたものである。 Configuration example of [0083] Figure 15 is one in which the bits of the input image data D in the tone regulating circuit 32 becomes masked target by the mask circuit 34 and the lower 2 bits [d0 d1].

【0084】この場合、第1の期間Ta 中は、入力画像データDの上位4ビットで指定される階調電圧、つまりV0 (V'0) ,V4 (V'4) ,V8 (V'8) ,…V63 [0084] In this case, during the first period Ta, the gradation voltage specified by the upper 4 bits of the input image data D, i.e. V0 (V'0), V4 (V'4), V8 (V'8 ), ... V63
(V'63)の中で画像データDの全ビットの値に対応する本来の階調電圧よりも階調度(対向電極電圧COMに対する絶対値)の大きい最近接のものが選択的に出力される。 Is selectively output larger closest (absolute value with respect to the counter electrode voltage COM) gradient than the original gray scale voltages corresponding to the values ​​of all bits of the image data D in (V'63) . 第2の期間Tb では、入力画像データDの全ビットで指定される本来の階調電圧Vj が選択される。 In the second period Tb, the original gradation voltage Vj specified by all bits of the input image data D is selected.

【0085】なお、階調調節回路32は、ラッチ回路2 [0085] Incidentally, gradation adjusting circuit 32, a latch circuit 2
6jとレベル変換回路40との間に限定されるものではなく、画像データDの信号パス上におけるラッチ回路の後の任意の位置に設けることが可能である。 Is not limited between the 6j level conversion circuit 40, it can be provided at any position after the latch circuit on the signal path of the image data D.

【0086】図16の構成例は、図11の構成において正極性および負極性側にそれぞれ補助出力回路54,5 [0086] configuration example of FIG. 16, each auxiliary output circuit to the positive and negative side in the configuration of FIG. 11 54,5
6を設けたものである。 6 in which the provided. 各補助出力回路54,56は、 Each auxiliary output circuit 54 and 56,
入力するγ補正用基準電圧GMA に等しい個数(9個)のアナログスイッチを並列接続したものでよく、各アナログスイッチの制御端子にデコーダ42からの各対応するデコード出力fを受け取る。 Number equal to γ ​​correction reference voltage GMA for inputting analog switch (9) may be those connected in parallel and receives the corresponding decode output f from the decoder 42 to the control terminal of each analog switch.

【0087】ここで、デコーダ42からの補助出力回路54,56に対するデコード出力[f1 〜f9 ],[f [0087] Here, the decode output for the auxiliary output circuits 54 and 56 from the decoder 42 [f1 ~f9], [f
10〜f18]は、第1の期間Ta 中にマスク処理後の画像データD'(入力画像データDの上位3ビット)をデコードして択一的に活性化されるもので、正極性および負極性出力回路44A,44Bに対するデコード出力[c 10~F18] is intended to be alternatively activated by decoding (upper 3 bits of the input image data D) image data D 'after the mask processing during a first time period Ta, the positive polarity and negative electrodes sex output circuit 44A, the decode output for 44B [c
0 ,c8 ,…c63],[c'63 ,c'56 ,…c'0]にそれぞれ相当する。 0, c8, ... c63], [c'63, c'56, respectively correspond to ... c'0].

【0088】この構成例によれば、第1の期間Ta におけるチャージまたはディスチャージを補助出力回路5 [0088] According to this configuration example, auxiliary output circuit a charge or discharge in the first period Ta 5
4,56を介して高速に行うことができ、出力アンプ4 4,56 can be performed at high speed through the output amplifier 4
8,50の電流負担を少なくすることができる。 It is possible to reduce the current burden of 8,50.

【0089】図17の構成例は、正極性階調電圧生成回路30Aからの正極性階調電圧V0〜V63と負極性階調電圧生成回路30Bからの負極性階調電圧V'0〜V'63 [0089] The configuration example of FIG. 17, negative gradation voltages V'0~V from positive gradation voltage generating circuit 30A and the positive gradation voltage V0~V63 from negative gradation voltage generating circuit 30B ' 63
とを切替スイッチ58により反転制御信号POLに応じて所定のライン周期で切り替えることで、正極性と負極性とで出力回路44を共通化したものである。 Preparative By switching in a predetermined line period in response to the inverted control signal POL by the changeover switch 58 is obtained by sharing the output circuit 44 at the positive polarity and negative polarity.

【0090】図18の構成例は、各隣合う2つのチャンネル分の駆動部において、左側のDAコンバータ28A [0090] The configuration example of FIG. 18, the driving unit of the two neighboring channels, the left side of the DA converter 28A
および出力アンプ47Aを正極性の階調電圧専用に構成するとともに右側のDAコンバータ28Bおよび出力アンプ47Bを負極性の階調電圧専用に構成し、両DAコンバータ28A,28Bの前段に設けた第1切換回路6 And it constitutes the output amplifier 47A to the negative-polarity gray scale voltages dedicated to the right of the DA converter 28B and an output amplifier 47B with constituting the positive gradation voltages dedicated, first provided in front of both DA converters 28A, 28B switching circuit 6
0A,60Bと両出力アンプ47A,47Bの後段に設けた第2切換回路62A,62Bとを所定の周期たとえばライン周期かつフレーム周期で切り換えることにより、コモン一定駆動法と完全ドット反転(1画素毎の反転)とを実現させるものである。 0A, 60B and two output amplifiers 47A, second switching circuit 62A is provided downstream of 47B, and by the switching at a predetermined period e.g. line period and the frame period 62B, the common constant driving method and full dot inversion (1 per pixel those causing inversion) and achieve.

【0091】なお、上記した実施例において、種々の変形が可能である。 [0091] In the Examples described above, and various modifications are possible. たとえば、DAコンバータ28のデコーダは任意のロジック回路で構成することが可能であり、ROM型のデコーダで構成することも可能である。 For example, the decoder of the DA converter 28 is able to comprise any of the logic circuit, it is possible to a ROM-type decoder.
データラッチ回路24,26等のデータ転送手段も種々の形式が可能である。 Data transfer means such as a data latch circuits 24 and 26 can also be various forms. レベル変換回路40は、必要に応じて、たとえば本実施例の信号線ドライバをコモン反転駆動法に適用する場合は省くことが可能である。 Level conversion circuit 40, if necessary, for example when applying a signal line driver of this embodiment in common inversion driving method can be omitted.

【0092】 [0092]

【発明の効果】以上説明したように、本発明の信号線駆動回路によれば、液晶パネルの信号線に対するチャージおよびディスチャージ特性を改善し、欠陥画素を少なくして、液晶パネルの歩留りを向上させることができる。 As described in the foregoing, according to the signal line driving circuit of the present invention, to improve the charge and discharge characteristics for the signal lines of the liquid crystal panel, with less defective pixel, to improve the yield of the liquid crystal panel be able to.
また、低消費電力化を実現することができる。 Further, it is possible to achieve low power consumption.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例によるアクティブマトリクス方式のフルカラーTFT−LCDの構成を示すブロック図である。 1 is a block diagram showing a full-color TFT-LCD configuration of an active matrix type according to an embodiment of the present invention.

【図2】実施例の信号線ドライバの回路構成を示す図である。 2 is a diagram showing a circuit configuration of a signal line driver of the embodiment.

【図3】実施例の信号線ドライバにおける1チャンネル分の駆動回路の回路構成を示す図である。 3 is a diagram showing a circuit configuration of a driving circuit for one channel in the signal line driver examples.

【図4】実施例における階調調節回路内のマスク回路の回路構成例を示す図である。 4 is a diagram showing a circuit configuration example of the mask circuit in gradation adjusting circuit in the embodiment.

【図5】実施例における正極性出力回路および正極性階調電圧生成回路の回路構成を示す図である。 5 is a diagram showing a circuit configuration of a positive output circuit and positive gradation voltage generating circuit in the embodiment.

【図6】実施例における負極性出力回路および負極性階調電圧生成回路の回路構成を示す図である。 6 is a diagram showing a circuit configuration of a negative polarity output circuits and negative gradation voltage generating circuit in the embodiment.

【図7】実施例におけるγ補正曲線を示す図である。 7 is a diagram showing a γ correction curve in the embodiment.

【図8】実施例におけるγ補正テーブルを示す図である。 8 is a diagram showing a γ correction table in the embodiment.

【図9】実施例におけるγ補正テーブルを示す図である。 9 is a diagram showing a γ correction table in the embodiment.

【図10】実施例における作用を説明するための各部の波形を示す図である。 10 is a diagram showing waveforms of various portions for explaining the operation in the embodiment.

【図11】変形例の構成を示すブロック図である。 11 is a block diagram showing a configuration of a modified example.

【図12】変形例の構成を示すブロック図である。 12 is a block diagram showing a configuration of a modified example.

【図13】変形例における階調電圧生成回路の回路構成を示す図である。 13 is a diagram showing a circuit configuration of the gradation voltage generating circuit according to a modification.

【図14】変形例の構成を示すブロック図である。 14 is a block diagram showing a configuration of a modified example.

【図15】変形例の構成を示すブロック図である。 15 is a block diagram showing a configuration of a modified example.

【図16】変形例の構成を示すブロック図である。 16 is a block diagram showing a configuration of a modified example.

【図17】変形例の構成を示すブロック図である。 17 is a block diagram showing a configuration of a modified example.

【図18】変形例の構成を示すブロック図である。 18 is a block diagram showing a configuration of a modified example.

【図19】TFT液晶パネルの回路構成を示す図である。 19 is a diagram showing a circuit configuration of a TFT liquid crystal panel.

【図20】従来の信号線駆動回路の回路構成を示すブロック図である。 FIG. 20 is a block diagram showing a circuit configuration of a conventional signal line driver circuit.

【図21】従来の信号線駆動回路の作用を説明するための各部の波形を示す図である。 21 is a diagram showing waveforms of various portions for explaining the operation of the conventional signal line drive circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 TFT液晶パネル 12 コントローラ 14 画像信号処理回路 16 γ補正用基準電源 S1 ,S2 … 信号線ドライバ 24,26 データラッチ回路 30 階調電圧生成回路 30A 正極性階調電圧生成回路 30B 正極性階調電圧生成回路 32 階調制御回路 34 マスク回路 42 デコーダ 44 出力回路 10 TFT LCD panel 12 the controller 14 the image signal processing circuit 16 gamma correction reference source S1, S2 ... signal line driver 24, 26 the data latch circuit 30 gradation voltage generating circuit 30A positive gradation voltage generating circuit 30B positive gradation voltage generating circuit 32 gray scale control circuit 34 mask circuit 42 decoder 44 output circuits

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【手続補正書】 [Procedure amendment]

【提出日】平成10年11月9日(1998.11. [Filing date] 1998 November 9 (1998.11.
9) 9)

【手続補正1】 [Amendment 1]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】特許請求項の範囲 [Correction target item name] the scope of the appended claims

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【特許請求の範囲】 [The claims]

【手続補正2】 [Amendment 2]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】0009 [Correction target item name] 0009

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【0009】この信号線駆動回路において、ラッチ回路100には、1ライン周期で与えられるタイミングパルスTPに応動して1画素分の入力画像データDが取り込まれる。 [0009] In this signal line driving circuit, the latch circuit 100, the input image data D for one pixel in response to a timing pulse TP provided in one line cycle is taken. 画像データDは、そのビット数nで表現可能な Image data D is representable in the number of bits n
個の表示階調の中のいずれか1つをそのデータ値(d0,d1,……dn−1)で指定する階調データである。 Any one of the data values in the 2 n display gradation (d0, d1, ...... dn- 1) is the tone data to be specified by.

【手続補正3】 [Amendment 3]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】0011 [Correction target item name] 0011

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【0011】デコーダ104の後段に設けられている出力回路106には、抵抗分圧回路からなる階調電圧発生回路108より、設定された全て( 個)の表示階調にそれぞれ対応した電圧レベルを有する複数の階調電圧V0〜VK−1,V'0〜V'K−1(K= )が供給される。 [0011] Output circuit 106 is provided after the decoder 104, than the gradation voltage generating circuit 108 comprising a resistor divider circuit, respectively corresponding to the display gradation of all that has been set (2 n pieces) Voltage a plurality of gradation voltages V0~VK-1 having a level, V'0~V'K-1 (K = 2 n) is supplied.

【手続補正4】 [Amendment 4]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】0027 [Correction target item name] 0027

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【0027】請求項3に記載の発明は、上記請求項1に記載の発明の構成において、前記第1または第2の階調電圧発生手段が、前記複数の正極性階調電圧または負極性階調電圧のうち前記階調データの上位Mビットで指定される +1個の階調電圧を基準電圧として発生する基準電圧電源と、前記基準電圧電源からの前記 +1 [0027] According to a third aspect of the invention, in the configuration of the invention described in claim 1, wherein the first or second gradation voltage generating means, said plurality of positive gradation voltage or a negative polarity floor a reference voltage power supply for generating a 2 M +1 amino gradation voltages specified by the upper M bits of the gradation data of the tone voltage as a reference voltage, said from the reference voltage source 2 M +1
個の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して残りの階調電圧を生成する抵抗分圧回路とを有することを特徴とする。 The number of reference voltages by dividing a plurality of resistors having a predetermined resistance value and having a resistance voltage dividing circuit to generate the rest of the gray scale voltage.

【手続補正5】 [Amendment 5]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】0028 [Correction target item name] 0028

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【0028】請求項4に記載の発明は、マトリクス状に配置された複数の画素電極と1つの対向電極との間に液晶が充填され、各々の前記画素電極は各対応する薄膜トランジスタを介して各対応する信号線に電気的に接続されるとともに、前記薄膜トランジスタの制御端子は各対応するゲート線に電気的に接続され、前記対向電極には所定の対向電極電圧が印加され、各々の前記画素電極には各対応する前記ゲート線が駆動される度毎に所望の表示階調に対応した電圧レベルを有する階調電圧が前記信号線および前記薄膜トランジスタを介して印加されるように構成された液晶ディスプレイ用の信号線駆動回路において、各々の前記信号線に対してライン周期で与えられる1画素分の所望の表示階調を表すNビット(N> [0028] According to a fourth aspect of the invention, liquid crystal is filled between the plurality of pixel electrodes and one counter electrode arranged in a matrix, each said pixel electrodes of each through each corresponding thin film transistors corresponding is electrically connected to the signal line to the control terminal of the thin film transistor is electrically connected to the corresponding gate lines, wherein the counter electrode a predetermined counter electrode voltage is applied, each said pixel electrodes the liquid crystal display configured to gradation voltage having a voltage level that the gate line corresponding to the desired display gradation for each of which is driven by each corresponding is applied via the signal lines and the thin film transistor in the signal line driver circuit in use, N bits representing the desired display gradation of one pixel given by the line period for each of said signal lines (N>
2)のディジタル階調データを保持するデータラッチ手段と、前記対向電極電圧に対して相対的に正の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の正極性階調電圧のうち前記階調データの上位Mビット(M<N)で指定可能な Multiple having a data latch means for holding the digital gradation data of 2), has a relatively positive polarity relative to the common electrode voltage, and the voltage levels respectively corresponding to all display gradations are set 2 can be specified by the upper M bits of the gradation data of the positive gradation voltages (M <N) of the M +
1個の階調電圧を基準電圧として発生する第1の基準電圧電源と、前記第1の基準電圧電源より与えられる前記 A first reference voltage source which generates one gradation voltage as a reference voltage, said given from the first reference voltage source
+1個の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して前記複数の正極性階調電圧を発生する第1の抵抗分圧回路と、前記対向電極電圧に対して相対的に負の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の負極性階調電圧のうち前記階調データの上位Mビットで指定可能な A first resistor divider dividing by a plurality of resistance to generate the plurality of positive polarity gray scale voltages having a 2 M +1 amino reference voltage a predetermined resistance value, relative to the counter electrode voltage to have a negative polarity, and which can be specified by the higher M bits of the gradation data of the plurality of negative polarity gray scale voltages having a voltage level corresponding respectively to all of the display gradation is set 2
+1個の階調電圧を基準電圧として発生する第2の基準電圧電源と、前記第2の基準電圧電源より与えられる前記 +1個の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して前記複数の負極性階調電圧を発生する第2の抵抗分圧回路と、1ライン分の液晶駆動期間のうち開始直後の第1の期間は前記階調データの上位Mビット(M<N)をデコードして、前記第1の基準電圧電源より与えられる前記 +1個の正極性階調電圧もしくは負極性階調電圧の中から前記上位Mビットに対応した階調電圧を選択して前記信号線上に出力し、残りの第2の期間は前記階調データの全ビットをデコードして、 A plurality of resistors having a second and a reference voltage source, the second reference voltage predetermined resistance value the 2 M +1 amino reference voltage applied from the power supply for generating a reference voltage M +1 amino gradation voltage in a second resistor divider divides to generate the plurality of negative polarity gray scale voltages, 1 first period immediately after the start of the liquid crystal driving period for one line the upper M bits of the gradation data ( decoding the M <N), a grayscale voltage corresponding to the upper M bits among the first of the 2 M +1 amino positive gradation voltage or a negative gradation voltage supplied from the reference voltage source selected and outputted on the signal line, the remaining second period by decoding all the bits of the gradation data,
前記第1または第2の抵抗分圧回路より与えられる前記複数の正極性階調電圧もしくは負極性階調電圧の中から前記全ビットに対応した階調電圧を選択して前記信号線上に出力するディジタル・アナログ変換手段とを有する構成とした。 The first or select a grayscale voltage corresponding to the total bit from the second of the plurality of positive polarity gray scale voltages or negative-polarity gray-scale voltages supplied from the resistor divider to output on the signal line and configured to have a digital-to-analog conversion means.

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2H093 NA16 NA34 NA80 NC13 NC15 NC16 NC22 NC23 NC25 NC26 NC34 ND16 ND34 ND39 ND53 5C006 AA16 AA22 AC27 AF42 AF46 AF51 AF83 BB16 BC06 BC12 BC20 BF03 BF04 BF25 BF26 BF27 BF43 BF46 EB04 FA47 FA56 5C080 AA10 BB05 CC03 DD25 DD26 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ05 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 2H093 NA16 NA34 NA80 NC13 NC15 NC16 NC22 NC23 NC25 NC26 NC34 ND16 ND34 ND39 ND53 5C006 AA16 AA22 AC27 AF42 AF46 AF51 AF83 BB16 BC06 BC12 BC20 BF03 BF04 BF25 BF26 BF27 BF43 BF46 EB04 FA47 FA56 5C080 AA10 BB05 CC03 DD25 DD26 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ05

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 マトリクス状に配置された複数の画素電極と1つの対向電極との間に液晶が充填され、各々の前記画素電極は各対応する薄膜トランジスタを介して各対応する信号線に電気的に接続されるとともに、前記薄膜トランジスタの制御端子は各対応するゲート線に電気的に接続され、前記対向電極には所定の対向電極電圧が印加され、各々の前記画素電極には各対応する前記ゲート線が駆動される度毎に所望の表示階調に対応した電圧レベルを有する階調電圧が前記信号線および前記薄膜トランジスタを介して印加されるように構成された液晶ディスプレイ用の信号線駆動回路において、 前記対向電極電圧に対して相対的に正の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の正極性階調電 1. A liquid crystal is filled between the plurality of pixel electrodes and one counter electrode disposed in a matrix, electrical to each of the pixel electrode a signal line for each corresponding through each corresponding thin film transistors is connected to the control terminal of the thin film transistor electrically connected to each corresponding gate lines, wherein the counter electrode a predetermined counter electrode voltage is applied, the each said pixel electrode of said gates each corresponding in the signal line driver circuit for a liquid crystal display configured to gradation voltage having a voltage level line corresponding to the desired display gradation for each of driven it is applied via the signal lines and the thin film transistor , the counter electrode voltage has a relatively positive polarity with respect to, and a plurality of positive polarity gray scale collector having a voltage level corresponding respectively to all of the display gradation is set を発生する第1の階調電圧発生手段と、 前記対向電極電圧に対して相対的に負の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の負極性階調電圧を発生する第2の階調電圧発生手段と、 各々の前記信号線に対してライン周期で与えられる1画素分の所望の表示階調を表すNビット(N>2)のディジタル階調データを保持するデータラッチ手段と、 1ライン分の液晶駆動期間のうち開始直後の第1の期間は前記階調データの上位Mビット(M<N)をデコードして、前記第1または第2の階調電圧発生手段より与えられる前記複数の正極性階調電圧もしくは負極性階調電圧の中から前記上位Mビットの値に対応した階調電圧を選択して前記信号線上に出力し、残りの第2の期間は前記階調データの A first gray-scale voltage generating means for generating, it said has a relatively negative polarity with respect to the common electrode voltage, and a plurality of negative electrode having a voltage level corresponding respectively to all of the display gradation is set a second gray-scale voltage generating means for generating a sexual gray-digital N bits representing the desired display gradation of one pixel given by the line period for each of said signal lines (N> 2) a data latch means for holding gradation data, 1 a first period immediately after the start of the liquid crystal driving period for one line decodes the upper M bits of the gradation data (M <N), said first or and selects the gradation voltage corresponding to the value of the upper M bits from a second of said plurality of positive polarity gray scale voltages or negative-polarity gray-scale voltages supplied from gray-scale voltage generating means outputs on the signal lines , the remaining second period of the gradation data 全ビットをデコードして、前記第1または第2の階調電圧発生手段より与えられる前記複数の正極性階調電圧もしくは負極性階調電圧の中から前記全ビットの値に対応した階調電圧を選択して前記信号線上に出力するディジタル・アナログ変換手段とを有する信号線駆動回路。 All bits are decoded, the first or second gradation voltage gradation voltage corresponding to the value of the all bits from the plurality of positive polarity gray scale voltages or negative-polarity gray-scale voltages supplied from the generating means a signal line driver circuit and a digital-to-analog conversion means for outputting on the signal line select.
  2. 【請求項2】 前記第1または第2の階調電圧発生手段が、少なくとも2つの基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して前記複数の正極性階調電圧または負極性階調電圧を生成する抵抗分圧回路を含むことを特徴とする請求項1に記載の信号線駆動回路。 Wherein said first or second gradation voltage generating means divides the plurality of positive gradation voltage or a negative polarity by a plurality of resistors having a predetermined resistance value at least two reference voltages signal line drive circuit according to claim 1, characterized in that it comprises a resistance voltage dividing circuit for generating the gray scale voltages.
  3. 【請求項3】 前記第1または第2の階調電圧発生手段が、前記複数の正極性階調電圧または負極性階調電圧のうち前記階調データの上位Mビットで指定される2M + Wherein the first or second gradation voltage generating means, is designated by the upper M bits of the gradation data of the plurality of positive polarity gray scale voltages or negative gradation voltages 2M +
    1個の階調電圧を基準電圧として発生する基準電圧電源と、前記基準電圧電源からの前記2M +1個の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して残りの階調電圧を生成する抵抗分圧回路とを有することを特徴とする請求項1に記載の信号線駆動回路。 A reference voltage source which generates one gradation voltage as a reference voltage, said reference voltage said 2M +1 amino remaining gray voltages by dividing a plurality of resistors having a predetermined resistance value the reference voltage from the power source signal line drive circuit according to claim 1, characterized in that it comprises a resistor divider for generating.
  4. 【請求項4】 マトリクス状に配置された複数の画素電極と1つの対向電極との間に液晶が充填され、各々の前記画素電極は各対応する薄膜トランジスタを介して各対応する信号線に電気的に接続されるとともに、前記薄膜トランジスタの制御端子は各対応するゲート線に電気的に接続され、前記対向電極には所定の対向電極電圧が印加され、各々の前記画素電極には各対応する前記ゲート線が駆動される度毎に所望の表示階調に対応した電圧レベルを有する階調電圧が前記信号線および前記薄膜トランジスタを介して印加されるように構成された液晶ディスプレイ用の信号線駆動回路において、 各々の前記信号線に対してライン周期で与えられる1画素分の所望の表示階調を表すNビット(N>2)のディジタル階調データを保持するデー 4. A liquid crystal between a plurality of pixel electrodes and one counter electrode disposed in a matrix is ​​filled, electrically to each of the pixel electrode a signal line for each corresponding through each corresponding thin film transistors is connected to the control terminal of the thin film transistor electrically connected to each corresponding gate lines, wherein the counter electrode a predetermined counter electrode voltage is applied, the each said pixel electrode of said gates each corresponding in the signal line driver circuit for a liquid crystal display configured to gradation voltage having a voltage level line corresponding to the desired display gradation for each of driven it is applied via the signal lines and the thin film transistor , data that holds the digital gradation data of N bits (N> 2) that represents the desired display gradation of one pixel given by the line period for each of the signal lines ラッチ手段と、 前記対向電極電圧に対して相対的に正の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の正極性階調電圧のうち前記階調データの上位Mビット(M<N)で指定可能な2M +1個の階調電圧を基準電圧として発生する第1の基準電圧電源と、 前記第1の基準電圧電源より与えられる前記2M +1個の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して前記複数の正極性階調電圧を発生する第1の抵抗分圧回路と、 前記対向電極電圧に対して相対的に負の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の負極性階調電圧のうち前記階調データの上位Mビットで指定可能な2M +1個の階調電圧を基準電圧として発生する第2の基準電圧電 And latch means, the gradation of the counter electrode voltage has a relatively positive polarity with respect to, and a plurality of positive polarity gray scale voltages having a voltage level corresponding respectively to all of the display gradation is set upper M-bit data (M <N) first reference voltage power supply for generating a reference voltage that can be specified 2M +1 amino gray voltage, the 2M +1 amino given from the first reference voltage source a first resistance voltage dividing circuit for generating said plurality of positive polarity gray scale voltages by dividing a plurality of resistors having a reference voltage predetermined resistance value, relatively negative polarity with respect to the counter electrode voltage It has, and the possible 2M +1 amino gradation voltage specified by the higher M bits of the gradation data of the plurality of negative polarity gray scale voltages having a voltage level corresponding respectively to all of the display gradation is set second reference voltage electricity generated as the reference voltage 源と、 前記第2の基準電圧電源より与えられる前記2M +1個の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧して前記複数の負極性階調電圧を発生する第2の抵抗分圧回路と、 1ライン分の液晶駆動期間のうち開始直後の第1の期間は前記階調データの上位Mビット(M<N)をデコードして、前記第1の基準電圧電源より与えられる前記2M Source and a second resistor for generating a plurality of negative polarity gray scale voltages the 2M +1 amino reference voltage applied from the second reference voltage source by dividing a plurality of resistors having a predetermined resistance value a voltage dividing circuit, 1 first period immediately after the start of the liquid crystal driving period for one line decodes the upper M bits of the gradation data (M <N), given from the first reference voltage source the 2M
    +1個の正極性階調電圧もしくは負極性階調電圧の中から前記上位Mビットに対応した階調電圧を選択して前記信号線上に出力し、残りの第2の期間は前記階調データの全ビットをデコードして、前記第1または第2の抵抗分圧回路より与えられる前記複数の正極性階調電圧もしくは負極性階調電圧の中から前記全ビットに対応した階調電圧を選択して前記信号線上に出力するディジタル・ +1 by selecting a gray voltage corresponding to the upper M bits from a positive gradation voltage or a negative gradation voltage output on the signal line, the remaining second period of the gradation data all bits by decoding, and selects a gray voltage corresponding to the total bit from among the first or second of the plurality of positive polarity gray scale voltages or negative-polarity gray-scale voltages supplied from the resistor divider digital outputs on the signal lines Te ·
    アナログ変換手段とを有する信号線駆動回路。 A signal line driver circuit having an analog conversion means.
  5. 【請求項5】 入力端子が前記ディジタル・アナログ変換手段の出力端子に電気的に接続されるとともに、出力端子が前記信号線に電気的に接続された増幅器を有する請求項1〜4のいずれかに記載の信号線駆動回路。 Is electrically connected to an output terminal of wherein the input terminal is the digital-to-analog conversion means, any one of claims 1 to 4, the output terminal has an electrically amplifier connected to the signal line signal line drive circuit according to.
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