JP2000137467A - Signal line driving circuit for liquid crystal display - Google Patents
Signal line driving circuit for liquid crystal displayInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多階調表示を行う
薄膜トランジスタ型の液晶ディスプレイ（ＴＦＴ−ＬＣ
Ｄ）および液晶パネルに関する。The present invention relates to a thin film transistor type liquid crystal display (TFT-LC) for performing multi-tone display.
D) and a liquid crystal panel.
【０００２】[0002]
【従来の技術】図１９に、一般的なＴＦＴ液晶パネルの
回路構成（一部）を示す。2. Description of the Related Art FIG. 19 shows a circuit configuration (part) of a general TFT liquid crystal panel.
【０００３】この種の液晶パネルは、複数本のゲート線
…Ｙi-1 ，Ｙi ，Ｙi+1 …と複数本の信号線…Ｘj-1 ，
Ｘj ，Ｘj+1 …とをマトリクス状に交差配置し、各交差
点の画素に透明導電膜からなる１個の画素電極Ｐと１個
の薄膜トランジスタＴＦＴを配置してなる。A liquid crystal panel of this kind has a plurality of gate lines... Yi-1, Yi, Yi + 1 and a plurality of signal lines Xj-1.
And Xj, Xj + 1... Are arranged in a matrix, and one pixel electrode P made of a transparent conductive film and one thin film transistor TFT are arranged at each intersection pixel.
【０００４】各画素電極Ｐと対向電極ＣＯＭと両者の間
に挟まれた液晶Ｑによって１画素分の信号蓄積容量ＣL
が構成される。また、各画素電極Ｐが形成される側と同
じ側に、信号蓄積補助容量ＣS を形成するための補助電
極Ｇが配置されている。Each pixel electrode P, the counter electrode COM, and the liquid crystal Q interposed between the pixel electrode P and the counter electrode COM constitute a signal storage capacitor CL for one pixel.
Is configured. On the same side as the side on which each pixel electrode P is formed, an auxiliary electrode G for forming a signal storage auxiliary capacitance CS is arranged.
【０００５】各列（たとえばｊ列）においては、全ての
画素電極…Ｐi-1,j ，Ｐi,j …が、それぞれ対応する薄
膜トランジスタ…ＴＦＴi-1,j ，ＴＦＴi,j …を介して
各列の信号線Ｘj に電気的に共通接続されている。In each column (for example, the j-th column), all the pixel electrodes... Pi-1, j, Pi, j are connected to the respective columns through the corresponding thin film transistors TFTi-1, j, TFTi, j. Are electrically connected in common to the signal line Xj.
【０００６】各行（たとえばｉ行）においては、その行
の全ての薄膜トランジスタ…ＴＦＴi,j-1 ，ＴＦＴi,j
，ＴＦＴi,j+1 …の制御端子が共通のゲート線Ｙi に
電気的に接続されている。In each row (for example, the i-th row), all the thin film transistors TFTi, j-1 and TFTi, j in the row
, TFTi, j + 1... Are electrically connected to a common gate line Yi.
【０００７】ゲート線…Ｙi-1 ，Ｙi ，Ｙi+1 …は、ゲ
ート線ドライバ（図示せず）により１フレーム期間（１
Ｖ）内に通常は線順次走査で１行（１ライン）ずつ選択
されてアクティブ状態に駆動される。ゲート線たとえば
Ｙi がアクティブ状態になると、そのライン（ｉ行）上
の全ての薄膜トランジスタ…ＴＦＴi,j-1 ，ＴＦＴi,j
…がオンする。これと同期して、各列の信号線駆動回路
（図示せず）よりｉ行上の全ての画素に対するアナログ
の階調電圧がそれぞれ出力され、これらの階調電圧は各
列の信号線…Ｘj-1 ，Ｘj …およびオン状態の薄膜トラ
ンジスタ…ＴＦＴi,j-1 ，ＴＦＴi,j …を介してそれぞ
れ対応する画素電極…Ｐi,j-1 ，Ｐi,j…に印加（書き
込み）されるようになっている。The gate lines Yi-1, Yi, Yi + 1,... Are controlled by a gate line driver (not shown) for one frame period (1
In V), one row (one line) is normally selected by line-sequential scanning and driven to an active state. When the gate line, for example, Yi becomes active, all the thin film transistors on the line (i-th row)... TFTi, j-1 and TFTi, j
... turns on. In synchronization with this, analog gray scale voltages for all the pixels on the i-th row are output from the signal line drive circuits (not shown) in each column, and these gray scale voltages are applied to the signal lines in each column. -1, Xj... And ON-state thin film transistors TFTi, j-1, TFTi, j... Are applied (written) to the corresponding pixel electrodes Pi, j-1, Pi, j. ing.
【０００８】図２０に、このＴＦＴ液晶パネルの１本分
の信号線を駆動するための信号線駆動回路の要部の構成
を示す。FIG. 20 shows a configuration of a main part of a signal line driving circuit for driving one signal line of the TFT liquid crystal panel.
【０００９】この信号線駆動回路において、ラッチ回路
１００には、１ライン周期で与えられるタイミングパル
スＴＰに応動して１画素分の入力画像データＤが取り込
まれる。画像データＤは、そのビット数ｎで表現可能な
２n 個の表示階調の中のいずれか１つをそのデータ値
（ｄ0,ｄ1,……ｄn-1 ）で指定する階調データである。In this signal line driving circuit, input image data D for one pixel is taken into the latch circuit 100 in response to a timing pulse TP given in one line cycle. The image data D is gradation data that designates any one of 2 n display gradations that can be represented by the bit number n by its data value (d0, d1,... Dn-1).
【００１０】ラッチ回路１００に取り込まれた画像デー
タＤは、レベル変換回路１０２でたとえば３ボルト系か
ら１０ボルト系に電圧変換を受けたうえでデコーダ１０
４に入力される。The image data D captured by the latch circuit 100 is subjected to voltage conversion from, for example, a 3 volt system to a 10 volt system by a level converting circuit 102, and then the decoder 10
4 is input.
【００１１】デコーダ１０４の後段に設けられている出
力回路１０６には、抵抗分圧回路からなる階調電圧発生
回路１０８より、設定された全て（２n 個）の表示階調
にそれぞれ対応した電圧レベルを有する複数の階調電圧
Ｖ0 〜ＶK-1 ，Ｖ'0〜Ｖ'K-1（Ｋ＝２n ）が供給され
る。The output circuit 106 provided at the subsequent stage of the decoder 104 receives a voltage level corresponding to all the set (2 n) display gradations from a gradation voltage generation circuit 108 composed of a resistance voltage dividing circuit. Are supplied. A plurality of gradation voltages V0 to VK-1 and V'0 to V'K-1 (K = 2n) are provided.
【００１２】たとえばコモン一定駆動法によって液晶に
交流電圧を印加する場合、画素電極には一定値の対向電
極電圧に対して正極及び負極の各々で階調電圧を印加す
るため、設定された表示階調の２倍の数（２Ｋ）の階調
電圧が用いられる。したがって、たとえばＫ階調の場
合、階調電圧発生回路１０８は正極性のＫ個の階調電圧
Ｖ0 〜ＶK-1 だけでなく負極性のＫ個の階調電圧Ｖ'0〜
Ｖ'K-1をも発生する。For example, when an AC voltage is applied to the liquid crystal by the common constant driving method, a gray scale voltage is applied to the pixel electrode at each of a positive electrode and a negative electrode with respect to a constant counter electrode voltage. Twice the number of gradation voltages (2K) are used. Therefore, for example, in the case of the K gradation, the gradation voltage generation circuit 108 generates not only the K gradation voltages V0 to VK-1 of the positive polarity but also the K gradation voltages V'0 to V'0 to the negative polarity.
V'K-1 is also generated.
【００１３】出力回路１０６は、階調電圧または表示階
調の総数の２倍の個数（２Ｋ）のスイッチ素子たとえば
アナログスイッチを有している。各アナログスイッチの
入力端子は階調電圧発生回路１０８からの各対応する階
調電圧を受け、出力端子は共通の出力パッド１１０に接
続されている。また、各アナログスイッチの制御端子は
デコーダ１０４の２Ｋ個の出力の中の１つに接続されて
おり、それらの導通がデコーダ１０４の出力により制御
される。出力パッド１１０は、対応する１本の信号線Ｘ
（図示せず）に接続されている。The output circuit 106 has twice as many (2K) switch elements as gray scale voltages or the total number of display gray scales, for example, analog switches. The input terminal of each analog switch receives each corresponding gray scale voltage from the gray scale voltage generation circuit 108, and the output terminal is connected to a common output pad 110. The control terminal of each analog switch is connected to one of the 2K outputs of the decoder 104, and their conduction is controlled by the output of the decoder 104. The output pad 110 is connected to one corresponding signal line X
(Not shown).
【００１４】デコーダ１０４は、レベル変換回路１０２
より入力した１画素分のｎビットの階調データＤをデコ
ードして、２Ｋ個の出力の中の１つを選択的にアクティ
ブ状態にする。これにより、出力回路１０６では、デコ
ーダ１０４によって選択された１つのアナログスイッチ
がオン状態となり、このアナログスイッチを介して該当
の階調電圧Ｖj が出力される。この出力回路１０６より
出力された階調電圧Ｖj が出力パッド１１０を介して信
号線Ｘに供給される。The decoder 104 includes a level conversion circuit 102
The input n-bit grayscale data D for one pixel is decoded, and one of the 2K outputs is selectively activated. As a result, in the output circuit 106, one analog switch selected by the decoder 104 is turned on, and the corresponding gradation voltage Vj is output via this analog switch. The gradation voltage Vj output from the output circuit 106 is supplied to the signal line X via the output pad 110.
【００１５】なお、図２１に示すようにＹ方向で１ライ
ン毎に画素電圧の極性つまり信号線Ｘに供給する階調電
圧の極性を反転させるために、１ライン（１水平走査期
間ＴH ）毎に論理値の反転するライン反転制御信号ＰＯ
Ｌがデコーダ１０４に与えられる。デコーダ１０４は、
ＰＯＬがＨレベルのときは正極性側のＫ個の出力の中か
ら階調データＤの値に対応するもの（Ｖj ）を選択し、
ＰＯＬがＬレベルのときは負極性側のＫ個の出力の中か
ら階調データＤの値に対応するもの（Ｖj'）を選択す
る。As shown in FIG. 21, in order to invert the polarity of the pixel voltage for each line in the Y direction, that is, the polarity of the gradation voltage supplied to the signal line X, every line (one horizontal scanning period TH) Line inversion control signal PO whose logic value is inverted
L is provided to the decoder 104. The decoder 104
When POL is at the H level, the output corresponding to the value of the gradation data D (Vj) is selected from the K outputs on the positive polarity side,
When POL is at the L level, the output (Vj ') corresponding to the value of the gradation data D is selected from the K outputs on the negative polarity side.
【００１６】正極性の階調電圧Ｖj が選択されたとき
は、出力回路１０６および出力パッド１１０を介して階
調電圧発生回路１０８より信号線Ｘj 上に電流が供給さ
れ（チャージが行われ）、該当画素電極（たとえばＰi-
1,j ）に対向電極電圧ＣＯＭよりも所望の表示階調に対
応した値だけ高い電圧レベルで階調電圧Ｖj が書き込ま
れる。When the gradation voltage Vj of the positive polarity is selected, a current is supplied (charged) from the gradation voltage generation circuit 108 to the signal line Xj via the output circuit 106 and the output pad 110, and The corresponding pixel electrode (for example, Pi-
In (1, j), the gray scale voltage Vj is written at a voltage level higher than the common electrode voltage COM by a value corresponding to a desired display gray scale.
【００１７】また、負極性の階調電圧Ｖ'jが選択された
ときは、出力パッド１１０および出力回路１０６を介し
て信号線Ｘj から階調電圧発生回路１０８側へ電流が引
き込まれ（ディスチャージが行われ）、該当画素電極
（たとえばＰi,j ）に対向電極電圧ＣＯＭよりも所望の
表示階調に対応した値だけ低い電圧レベルで階調電圧
Ｖ'jが書き込まれる。When the negative gradation voltage V'j is selected, a current is drawn from the signal line Xj to the gradation voltage generation circuit 108 through the output pad 110 and the output circuit 106 (discharge is performed). Is performed), and the gray scale voltage V′j is written to the corresponding pixel electrode (for example, Pi, j) at a voltage level lower than the common electrode voltage COM by a value corresponding to a desired display gray scale.
【００１８】[0018]
【発明が解決しようとする課題】上記したように、従来
の信号線ドライバでは、各列（たとえばｊ列）において
１ライン毎に入力画像データＤの値に応じて正極性階調
電圧Ｖ0 〜ＶK-1 の中のいずれか１つ（Ｖj ）または負
極性階調電圧Ｖ'j〜Ｖ'k-1の中のいずれか１つ（Ｖ'j）
が選択され、画素駆動期間ＴH の全時間を通じてこの選
択された階調電圧Ｖj （Ｖ'j）により各信号線Ｘj が駆
動される。その際、画素駆動期間ＴH の開始直後におい
ては、信号線Ｘj 上で充電電流または放電電流が流れる
ことによって、電圧の極性が反転する。As described above, in the conventional signal line driver, the positive polarity gradation voltages V0 to VK are provided for each column (for example, j columns) in accordance with the value of the input image data D line by line. -1 (Vj) or one of the negative gradation voltages V'j to V'k-1 (V'j).
Is selected, and each signal line Xj is driven by the selected gradation voltage Vj (V'j) throughout the pixel driving period TH. At that time, immediately after the start of the pixel driving period TH, the polarity of the voltage is inverted by the flow of the charging current or the discharging current on the signal line Xj.
【００１９】しかしながら、従来の信号線ドライバで
は、信号線Ｘj に対する駆動力、特に画素駆動期間ＴH
の開始直後における充電（チャージ）および放電（ディ
スチャージ）の特性に改善すべき点がある。すなわち、
階調電圧発生回路１０８を構成する分圧抵抗が充電電流
または放電電流を制限するため、チャージ速度およびデ
ィスチャージ速度に限界があった。However, in the conventional signal line driver, the driving force for the signal line Xj, in particular, the pixel driving period TH
There is a point to be improved in the characteristics of charge (charge) and discharge (discharge) immediately after the start of the process. That is,
Since the voltage dividing resistor constituting the gradation voltage generating circuit 108 limits the charging current or the discharging current, there is a limit on the charging speed and the discharging speed.
【００２０】このため、たとえば薄膜トランジスタＴＦ
Ｔのソース線あるいはドレイン線上に塵芥等が付着して
階調電圧書き込みの電流経路が高抵抗になっていると、
チャージまたはディスチャージ速度の遅れが顕著にな
り、図２１の破線Ｌ’で示すように当該画素において最
終書き込み電圧が所望のレベルに達しなかったり、そこ
まで至らなくても破線Ｌで示すように実効電圧が不足
し、所望の階調表示ができなくなることがあった。For this reason, for example, the thin film transistor TF
If dust or the like adheres to the source or drain line of T and the current path for writing the gradation voltage has a high resistance,
The delay of the charging or discharging speed becomes remarkable, and the final writing voltage does not reach a desired level in the pixel as shown by a broken line L ′ in FIG. Is insufficient, and a desired gradation display cannot be performed.
【００２１】このように、信号線Ｘj に対するチャージ
およびディスチャージ特性が十分でないため、階調電圧
書き込みの電流経路が高抵抗になっている画素が結果と
して欠陥となり、液晶パネルの歩留りを下げる原因にも
なっていた。As described above, since the charge and discharge characteristics with respect to the signal line Xj are not sufficient, a pixel in which the current path for writing the grayscale voltage has a high resistance results in a defect, which also reduces the yield of the liquid crystal panel. Had become.
【００２２】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、液晶パネルの信号線に対するチャー
ジおよびディスチャージ特性を改善する液晶ディスプレ
イ用の信号線駆動回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and has as its object to provide a signal line driving circuit for a liquid crystal display which improves charge and discharge characteristics for signal lines of a liquid crystal panel. .
【００２３】また、本発明は、液晶パネル内の各画素に
対して安定確実に所望の電圧レベルで階調電圧を書き込
むようにし、欠陥画素を少なくして、液晶パネルの歩留
りを向上させる信号線駆動回路を提供することを目的と
する。Further, the present invention provides a signal line for stably and reliably writing a gradation voltage at a desired voltage level to each pixel in a liquid crystal panel, reducing defective pixels and improving the yield of the liquid crystal panel. It is an object to provide a driving circuit.
【００２４】また、本発明は、消費電力の低減化を実現
する信号線駆動回路を提供することを目的とする。Another object of the present invention is to provide a signal line driving circuit which can reduce power consumption.
【００２５】[0025]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のうち請求項１に記載の発明は、マトリク
ス状に配置された複数の画素電極と１つの対向電極との
間に液晶が充填され、各々の前記画素電極は各対応する
薄膜トランジスタを介して各対応する信号線に電気的に
接続されるとともに、前記薄膜トランジスタの制御端子
は各対応するゲート線に電気的に接続され、前記対向電
極には所定の対向電極電圧が印加され、各々の前記画素
電極には各対応する前記ゲート線が駆動される度毎に所
望の表示階調に対応した電圧レベルを有する階調電圧が
前記信号線および前記薄膜トランジスタを介して印加さ
れるように構成された液晶ディスプレイ用の信号線駆動
回路において、前記対向電極電圧に対して相対的に正の
極性を有し、かつ設定された全ての表示階調にそれぞれ
対応した電圧レベルを有する複数の正極性階調電圧を発
生する第１の階調電圧発生手段と、前記対向電極電圧に
対して相対的に負の極性を有し、かつ設定された全ての
表示階調にそれぞれ対応した電圧レベルを有する複数の
負極性階調電圧を発生する第２の階調電圧発生手段と、
各々の前記信号線に対してライン周期で与えられる１画
素分の所望の表示階調を表すＮビット（Ｎ＞２）のディ
ジタル階調データを保持するデータラッチ手段と、１ラ
イン分の液晶駆動期間のうち開始直後の第１の期間は前
記階調データの上位Ｍビット（Ｍ＜Ｎ）をデコードし
て、前記第１または第２の階調電圧発生手段より与えら
れる前記複数の正極性階調電圧もしくは負極性階調電圧
の中から前記上位Ｍビットの値に対応した階調電圧を選
択して前記信号線上に出力し、残りの第２の期間は前記
階調データの全ビットをデコードして、前記第１または
第２の階調電圧発生手段より与えられる前記複数の正極
性階調電圧もしくは負極性階調電圧の中から前記全ビッ
トの値に対応した階調電圧を選択して前記信号線上に出
力するディジタル・アナログ変換手段とを有する構成と
した。In order to achieve the above object, according to the present invention, the invention described in claim 1 is provided between a plurality of pixel electrodes arranged in a matrix and one counter electrode. Liquid crystal is filled, each of the pixel electrodes is electrically connected to each corresponding signal line via each corresponding thin film transistor, and a control terminal of the thin film transistor is electrically connected to each corresponding gate line, A predetermined counter electrode voltage is applied to the counter electrode, and a gray scale voltage having a voltage level corresponding to a desired display gray scale is applied to each of the pixel electrodes each time the corresponding gate line is driven. In the signal line driving circuit for a liquid crystal display configured to be applied via the signal line and the thin film transistor, the signal line driving circuit has a relatively positive polarity with respect to the counter electrode voltage, and A first grayscale voltage generating means for generating a plurality of positive polarity grayscale voltages having voltage levels respectively corresponding to all the specified display grayscales, and a negative polarity relative to the counter electrode voltage. A second gray scale voltage generating means for generating a plurality of negative gray scale voltages having voltage levels respectively corresponding to all set display gray scales,
Data latch means for holding N-bit (N> 2) digital grayscale data representing a desired display grayscale of one pixel given in a line cycle for each of the signal lines; In the first period immediately after the start of the period, the upper M bits (M <N) of the grayscale data are decoded, and the plurality of positive polarity levels supplied from the first or second grayscale voltage generating means are decoded. A grayscale voltage corresponding to the value of the upper M bits is selected from the grayscale voltage or the negative grayscale voltage and output on the signal line, and all bits of the grayscale data are decoded in the remaining second period. And selecting a gray scale voltage corresponding to the values of all the bits from the plurality of positive gray scale voltages or negative gray scale voltages supplied from the first or second gray scale voltage generating means. A digital signal output on the signal line; And configured to have an analog conversion means.
【００２６】請求項２に記載の発明は、上記請求項１に
記載の発明の構成において、前記第１または第２の階調
電圧発生手段が、少なくとも２つの基準電圧を所定の抵
抗値を有する複数個の抵抗で分圧して前記複数の正極性
階調電圧または負極性階調電圧を生成する抵抗分圧回路
を含むことを特徴とする。According to a second aspect of the present invention, in the configuration of the first aspect, the first or second gradation voltage generating means has at least two reference voltages having a predetermined resistance value. A resistor voltage dividing circuit for dividing the voltage with a plurality of resistors to generate the plurality of positive gradation voltages or the negative gradation voltages is included.
【００２７】請求項３に記載の発明は、上記請求項１に
記載の発明の構成において、前記第１または第２の階調
電圧発生手段が、前記複数の正極性階調電圧または負極
性階調電圧のうち前記階調データの上位Ｍビットで指定
される２M ＋１個の階調電圧を基準電圧として発生する
基準電圧電源と、前記基準電圧電源からの前記２M ＋１
個の基準電圧を所定の抵抗値を有する複数個の抵抗で分
圧して残りの階調電圧を生成する抵抗分圧回路とを有す
ることを特徴とする。According to a third aspect of the present invention, in the configuration of the first aspect of the present invention, the first or second grayscale voltage generating means includes a plurality of positive grayscale voltages or negative grayscale voltages. A reference voltage power supply for generating, as a reference voltage, 2M + 1 gradation voltages specified by the upper M bits of the gradation data among the adjustment voltages; and 2M + 1 from the reference voltage power supply.
A resistive voltage dividing circuit for dividing the reference voltages by a plurality of resistors having a predetermined resistance value to generate the remaining gradation voltages.
【００２８】請求項４に記載の発明は、マトリクス状に
配置された複数の画素電極と１つの対向電極との間に液
晶が充填され、各々の前記画素電極は各対応する薄膜ト
ランジスタを介して各対応する信号線に電気的に接続さ
れるとともに、前記薄膜トランジスタの制御端子は各対
応するゲート線に電気的に接続され、前記対向電極には
所定の対向電極電圧が印加され、各々の前記画素電極に
は各対応する前記ゲート線が駆動される度毎に所望の表
示階調に対応した電圧レベルを有する階調電圧が前記信
号線および前記薄膜トランジスタを介して印加されるよ
うに構成された液晶ディスプレイ用の信号線駆動回路に
おいて、各々の前記信号線に対してライン周期で与えら
れる１画素分の所望の表示階調を表すＮビット（Ｎ＞
２）のディジタル階調データを保持するデータラッチ手
段と、前記対向電極電圧に対して相対的に正の極性を有
し、かつ設定された全ての表示階調にそれぞれ対応した
電圧レベルを有する複数の正極性階調電圧のうち前記階
調データの上位Ｍビット（Ｍ＜Ｎ）で指定可能な２M ＋
１個の階調電圧を基準電圧として発生する第１の基準電
圧電源と、前記第１の基準電圧電源より与えられる前記
２M ＋１個の基準電圧を所定の抵抗値を有する複数個の
抵抗で分圧して前記複数の正極性階調電圧を発生する第
１の抵抗分圧回路と、前記対向電極電圧に対して相対的
に負の極性を有し、かつ設定された全ての表示階調にそ
れぞれ対応した電圧レベルを有する複数の負極性階調電
圧のうち前記階調データの上位Ｍビットで指定可能な２
M ＋１個の階調電圧を基準電圧として発生する第２の基
準電圧電源と、前記第２の基準電圧電源より与えられる
前記２M ＋１個の基準電圧を所定の抵抗値を有する複数
個の抵抗で分圧して前記複数の負極性階調電圧を発生す
る第２の抵抗分圧回路と、１ライン分の液晶駆動期間の
うち開始直後の第１の期間は前記階調データの上位Ｍビ
ット（Ｍ＜Ｎ）をデコードして、前記第１の基準電圧電
源より与えられる前記２M ＋１個の正極性階調電圧もし
くは負極性階調電圧の中から前記上位Ｍビットに対応し
た階調電圧を選択して前記信号線上に出力し、残りの第
２の期間は前記階調データの全ビットをデコードして、
前記第１または第２の抵抗分圧回路より与えられる前記
複数の正極性階調電圧もしくは負極性階調電圧の中から
前記全ビットに対応した階調電圧を選択して前記信号線
上に出力するディジタル・アナログ変換手段とを有する
構成とした。According to a fourth aspect of the present invention, a liquid crystal is filled between a plurality of pixel electrodes arranged in a matrix and one counter electrode, and each of the pixel electrodes is connected via a corresponding thin film transistor. A control terminal of the thin film transistor is electrically connected to a corresponding gate line, a predetermined counter electrode voltage is applied to the counter electrode, and each of the pixel electrodes is electrically connected to a corresponding signal line. A liquid crystal display configured such that a gray scale voltage having a voltage level corresponding to a desired display gray scale is applied via the signal line and the thin film transistor every time each corresponding gate line is driven. Bit lines (N> N) representing a desired display gradation for one pixel given in a line cycle for each of the signal lines.
2) data latch means for holding digital gradation data, and a plurality of data latches each having a positive polarity relative to the common electrode voltage and having a voltage level corresponding to each of all set display gradations. 2M + that can be specified by the upper M bits (M <N) of the grayscale data among the positive grayscale voltages of
A first reference voltage power supply that generates one gray scale voltage as a reference voltage, and the 2M + 1 reference voltages provided from the first reference voltage power supply are divided by a plurality of resistors having a predetermined resistance value. A first resistive voltage dividing circuit for generating the plurality of positive polarity gray scale voltages by compressing the plurality of positive gray scale voltages; 2 which can be specified by the upper M bits of the grayscale data among a plurality of negative grayscale voltages having corresponding voltage levels
A second reference voltage power supply for generating M + 1 gradation voltages as reference voltages, and a plurality of resistors having a predetermined resistance value, wherein the 2M + 1 reference voltages provided from the second reference voltage power supply are provided. A second resistor voltage dividing circuit for dividing the voltage to generate the plurality of negative polarity gradation voltages, and a first period immediately after the start of the liquid crystal driving period for one line, the upper M bits (M bits) of the gradation data. <N), and selects a gray scale voltage corresponding to the upper M bits from the 2M + 1 positive gray scale voltages or the negative gray scale voltages supplied from the first reference voltage power supply. And outputs all the bits of the gradation data during the remaining second period.
A gray scale voltage corresponding to all the bits is selected from the plurality of positive gray scale voltages or negative gray scale voltages supplied from the first or second resistance voltage dividing circuit and output to the signal line. Digital-to-analog conversion means is provided.
【００２９】請求項５に記載の発明は、上記請求項１〜
４のいずれかに記載の発明の構成において、入力端子が
前記ディジタル・アナログ変換手段の出力端子に電気的
に接続されるとともに、出力端子が前記信号線に電気的
に接続された増幅器を有する構成とした。The invention described in claim 5 is the above-mentioned claim 1
4. The configuration according to any one of the first to fourth aspects, wherein an input terminal is electrically connected to an output terminal of the digital / analog conversion means, and an output terminal is electrically connected to the signal line. And
【００３０】[0030]
【発明の実施の形態】以下、図１〜図１８を参照して本
発明の実施例を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS.
【００３１】図１に、本発明の一実施例によるアクティ
ブマトリクス方式のフルカラーＴＦＴ−ＬＣＤの構成を
模式的に示す。FIG. 1 schematically shows a configuration of an active matrix type full color TFT-LCD according to an embodiment of the present invention.
【００３２】このＴＦＴ−ＬＣＤは、ＴＦＴ液晶パネル
１０の周辺回路として、ゲート線Ｙ1,Ｙ2,…を駆動する
ための並列接続されたゲート線ドライバＧ1,Ｇ2,…と、
信号線Ｘ1,Ｘ2,…を駆動するための並列接続された信号
線（ソース）ドライバＳ1,Ｓ2,…と、各部の動作を制御
するコントローラ１２と、表示すべき画像信号に対して
所要の信号処理を行う画像信号処理回路１４と、γ補正
用の基準電源電圧を発生するγ補正用基準電源１６とを
備えている。This TFT-LCD includes, as peripheral circuits of the TFT liquid crystal panel 10, gate line drivers G1, G2,... For driving gate lines Y1, Y2,.
, Signal line (source) drivers S1, S2, ... connected in parallel for driving the signal lines X1, X2, ..., a controller 12 for controlling the operation of each section, and a signal required for an image signal to be displayed. An image signal processing circuit 14 for performing processing and a gamma correction reference power supply 16 for generating a gamma correction reference power supply voltage are provided.
【００３３】画像信号処理回路１４は、各画素の表示階
調を表すディジタルの画像データ（階調データ）Ｄを各
信号線ドライバＳ1,Ｓ2,…に供給する。本ＬＣＤのフル
カラー（多階調表示）におけるＲ，Ｇ，Ｂ各１色分の階
調数が６４階調に設定された場合は、Ｒ，Ｇ，Ｂの各画
素につき６ビットの画像データＤが画像信号処理回路１
４より各信号線ドライバＳ1,Ｓ2,…に与えられる。The image signal processing circuit 14 supplies digital image data (gradation data) D representing the display gradation of each pixel to each signal line driver S1, S2,. When the number of gradations for each of R, G, and B in full color (multi-gradation display) of the present LCD is set to 64 gradations, 6-bit image data D for each of R, G, and B pixels. Is the image signal processing circuit 1
4 to each signal line driver S1, S2,...
【００３４】コントローラ１２は、水平同期信号ＨS お
よび垂直同期信号ＶS に同期した種々の制御信号または
タイミング信号を各ゲート線ドライバＧ1,Ｇ2,…および
各信号線ドライバＳ1,Ｓ2,…に供給する。γ補正用基準
電源１６は、液晶パネル１０のＶ（電圧）−Ｔ（透過
率）特性に基づいた複数個たとえば１８個のγ補正用基
準電源電圧GMA1〜GMA18 を各信号線ドライバＳ1,Ｓ2,…
に供給する。The controller 12 supplies various control signals or timing signals synchronized with the horizontal synchronizing signal HS and the vertical synchronizing signal VS to each gate line driver G1, G2,... And each signal line driver S1, S2,. The γ correction reference power supply 16 supplies a plurality of, for example, 18 γ correction reference power supply voltages GMA1 to GMA18 based on the V (voltage) -T (transmittance) characteristics of the liquid crystal panel 10 to each of the signal line drivers S1, S2, …
To supply.
【００３５】液晶パネル１０は、任意のＴＦＴパネル構
造を有するものでよく、以下の説明では図１９の回路構
成を有するものとする。The liquid crystal panel 10 may have an arbitrary TFT panel structure. In the following description, it is assumed that the liquid crystal panel 10 has a circuit configuration shown in FIG.
【００３６】図２に、信号線ドライバＳの回路構成を示
す。図示のように、信号線ドライバＳは、シフトレジス
タ２０、データラッチ回路２２、２４，２６、ＤＡコン
バータ２８および階調電圧生成回路３０を有している。FIG. 2 shows a circuit configuration of the signal line driver S. As illustrated, the signal line driver S includes a shift register 20, data latch circuits 22, 24, 26, a DA converter 28, and a gradation voltage generation circuit 30.
【００３７】シフトレジスタ２０には、コントローラ１
２からのたとえば論理値“１”のポインティング情報を
有するイネーブル入力信号ＥＩＯが入力される。この信
号ＥＩＯが第１データラッチ回路（レジスタ）２４の各
チャンネル分のデータ格納位置を順次指示しながらシフ
トレジスタ２０内でシフト方向選択信号Ｌ／Ｒの指示す
る方向にクロックＣＬＫに同期してシフトされること
で、画像信号処理回路１４からの画像データＤ（ＤR ，
ＤG ，ＤB ）が第１データラッチ回路２４にシリアルに
取り込まれる。The shift register 20 includes the controller 1
An enable input signal EIO having pointing information of, for example, a logical value "1" from 2 is input. The signal EIO sequentially instructs the data storage position for each channel of the first data latch circuit (register) 24 and shifts in the shift register 20 in the direction indicated by the shift direction selection signal L / R in synchronization with the clock CLK. As a result, the image data D (DR,
DG, DB) are serially captured by the first data latch circuit 24.
【００３８】第１データラッチ回路２４内に所定数（た
とえば２４０個）の画像データＤが全部揃うと、次にコ
ントローラ１２からのタイミングパルスＴＰ1 に応動し
てそれら１ライン分の画像データＤがパラレルで第２デ
ータラッチ回路２６に取り込まれる。When all the predetermined number (for example, 240) of image data D are provided in the first data latch circuit 24, the image data D for one line is parallelized in response to a timing pulse TP1 from the controller 12. At the second data latch circuit 26.
【００３９】第２データラッチ回路２６に取り込まれた
１ライン分の画像データＤはＤＡコンバータ２８に与え
られ、ＤＡコンバータ２８内で後述するように各チャン
ネル毎に画像データＤをそのデータ値（表示階調）に対
応する電圧レベルを有する階調電圧Ｖへ変換するディジ
タル・アナログ変換処理が行われる。ＤＡコンバータ２
８より出力された各チャンネル分の階調電圧Ｖj は各対
応する信号線Ｘj に供給される。The image data D for one line taken into the second data latch circuit 26 is supplied to a DA converter 28, and the image data D is converted into a data value (display) for each channel in the DA converter 28 as described later. A digital-to-analog conversion process for converting the voltage into a gray scale voltage V having a voltage level corresponding to the gray scale is performed. DA converter 2
The gradation voltage Vj for each channel output from 8 is supplied to each corresponding signal line Xj.
【００４０】階調電圧生成回路３０は、γ補正用基準電
源１６からのγ補正用基準電源電圧GMA1〜GMA18 を入力
し、コモン一定駆動法で所要の階調（６４階調）を実現
するのに必要な正極性の階調電圧Ｖ0 〜Ｖ63および負極
性の階調電圧Ｖ'0〜Ｖ'63 をＤＡコンバータ２８に供給
する。The gray scale voltage generation circuit 30 receives the gamma correction reference power supply voltages GMA1 to GMA18 from the gamma correction reference power supply 16 and realizes a required gray scale (64 gray scales) by a common constant driving method. Are supplied to the D / A converter 28. The grayscale voltages V0 to V63 of the positive polarity and the grayscale voltages V'0 to V'63 of the negative polarity necessary for
【００４１】図３に、ＤＡコンバータ２８内の１チャン
ネル分の回路構成を示す。図示のように、ＤＡコンバー
タ２８は、１チャンネル毎に、階調調節回路３２、レベ
ル変換回路４０、デコーダ４２、出力回路４４および出
力パッド４６を有している。FIG. 3 shows a circuit configuration for one channel in the DA converter 28. As shown, the DA converter 28 has a gradation adjustment circuit 32, a level conversion circuit 40, a decoder 42, an output circuit 44, and an output pad 46 for each channel.
【００４２】階調調節回路３２は、データラッチ回路２
６の１チャンネル分のラッチ部２６ｊよりライン周期で
与えられる６ビットの入力画像データＤ［ｄ0 ｄ1 ｄ2
ｄ3ｄ4 ｄ5 ］を入力し、そのうちの上位３ビット［ｄ3
ｄ4 ｄ5 ］をスルーで出力し、下位３ビット［ｄ0 ｄ1
ｄ2 ］をマスク回路３４に通して選択的に出力するよ
うになっている。The gradation adjusting circuit 32 includes a data latch circuit 2
6-bit input image data D [d0 d1 d2] given in a line cycle from the latch unit 26j for one channel 6
d3d4d5], and the upper 3 bits [d3
d4 d5] and outputs the lower 3 bits [d0 d1].
d2] is selectively output through a mask circuit 34.
【００４３】図４に示すように、マスク回路３４は、３
ビット分のＮＡＮＤ回路３６(0) ，３６(1) ，３６(2)
およびインバータ３８(0) ，３８(1) ，３８(2) から構
成されている。As shown in FIG. 4, the mask circuit 34
NAND circuits 36 (0), 36 (1), 36 (2) for bits
And inverters 38 (0), 38 (1) and 38 (2).
【００４４】ＮＡＮＤ回路３６(0) ，３６(1) ，３６
(2) の一方の入力端子には入力画像データＤの各対応す
るビットｄ0 ，ｄ1 ，ｄ2 がそれぞれ入力され、他方の
入力端子にはコントローラ１２からのマスク制御信号CT
RLが供給される。The NAND circuits 36 (0), 36 (1), 36
The corresponding bit d0, d1, d2 of the input image data D is input to one input terminal of (2), and the mask control signal CT from the controller 12 is input to the other input terminal.
RL is supplied.
【００４５】このマスク制御信号CTRLが論理値“０”に
なっている時は、入力ビットｄ0 ，ｄ1 ，ｄ2 の値に関
係なく各ＮＡＮＤ回路３６(0) ，３６(1) ，３６(2) の
出力が強制的に論理値“１”になり、したがって各イン
バータ３８(0) ，３８(1) ，３８(2) の出力が論理値
“０”になる。これにより、ラッチ回路２６ｊからの入
力画像データＤは、上位３ビット［ｄ3 ｄ4 ｄ5 ］だけ
を有効ビットとする画像データＤ’［０００ｄ3 ｄ4 ｄ
5 ］に変換される。When the mask control signal CTRL has a logical value "0", the NAND circuits 36 (0), 36 (1), 36 (2) are independent of the values of the input bits d0, d1, d2. Of the inverters 38 (0), 38 (1), and 38 (2) becomes the logical value "0". As a result, the input image data D from the latch circuit 26j becomes image data D '[000d3 d4 d] in which only the upper three bits [d3 d4 d5] are effective bits.
5].
【００４６】マスク制御信号CTRLが論理値“１”になっ
ている時は入力ビットｄ0 ，ｄ1 ，ｄ2 に対してＮＡＮ
Ｄ回路３６(0) ，３６(1) ，３６(2) がそれぞれインバ
ータとして動作する。したがって、インバータ３８(0)
，３８(1) ，３８(2) の出力端子には入力ビットｄ0
，ｄ1 ，ｄ2 がそれぞれそのままの値で得られる。こ
れにより、ラッチ回路２６ｊからの入力画像データＤは
全ビットがそのままの値（スルー）で後段のレベル変換
回路４０へ転送される。When the mask control signal CTRL has the logical value "1", the input bits d0, d1, d2 are NAN.
The D circuits 36 (0), 36 (1), and 36 (2) each operate as an inverter. Therefore, the inverter 38 (0)
, 38 (1) and 38 (2) have input bit d0
, D1 and d2 are obtained as they are. As a result, the input image data D from the latch circuit 26j is transferred to the subsequent level conversion circuit 40 with all bits unchanged (through).
【００４７】図３において、レベル変換回路４０は、こ
のＤＡコンバータ２８においてコモン一定駆動法による
正極性と負極性の双方にわたる階調電圧を扱えるよう
に、画像データＤの各ビットの論理電圧（たとえば３ボ
ルト系）を高い電圧（１０ボルト系）に変換してデコー
ダ４２に与える。Referring to FIG. 3, the level conversion circuit 40 has a logic voltage of each bit of the image data D (for example, a logic voltage (eg, (3 volt system) is converted to a high voltage (10 volt system) and applied to the decoder 42.
【００４８】デコーダ４２の後段に設けられている出力
回路４４は、正極性出力回路４４Ａおよび負極性出力回
路４４Ｂからなる。一方、階調電圧生成回路３０も正極
性階調電圧生成回路３０Ａおよび負極性階調電圧生成回
路３０Ｂからなる。The output circuit 44 provided at the subsequent stage of the decoder 42 comprises a positive output circuit 44A and a negative output circuit 44B. On the other hand, the gradation voltage generation circuit 30 also includes a positive gradation voltage generation circuit 30A and a negative gradation voltage generation circuit 30B.
【００４９】図５に正極性出力回路４４Ａおよび正極性
階調電圧生成回路３０Ａの回路構成を示し、図６に負極
性出力回路４４Ｂおよび負極性階調電圧生成回路３０Ｂ
の回路構成を示す。FIG. 5 shows the circuit configuration of the positive polarity output circuit 44A and the positive polarity gradation voltage generation circuit 30A. FIG. 6 shows the negative polarity output circuit 44B and the negative polarity gradation voltage generation circuit 30B.
1 shows a circuit configuration.
【００５０】図５において、正極性出力回路４４Ａは、
階調電圧または表示階調の総数に等しい個数（６４個）
のスイッチ素子たとえばアナログスイッチｅ0 〜ｅ63を
有している。各アナログスイッチｅi の入力端子は正極
性階調電圧生成回路３０Ａからの各対応する階調電圧Ｖ
i を受け、出力端子は共通出力端子Ｆに接続され、制御
端子はデコーダ４２の対応出力端子ｃi に接続されてい
る。In FIG. 5, the positive output circuit 44A is
Number equal to the total number of gradation voltages or display gradations (64)
, For example, analog switches e0 to e63. The input terminal of each analog switch ei is connected to each corresponding gray scale voltage V from the positive gray scale voltage generation circuit 30A.
i, the output terminal is connected to the common output terminal F, and the control terminal is connected to the corresponding output terminal ci of the decoder 42.
【００５１】正極性階調電圧生成回路３０Ａは、γ補正
用基準電源１６からの正極性γ補正用基準電源電圧GMA1
〜GMA9を入力する９個の入力端子と、正極性の階調電圧
Ｖ0〜Ｖ63を出力するための６４個の出力端子またはノ
ードとを有する直列抵抗分圧回路から構成されている。The positive polarity gray scale voltage generation circuit 30A receives the positive polarity γ correction reference power supply voltage GMA1 from the γ correction reference power supply 16.
To GMA9, and 64 output terminals or nodes for outputting the grayscale voltages V0 to V63 of positive polarity.
【００５２】この直列抵抗分圧回路において、一方の端
の入力端子には１０ボルト付近に設定された最も高い電
圧レベルのγ補正用基準電圧GMA1が与えられ、他方の端
の入力端子には対向電極電圧ＣＯＭの電圧レベルである
５ボルト付近に設定された正極性で最も低い電圧レベル
のγ補正用基準電圧GMA9が与えられ、中間の入力端子に
は電圧レベルの高い方から順に正極性の中間レベルのγ
補正用基準電圧GMA2，GMA3，…GMA8がそれぞれ与えられ
る。In this series resistor voltage dividing circuit, a gamma correction reference voltage GMA1 of the highest voltage level set near 10 volts is applied to an input terminal at one end, and an input terminal at the other end is applied to an input terminal at the other end. The reference voltage GMA9 for gamma correction having the lowest positive polarity set at about 5 volts, which is the voltage level of the electrode voltage COM, is provided. Level γ
The correction reference voltages GMA2, GMA3,... GMA8 are respectively provided.
【００５３】各入力端子に入力されたγ補正用基準電圧
GMA1，GMA2，…GMA9は、直列抵抗分圧回路における分圧
用の基準電圧として用いられるだけでなく、そのまま
（スルーで）所定の階調電圧Ｖ0 ，Ｖ8 ，…Ｖ63として
出力される。Reference voltage for gamma correction input to each input terminal
The GMA1, GMA2,... GMA9 are not only used as reference voltages for voltage division in the series resistance voltage dividing circuit, but are also output as they are (through) as predetermined gradation voltages V0, V8,.
【００５４】ここで、重要なことは、γ補正用基準電圧
GMA1，GMA2，…GMA9に対応する階調電圧Ｖ0 ，Ｖ8 ，…
Ｖ63が、６ビットの入力画像データＤの上位３ビット
［ｄ3ｄ4 ｄ5 ］で指定されること、つまりマスク処理
（変換）後の画像データＤ’によって直接指定されるこ
とである。同様のことが、後述する負極性γ補正用基準
電源電圧GMA10 〜GMA18 に対応する負極性の階調電圧
Ｖ'0，Ｖ'8，…Ｖ'63 と入力画像データＤまたはマスク
処理後の画像データＤ’との間でも成立する。Here, what is important is that the γ correction reference voltage is used.
GMA1, GMA2,... GMA9 corresponding to gradation voltages V0, V8,.
V63 is specified by the upper 3 bits [d3d4d5] of the 6-bit input image data D, that is, directly specified by the masked (converted) image data D '. The same applies to the negative tone voltages V'0, V'8,... V'63 corresponding to the negative gamma correction reference power supply voltages GMA10 to GMA18 to be described later and the input image data D or the image after the mask processing. This holds true with the data D ′.
【００５５】隣合う２つの入力端子またはγ補正用基準
電圧（たとえばGMA0とGMA1）の間では、所定の抵抗値を
有する８個の抵抗からなる直列抵抗回路の７個のノード
にそれぞれ中間または分圧タップが設けられている。こ
れらの中間タップより両γ補正用基準電圧（GMA0，GMA
1）の間で所定の電圧値に設定された７個の分圧電圧が
それぞれ階調電圧（Ｖ1 ，Ｖ2 ，…Ｖ7 ）として取り出
される。もっとも、下端部の２つの入力端子（γ補正用
基準電圧GMA9とGMA10 ）の間だけは、７個の分圧抵抗に
よって６個の階調電圧Ｖ57，Ｖ58，…Ｖ62が取り出され
る。Between two adjacent input terminals or a gamma correction reference voltage (for example, GMA0 and GMA1), each of seven nodes of a series resistance circuit composed of eight resistors having a predetermined resistance value has an intermediate or divided voltage. A pressure tap is provided. From these intermediate taps, the reference voltages for both γ corrections (GMA0, GMA
Seven divided voltages set to a predetermined voltage value during 1) are extracted as gradation voltages (V1, V2,..., V7). Of course, only the two input terminals (reference voltages for gamma correction GMA9 and GMA10) at the lower end, six gradation voltages V57, V58,...
【００５６】図６に示すように、負極性出力回路４４Ｂ
および負極性階調電圧生成回路３０Ｂは、それぞれ正極
性出力回路４４Ａおよび正極性階調電圧生成回路３０Ａ
と同じ回路構成になっている。As shown in FIG. 6, the negative polarity output circuit 44B
And a negative-polarity gradation voltage generating circuit 30B are respectively provided with a positive-polarity output circuit 44A and a positive-polarity gradation voltage generating circuit 30A.
It has the same circuit configuration as.
【００５７】すなわち、負極性出力回路４４Ｂは、階調
電圧または表示階調の総数に等しい個数（６４個）のス
イッチ素子たとえばアナログスイッチｅ'0〜ｅ'63 を有
している。各アナログスイッチｅ'iの入力端子は負極性
階調電圧生成回路３０Ｂからの各対応する階調電圧Ｖ'i
を受け、出力端子は共通出力端子Ｆ' に接続され、制御
端子はデコーダ４２の対応出力端子ｃ'iに接続されてい
る。That is, the negative polarity output circuit 44B has a number (64) of switch elements, for example, analog switches e'0 to e'63, equal to the total number of gray scale voltages or display gray scales. The input terminal of each analog switch e′i is connected to each corresponding gradation voltage V′i from the negative gradation voltage generation circuit 30B.
Accordingly, the output terminal is connected to the common output terminal F ', and the control terminal is connected to the corresponding output terminal c'i of the decoder 42.
【００５８】また、負極性階調電圧生成回路３０Ｂは、
γ補正用基準電源１６からの負極性γ補正用基準電源電
圧GMA10 〜GMA18 を入力する９個の入力端子と、負極性
の階調電圧Ｖ'0〜Ｖ'63 を出力するための６４個の出力
端子またはノードとを有する直抵抗分圧回路から構成さ
れている。Further, the negative gradation voltage generation circuit 30 B
Nine input terminals for inputting the negative polarity reference power supply voltages GMA10 to GMA18 from the γ correction reference power supply 16 and 64 input terminals for outputting the negative polarity gradation voltages V'0 to V'63. It comprises a direct resistance voltage dividing circuit having an output terminal or a node.
【００５９】ここで、GMA10 〜GMA18 のうち、GMA18
は、０ボルト付近に設定された負極性で電圧レベルの最
も低い基準電圧であり、正極性のGMA1に対応する。ま
た、GMA10 は、対向電極電圧ＣＯＭの電圧レベルである
５ボルト付近に設定された負極性で電圧レベルの最も高
い基準電圧であり、正極性のGMA9に対応する。Here, among GMA10 to GMA18, GMA18
Is a reference voltage having a negative polarity and the lowest voltage level set near 0 volt, and corresponds to GMA1 having a positive polarity. GMA10 is a negative reference voltage with the highest voltage level set near 5 volts, which is the voltage level of the common electrode voltage COM, and corresponds to GMA9 of positive polarity.
【００６０】図７に、入力画像データＤの値（１６進数
表示）とγ補正用基準電源電圧GMA1〜GMA18 との関係
（γ補正）を曲線で示す。図中、ＶDD1 は１０ボルト、
ＶSS1は０ボルトの電源電圧レベルである。FIG. 7 shows the relationship (γ correction) between the value (in hexadecimal notation) of the input image data D and the reference power supply voltages GMA1 to GMA18 for γ correction. In the figure, VDD1 is 10 volts,
VSS1 is the power supply voltage level of 0 volt.
【００６１】また、図８に、入力画像データＤの値（１
６進数表示および２進数表示）と正極性階調電圧Ｖ0 〜
Ｖ63との対応関係をテーブル（数値）で示す。入力画像
データＤの値と負極性階調電圧Ｖ'0〜Ｖ'63 との対応関
係は、図示していないが、正極性の場合（Ｖ0 〜Ｖ63）
とほぼ同様である。FIG. 8 shows the value (1) of the input image data D.
Hexadecimal display and binary display) and positive gradation voltage V0 to
The correspondence with V63 is shown in a table (numerical value). Although the correspondence between the value of the input image data D and the negative polarity gradation voltages V'0 to V'63 is not shown, in the case of the positive polarity (V0 to V63)
It is almost the same as
【００６２】デコーダ４２は、レベル変換回路４０より
全ビット有効の画像データＤまたは上位３ビット有効の
画像データＤ’を入力するとともに、コントローラ１２
より１ライン（１水平走査期間ＴH ）毎に論理値の反転
するライン反転制御信号ＰＯＬを受け取る。The decoder 42 inputs the image data D of all bits valid or the image data D ′ of upper 3 bits valid from the level conversion circuit 40 and the controller 12
Then, a line inversion control signal POL whose logical value is inverted every one line (one horizontal scanning period TH) is received.
【００６３】ＰＯＬがＨレベルのとき、デコーダ４２
は、正極性側の６４個の出力ｃ0 〜ｃ63の中から画像デ
ータＤ（Ｄ’）の値に対応するもの（たとえばｃj ）を
アクティブにする。そうすると、正極性出力回路４４Ａ
では、そのアクティブ状態のデコーダ出力ｃj に対応す
るアナログスイッチｅj がオンし、正極性階調電圧生成
回路３０Ａからの該当階調電圧Ｖj が該アナログスイッ
チｅj を介して出力パッド４６側に出力される。When POL is at the H level, the decoder 42
Activates the one (for example, cj) corresponding to the value of the image data D (D ') from the 64 outputs c0 to c63 on the positive polarity side. Then, the positive output circuit 44A
Then, the analog switch ej corresponding to the decoder output cj in the active state is turned on, and the corresponding gradation voltage Vj from the positive polarity gradation voltage generating circuit 30A is output to the output pad 46 via the analog switch ej. .
【００６４】ＰＯＬがＬレベルのときは、デコーダ４２
は、負極性側の６４個の出力ｃ'0〜ｃ'63 の中から画像
データＤ（Ｄ’）の値に対応するもの（たとえばｃ'j）
をアクティブにする。そうすると、負極性出力回路４４
Ｂでは、そのアクティブ状態のデコーダ出力ｃ'jに対応
するアナログスイッチｅ'jがオンし、負極性階調電圧生
成回路３０Ｂからの該当階調電圧Ｖ'jが該アナログスイ
ッチｅ'jを介して出力パッド４６側に出力される。When POL is at L level, the decoder 42
Is the one corresponding to the value of the image data D (D ') from the 64 outputs c'0 to c'63 on the negative polarity side (for example, c'j).
Activate Then, the negative polarity output circuit 44
In B, the analog switch e'j corresponding to the decoder output c'j in the active state is turned on, and the corresponding gray scale voltage V'j from the negative polarity gray scale voltage generation circuit 30B passes through the analog switch e'j. Is output to the output pad 46 side.
【００６５】次に、図１０の波形につき本実施例におけ
る作用を示す。Next, the operation of this embodiment will be described with reference to the waveform of FIG.
【００６６】本実施例では、各ラインの画素駆動期間Ｔ
H が開始直後に設定された所定時間の第１の期間Ｔa と
残存時間の第２の期間Ｔb とに分割されている。コント
ローラ１２より階調調節回路３２のマスク回路３４に与
えられるマスク制御信号CTRLは、第１の期間Ｔa 中は論
理値“１”の状態をとり、第２の期間Ｔb 中は論理値
“０”の状態をとる。In this embodiment, the pixel driving period T for each line
H is divided into a first period Ta of a predetermined time set immediately after the start and a second period Tb of the remaining time. The mask control signal CTRL applied from the controller 12 to the mask circuit 34 of the gradation adjusting circuit 32 has a state of a logical value “1” during the first period Ta, and has a logical value “0” during the second period Tb. Take the state of.
【００６７】これにより、第１の期間Ｔa 中は、マスク
回路３４のマスク作用により、入力画像データＤが、下
位３ビット［ｄ0 ｄ1 ｄ2 ］を強制的に“０”値［００
０］とし上位３ビット［ｄ3 ｄ4 ｄ5 ］だけを有効ビッ
トとする画像データＤ’［０００ｄ3 ｄ4 ｄ5 ］に変換
される。この上位３ビット有意の画像データＤ’がデコ
ーダ４２でデコードされ、そのデータ値に対応した階調
電圧が選択される。As a result, during the first period Ta, the input image data D is forcibly changed from the lower three bits [d0 d1 d2] to the "0" value [00] by the masking operation of the mask circuit 34.
0], and converted into image data D '[000d3 d4 d5] having only the upper three bits [d3 d4 d5] as effective bits. The upper three bits of significant image data D 'are decoded by the decoder 42, and a gradation voltage corresponding to the data value is selected.
【００６８】ここで、デコードされる画像データＤ’
は、本来の入力画像データＤよりも下位３ビットの値だ
け小さな値を有するとともに、入力画像データＤの全ビ
ットの値に対応する階調電圧より小さい側の最も近接し
たγ補正用基準電圧GMA に対応する階調電圧を指定す
る。Here, the decoded image data D '
Has a value smaller by the lower three bits than the original input image data D, and has the closest γ correction reference voltage GMA on the side smaller than the gradation voltage corresponding to the values of all the bits of the input image data D. Is specified.
【００６９】たとえば、入力画像データＤが［００１０
１０］とすると、この本来のデータ値に対応する階調電
圧は正極性ではＶ10、負極性ではＶ'10 である。この場
合、マスク処理後の画像データＤ’は［００１０００］
であり、このデータ値に対応する階調電圧は正極性では
Ｖ8 、負極性ではＶ'8 である。つまり、正極性および
負極性のいずれの場合でも、画像データＤ’で指定され
る階調電圧Ｖ8 （Ｖ'8）は、入力画像データＤの本来指
定する階調電圧Ｖ10（Ｖ'10)と比較して下位３ビットの
値に応じた階調数だけ対向電極電圧ＣＯＭに対する電圧
差（絶対値）の大きい方に移行し、しかもγ補正用基準
電圧GMA2（GMA17 ）に対応する。For example, if the input image data D is [0010
10], the gray scale voltage corresponding to the original data value is V10 for positive polarity and V'10 for negative polarity. In this case, the image data D ′ after the mask processing is [001000]
The gradation voltage corresponding to this data value is V8 for positive polarity and V'8 for negative polarity. That is, in either case of the positive polarity or the negative polarity, the gradation voltage V8 (V'8) specified by the image data D 'is the same as the gradation voltage V10 (V'10) originally specified of the input image data D. By comparison, the voltage shifts to the larger voltage difference (absolute value) with respect to the common electrode voltage COM by the number of gradations corresponding to the value of the lower three bits, and corresponds to the gamma correction reference voltage GMA2 (GMA17).
【００７０】こうして、第１の期間Ｔa 中は、対向電極
電圧ＣＯＭに対して本来の階調電圧よりも絶対値の大き
い最近接のγ補正用基準電圧GMA が階調電圧Ｖとして出
力回路４４および出力パッド４６を介して対応信号線Ｘ
j に供給される。γ補正用基準電圧GMA は、γ補正用基
準電源１６より発生される電源電圧であり、しかも階調
電圧生成回路３０の分圧抵抗を通らずに供給されるた
め、信号線Ｘj に対する駆動能力が大きい。In this way, during the first period Ta, the closest gamma correction reference voltage GMA having an absolute value larger than the original gradation voltage with respect to the common electrode voltage COM is set as the gradation voltage V as the output circuit 44 and the output circuit 44. The corresponding signal line X via the output pad 46
supplied to j. The γ-correction reference voltage GMA is a power supply voltage generated from the γ-correction reference power supply 16 and is supplied without passing through the voltage-dividing resistor of the gradation voltage generation circuit 30, so that the driving capability for the signal line Xj is reduced. large.
【００７１】これにより、図１０に示すように、各ライ
ンの画素駆動期間ＴH の開始直後に各信号線Ｘj で極性
反転のチャージまたはディスチャージが迅速かつ強力に
行われる。As a result, as shown in FIG. 10, immediately after the start of the pixel driving period TH of each line, the charge or discharge of the polarity inversion is rapidly and strongly performed on each signal line Xj.
【００７２】第１の期間Ｔa が終了すると、第２の期間
Ｔb に入る。第２の期間Ｔb では、マスク回路３４が実
質的にスルー状態となり、入力画像データＤの全ビット
がそのままの値でデコーダ４２に入力されることによ
り、入力画像データＤの本来（全ビット）の値に対応し
た階調電圧Ｖj に切り替わる。After the end of the first period Ta, the operation enters the second period Tb. In the second period Tb, the mask circuit 34 is substantially in a through state, and all the bits of the input image data D are input to the decoder 42 as they are, so that the original (all bits) of the input image data D The voltage is switched to the gradation voltage Vj corresponding to the value.
【００７３】この本来の階調電圧Ｖj は、それまで選択
されていた階調電圧つまりγ補正用基準電圧GMA よりも
下位３ビットの値分だけ階調度の低い電圧レベルを有す
る。これにより、信号線Ｘの電圧が目的のレベルに移行
し、結果として当該画素電極Ｐに所望の階調電圧が印加
（書き込み）される。The original gradation voltage Vj has a voltage level whose gradation is lower by the value of the lower three bits than the gradation voltage selected up to that time, that is, the γ correction reference voltage GMA. As a result, the voltage of the signal line X shifts to a target level, and as a result, a desired gradation voltage is applied (written) to the pixel electrode P.
【００７４】図１０において、破線Ｑ，Ｑ’は画素電極
に印加される電圧を示す。本実施例では、上記したよう
に、画素駆動期間ＴH の開始直後に本来以上の駆動力で
極性反転のチャージまたはディスチャージを行う。これ
により、信号線Ｘないし薄膜トランジスタＴＦＴの階調
電圧書き込みの電流経路の抵抗値が塵埃等の付着によっ
て少々高くなっていても、本来以上の駆動力を有するチ
ャージまたはディスチャージによって安定確実に所望の
書き込み電圧に到達させることができる。したがって、
従来の駆動方式では表示不良となっていた画素にも所望
の電圧を書き込むことができ、結果として液晶パネルの
歩留りを向上させることができる。In FIG. 10, broken lines Q and Q ′ indicate voltages applied to the pixel electrodes. In this embodiment, as described above, immediately after the start of the pixel driving period TH, charge or discharge of polarity inversion is performed with a driving force higher than the original driving force. Accordingly, even if the resistance value of the current path for writing the gradation voltage of the signal line X or the thin film transistor TFT is slightly increased due to the adhesion of dust or the like, the desired writing can be stably and surely performed by the charge or discharge having a driving force higher than the original. Voltage can be reached. Therefore,
A desired voltage can be written to a pixel having a display failure in the conventional driving method, and as a result, the yield of the liquid crystal panel can be improved.
【００７５】また、本実施例では、画素駆動期間ＴH の
開始直後におけるチャージ（充電）およびディスチャー
ジ（放電）をγ補正用基準電源１６からの基準電源GMA
によって行うので、階調電圧生成回路３０の分圧抵抗を
介して信号線Ｘに供給する電流を少なくすることができ
る。したがって、階調電圧生成回路３０において抵抗値
の高い分圧抵抗を使用することができ、それによって定
常時に抵抗分圧回路を流れる電流に因る消費電力を大幅
に少なくすることができる。In this embodiment, charging (charging) and discharging (discharging) immediately after the start of the pixel driving period TH is performed by using the reference power supply GMA from the γ correction reference power supply 16.
Therefore, the current supplied to the signal line X via the voltage dividing resistor of the gradation voltage generation circuit 30 can be reduced. Therefore, a voltage dividing resistor having a high resistance value can be used in the gradation voltage generating circuit 30, whereby power consumption due to a current flowing through the resistance voltage dividing circuit in a steady state can be significantly reduced.
【００７６】次に、図１１〜図１６につき本実施例の変
形例および他の実施例を説明する。なお、上記実施例の
ものと同一の構成・機能を有する部分には同一の符号を
付している。Next, a modification of this embodiment and other embodiments will be described with reference to FIGS. The parts having the same configuration and function as those of the above embodiment are denoted by the same reference numerals.
【００７７】図１１に示す変形例は、正極性および負極
性の出力回路４４Ａ，４４Ｂと出力パッド４６との間に
出力アンプ４８，５０を挿入したものである。これらの
出力アンプ４８，５０は、インピーダンス変換機能を有
する演算増幅器の電圧フォロアで構成されてよい。出力
アンプ４８，５０の入力インピーダンスが非常に高いた
め、階調電圧生成回路３０の出力電流を一層少なくし、
低消費電力化をはかることができる。In the modification shown in FIG. 11, output amplifiers 48 and 50 are inserted between output circuits 44A and 44B of positive and negative polarities and an output pad 46. These output amplifiers 48 and 50 may be constituted by a voltage follower of an operational amplifier having an impedance conversion function. Since the input impedances of the output amplifiers 48 and 50 are very high, the output current of the gradation voltage generation circuit 30 is further reduced,
Low power consumption can be achieved.
【００７８】図１２に示す構成は、γ補正用基準電源１
６に代えて、一対の基準電源電圧ＶDD1 ，ＶSS1 を基に
階調電圧生成回路５２内で分圧抵抗により全ての所要の
階調電圧Ｖ0 〜Ｖ63，Ｖ'0〜Ｖ'63 を生成するようにし
たものである。The configuration shown in FIG.
Instead of 6, all necessary gradation voltages V0 to V63 and V'0 to V'63 are generated by a voltage dividing resistor in the gradation voltage generation circuit 52 based on a pair of reference power supply voltages VDD1 and VSS1. It was made.
【００７９】図１３に、階調電圧生成回路５２の回路構
成を示す。図示のように、外部電源（図示せず）からの
電源電圧ＶDD1 （たとえば１０ボルト）、ＶSS1 （たと
えば０ボルト）が両端の入力端子に入力され、両入力端
子の間に接続されている直列抵抗回路の１２７個のノー
ドまたはタップより分圧電圧として正極性の階調電圧Ｖ
0 〜Ｖ63および負極性の階調電圧Ｖ'0〜Ｖ'63 が取り出
される。FIG. 13 shows a circuit configuration of the gradation voltage generation circuit 52. As shown, power supply voltages VDD1 (for example, 10 volts) and VSS1 (for example, 0 volts) from an external power supply (not shown) are input to input terminals at both ends, and a series resistor connected between the two input terminals. A positive gradation voltage V as a divided voltage from the 127 nodes or taps of the circuit
0 to V63 and the negative gradation voltages V'0 to V'63 are taken out.
【００８０】かかる構成例によっても、画素駆動期間Ｔ
H の開始直後の第１の期間Ｔa で、目的の電圧よりも絶
対値の高い電圧で駆動することにより、安定確実に所望
の書き込み電圧に到達させることができる。According to this configuration example, the pixel driving period T
By driving with a voltage having an absolute value higher than the target voltage in the first period Ta immediately after the start of H, a desired write voltage can be stably and reliably reached.
【００８１】図１４の構成例は、階調調節回路３２にお
いてマスク回路３４によるマスキング対象となる入力画
像データＤのビットを下位４ビット［ｄ0 ｄ1 ｄ2 ｄ3
］としたものである。In the configuration example of FIG. 14, in the gradation adjusting circuit 32, the bits of the input image data D to be masked by the mask circuit 34 are changed to the lower 4 bits [d0 d1 d2 d3
].
【００８２】この場合、第１の期間Ｔa 中は、入力画像
データＤの上位２ビットで指定される階調電圧、つまり
Ｖ0 （Ｖ'0) ，Ｖ16（Ｖ'16) ，Ｖ32（Ｖ'32)，Ｖ63
（Ｖ'63)の中で画像データＤの全ビットの値に対応する
本来の階調電圧よりも階調度（対向電極電圧ＣＯＭに対
する絶対値）の大きい最近接のものが選択的に出力され
る。第２の期間Ｔb では、入力画像データＤの全ビット
で指定される本来の階調電圧Ｖj が選択される。In this case, during the first period Ta, the gradation voltages specified by the upper two bits of the input image data D, that is, V0 (V'0), V16 (V'16), V32 (V'32) ), V63
Of (V'63), the closest one having a higher gradation (absolute value with respect to the common electrode voltage COM) than the original gradation voltage corresponding to the values of all the bits of the image data D is selectively output. . In the second period Tb, the original gradation voltage Vj specified by all the bits of the input image data D is selected.
【００８３】図１５の構成例は、階調調節回路３２にお
いてマスク回路３４によるマスキング対象となる入力画
像データＤのビットを下位２ビット［ｄ0 ｄ1 ］とした
ものである。In the configuration example of FIG. 15, the bits of the input image data D to be masked by the mask circuit 34 in the gradation adjusting circuit 32 are set to the lower two bits [d0 d1].
【００８４】この場合、第１の期間Ｔa 中は、入力画像
データＤの上位４ビットで指定される階調電圧、つまり
Ｖ0 （Ｖ'0) ，Ｖ4 （Ｖ'4) ，Ｖ8 （Ｖ'8) ，…Ｖ63
（Ｖ'63)の中で画像データＤの全ビットの値に対応する
本来の階調電圧よりも階調度（対向電極電圧ＣＯＭに対
する絶対値）の大きい最近接のものが選択的に出力され
る。第２の期間Ｔb では、入力画像データＤの全ビット
で指定される本来の階調電圧Ｖj が選択される。In this case, during the first period Ta, the gradation voltages specified by the upper 4 bits of the input image data D, ie, V0 (V'0), V4 (V'4), V8 (V'8) ), V63
Of (V'63), the closest one having a higher gradation (absolute value with respect to the common electrode voltage COM) than the original gradation voltage corresponding to the values of all the bits of the image data D is selectively output. . In the second period Tb, the original gradation voltage Vj specified by all the bits of the input image data D is selected.
【００８５】なお、階調調節回路３２は、ラッチ回路２
６ｊとレベル変換回路４０との間に限定されるものでは
なく、画像データＤの信号パス上におけるラッチ回路の
後の任意の位置に設けることが可能である。Note that the gradation adjusting circuit 32
It is not limited to the position between 6j and the level conversion circuit 40, and may be provided at an arbitrary position after the latch circuit on the signal path of the image data D.
【００８６】図１６の構成例は、図１１の構成において
正極性および負極性側にそれぞれ補助出力回路５４，５
６を設けたものである。各補助出力回路５４，５６は、
入力するγ補正用基準電圧GMA に等しい個数（９個）の
アナログスイッチを並列接続したものでよく、各アナロ
グスイッチの制御端子にデコーダ４２からの各対応する
デコード出力ｆを受け取る。The configuration example of FIG. 16 is different from the configuration of FIG. 11 in that auxiliary output circuits 54 and 5 are provided on the positive and negative sides, respectively.
6 is provided. Each of the auxiliary output circuits 54 and 56
The number (nine) of analog switches equal to the input gamma correction reference voltage GMA may be connected in parallel, and the corresponding decode output f from the decoder 42 is received at the control terminal of each analog switch.
【００８７】ここで、デコーダ４２からの補助出力回路
５４，５６に対するデコード出力［ｆ1 〜ｆ9 ］，［ｆ
10〜ｆ18］は、第１の期間Ｔa 中にマスク処理後の画像
データＤ’（入力画像データＤの上位３ビット）をデコ
ードして択一的に活性化されるもので、正極性および負
極性出力回路４４Ａ，４４Ｂに対するデコード出力［ｃ
0 ，ｃ8 ，…ｃ63］，［ｃ'63 ，ｃ'56 ，…ｃ'0］にそ
れぞれ相当する。Here, the decode outputs [f1 to f9] and [f] from the decoder 42 to the auxiliary output circuits 54 and 56
10 to f18] are selectively activated by decoding the masked image data D '(upper three bits of the input image data D) during the first period Ta, and are selectively activated. Output to the output circuits 44A and 44B [c
0, c8,... C63] and [c'63, c'56,... C'0].
【００８８】この構成例によれば、第１の期間Ｔa にお
けるチャージまたはディスチャージを補助出力回路５
４，５６を介して高速に行うことができ、出力アンプ４
８，５０の電流負担を少なくすることができる。According to this configuration example, charging or discharging in the first period Ta is performed by the auxiliary output circuit 5.
4 and 56, and can be performed at high speed.
The current burden of 8,50 can be reduced.
【００８９】図１７の構成例は、正極性階調電圧生成回
路３０Ａからの正極性階調電圧Ｖ0〜Ｖ63と負極性階調
電圧生成回路３０Ｂからの負極性階調電圧Ｖ'0〜Ｖ'63
とを切替スイッチ５８により反転制御信号ＰＯＬに応じ
て所定のライン周期で切り替えることで、正極性と負極
性とで出力回路４４を共通化したものである。In the configuration example of FIG. 17, the positive gradation voltages V0 to V63 from the positive gradation voltage generating circuit 30A and the negative gradation voltages V'0 to V 'from the negative gradation voltage generating circuit 30B are used. 63
Are switched at a predetermined line cycle by the changeover switch 58 in accordance with the inversion control signal POL, so that the output circuit 44 is shared by the positive polarity and the negative polarity.
【００９０】図１８の構成例は、各隣合う２つのチャン
ネル分の駆動部において、左側のＤＡコンバータ２８Ａ
および出力アンプ４７Ａを正極性の階調電圧専用に構成
するとともに右側のＤＡコンバータ２８Ｂおよび出力ア
ンプ４７Ｂを負極性の階調電圧専用に構成し、両ＤＡコ
ンバータ２８Ａ，２８Ｂの前段に設けた第１切換回路６
０Ａ，６０Ｂと両出力アンプ４７Ａ，４７Ｂの後段に設
けた第２切換回路６２Ａ，６２Ｂとを所定の周期たとえ
ばライン周期かつフレーム周期で切り換えることによ
り、コモン一定駆動法と完全ドット反転（１画素毎の反
転）とを実現させるものである。FIG. 18 shows an example of a configuration in which the left DA converter 28A is used in a driving unit for two adjacent channels.
In addition, a first DA converter 28B and an output amplifier 47B on the right side are configured exclusively for a negative gradation voltage, and the first amplifier provided before the two DA converters 28A and 28B. Switching circuit 6
0A, 60B and the second switching circuits 62A, 62B provided at the subsequent stage of both output amplifiers 47A, 47B at a predetermined period, for example, a line period and a frame period, to achieve a common constant driving method and complete dot inversion (for each pixel). Inversion).
【００９１】なお、上記した実施例において、種々の変
形が可能である。たとえば、ＤＡコンバータ２８のデコ
ーダは任意のロジック回路で構成することが可能であ
り、ＲＯＭ型のデコーダで構成することも可能である。
データラッチ回路２４，２６等のデータ転送手段も種々
の形式が可能である。レベル変換回路４０は、必要に応
じて、たとえば本実施例の信号線ドライバをコモン反転
駆動法に適用する場合は省くことが可能である。In the above-described embodiment, various modifications are possible. For example, the decoder of the DA converter 28 can be constituted by an arbitrary logic circuit, and can also be constituted by a ROM type decoder.
Various types of data transfer means such as the data latch circuits 24 and 26 are also possible. The level conversion circuit 40 can be omitted as necessary, for example, when the signal line driver of the present embodiment is applied to the common inversion driving method.
【００９２】[0092]
【発明の効果】以上説明したように、本発明の信号線駆
動回路によれば、液晶パネルの信号線に対するチャージ
およびディスチャージ特性を改善し、欠陥画素を少なく
して、液晶パネルの歩留りを向上させることができる。
また、低消費電力化を実現することができる。As described above, according to the signal line driving circuit of the present invention, the charge and discharge characteristics for the signal lines of the liquid crystal panel are improved, the number of defective pixels is reduced, and the yield of the liquid crystal panel is improved. be able to.
Further, low power consumption can be realized.
【図１】本発明の一実施例によるアクティブマトリクス
方式のフルカラーＴＦＴ−ＬＣＤの構成を示すブロック
図である。FIG. 1 is a block diagram showing a configuration of an active matrix type full-color TFT-LCD according to an embodiment of the present invention.
【図２】実施例の信号線ドライバの回路構成を示す図で
ある。FIG. 2 is a diagram illustrating a circuit configuration of a signal line driver according to an embodiment.
【図３】実施例の信号線ドライバにおける１チャンネル
分の駆動回路の回路構成を示す図である。FIG. 3 is a diagram illustrating a circuit configuration of a drive circuit for one channel in the signal line driver according to the embodiment.
【図４】実施例における階調調節回路内のマスク回路の
回路構成例を示す図である。FIG. 4 is a diagram illustrating a circuit configuration example of a mask circuit in a gradation adjustment circuit according to an embodiment.
【図５】実施例における正極性出力回路および正極性階
調電圧生成回路の回路構成を示す図である。FIG. 5 is a diagram showing a circuit configuration of a positive polarity output circuit and a positive polarity gradation voltage generation circuit in the example.
【図６】実施例における負極性出力回路および負極性階
調電圧生成回路の回路構成を示す図である。FIG. 6 is a diagram showing a circuit configuration of a negative polarity output circuit and a negative polarity gradation voltage generation circuit in the example.
【図７】実施例におけるγ補正曲線を示す図である。FIG. 7 is a diagram illustrating a γ correction curve in the example.
【図８】実施例におけるγ補正テーブルを示す図であ
る。FIG. 8 is a diagram illustrating a γ correction table in the embodiment.
【図９】実施例におけるγ補正テーブルを示す図であ
る。FIG. 9 is a diagram illustrating a γ correction table in the embodiment.
【図１０】実施例における作用を説明するための各部の
波形を示す図である。FIG. 10 is a diagram showing waveforms of respective units for explaining the operation in the embodiment.
【図１１】変形例の構成を示すブロック図である。FIG. 11 is a block diagram showing a configuration of a modification.
【図１２】変形例の構成を示すブロック図である。FIG. 12 is a block diagram showing a configuration of a modification.
【図１３】変形例における階調電圧生成回路の回路構成
を示す図である。FIG. 13 is a diagram illustrating a circuit configuration of a gradation voltage generation circuit according to a modification.
【図１４】変形例の構成を示すブロック図である。FIG. 14 is a block diagram showing a configuration of a modification.
【図１５】変形例の構成を示すブロック図である。FIG. 15 is a block diagram showing a configuration of a modification.
【図１６】変形例の構成を示すブロック図である。FIG. 16 is a block diagram showing a configuration of a modification.
【図１７】変形例の構成を示すブロック図である。FIG. 17 is a block diagram showing a configuration of a modification.
【図１８】変形例の構成を示すブロック図である。FIG. 18 is a block diagram showing a configuration of a modification.
【図１９】ＴＦＴ液晶パネルの回路構成を示す図であ
る。FIG. 19 is a diagram showing a circuit configuration of a TFT liquid crystal panel.
【図２０】従来の信号線駆動回路の回路構成を示すブロ
ック図である。FIG. 20 is a block diagram showing a circuit configuration of a conventional signal line driving circuit.
【図２１】従来の信号線駆動回路の作用を説明するため
の各部の波形を示す図である。FIG. 21 is a diagram showing waveforms at various portions for explaining the operation of the conventional signal line driving circuit.
１０ ＴＦＴ液晶パネル １２ コントローラ １４ 画像信号処理回路 １６ γ補正用基準電源 Ｓ1 ，Ｓ2 … 信号線ドライバ ２４，２６ データラッチ回路 ３０ 階調電圧生成回路 ３０Ａ 正極性階調電圧生成回路 ３０Ｂ 正極性階調電圧生成回路 ３２ 階調制御回路 ３４ マスク回路 ４２ デコーダ ４４ 出力回路 REFERENCE SIGNS LIST 10 TFT liquid crystal panel 12 controller 14 image signal processing circuit 16 gamma correction reference power supply S1, S2 ... signal line driver 24, 26 data latch circuit 30 gradation voltage generation circuit 30A positive gradation voltage generation circuit 30B positive gradation voltage Generation circuit 32 gradation control circuit 34 mask circuit 42 decoder 44 output circuit
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１０年１１月９日（１９９８．１１．
９）[Submission date] November 9, 1998 (1998.11.
9)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求項の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００９】この信号線駆動回路において、ラッチ回路
１００には、１ライン周期で与えられるタイミングパル
スＴＰに応動して１画素分の入力画像データＤが取り込
まれる。画像データＤは、そのビット数ｎで表現可能な
２ｎ 個の表示階調の中のいずれか１つをそのデータ値
（ｄ０，ｄ１，……ｄｎ−１）で指定する階調データで
ある。In this signal line driving circuit, input image data D for one pixel is taken into the latch circuit 100 in response to a timing pulse TP given in one line cycle. The image data D can be represented by the number of bits n.
This is grayscale data in which any one of 2 n display grayscales is designated by its data value (d0, d1,... Dn-1).
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１１】デコーダ１０４の後段に設けられている出
力回路１０６には、抵抗分圧回路からなる階調電圧発生
回路１０８より、設定された全て（２ｎ 個）の表示階調
にそれぞれ対応した電圧レベルを有する複数の階調電圧
Ｖ０〜ＶＫ−１，Ｖ’０〜Ｖ’Ｋ−１（Ｋ＝２ｎ ）が供
給される。An output circuit 106 provided at a stage subsequent to the decoder 104 supplies a voltage corresponding to all ( 2 n ) display gradations set by a gradation voltage generation circuit 108 composed of a resistance voltage dividing circuit. A plurality of gradation voltages V0 to VK-1 and V'0 to V'K-1 (K = 2n ) having levels are supplied.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２７[Correction target item name] 0027
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２７】請求項３に記載の発明は、上記請求項１に
記載の発明の構成において、前記第１または第２の階調
電圧発生手段が、前記複数の正極性階調電圧または負極
性階調電圧のうち前記階調データの上位Ｍビットで指定
される２Ｍ ＋１個の階調電圧を基準電圧として発生する
基準電圧電源と、前記基準電圧電源からの前記２Ｍ ＋１
個の基準電圧を所定の抵抗値を有する複数個の抵抗で分
圧して残りの階調電圧を生成する抵抗分圧回路とを有す
ることを特徴とする。According to a third aspect of the present invention, in the configuration of the first aspect of the present invention, the first or second grayscale voltage generating means includes a plurality of positive grayscale voltages or negative grayscale voltages. A reference voltage power supply for generating, as a reference voltage, 2 M +1 gray scale voltages specified by the upper M bits of the gray scale data among the adjustment voltages, and the 2 M +1 from the reference voltage power supply
A resistive voltage dividing circuit for dividing the reference voltages by a plurality of resistors having a predetermined resistance value to generate the remaining gradation voltages.
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２８[Correction target item name] 0028
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２８】請求項４に記載の発明は、マトリクス状に
配置された複数の画素電極と１つの対向電極との間に液
晶が充填され、各々の前記画素電極は各対応する薄膜ト
ランジスタを介して各対応する信号線に電気的に接続さ
れるとともに、前記薄膜トランジスタの制御端子は各対
応するゲート線に電気的に接続され、前記対向電極には
所定の対向電極電圧が印加され、各々の前記画素電極に
は各対応する前記ゲート線が駆動される度毎に所望の表
示階調に対応した電圧レベルを有する階調電圧が前記信
号線および前記薄膜トランジスタを介して印加されるよ
うに構成された液晶ディスプレイ用の信号線駆動回路に
おいて、各々の前記信号線に対してライン周期で与えら
れる１画素分の所望の表示階調を表すＮビット（Ｎ＞
２）のディジタル階調データを保持するデータラッチ手
段と、前記対向電極電圧に対して相対的に正の極性を有
し、かつ設定された全ての表示階調にそれぞれ対応した
電圧レベルを有する複数の正極性階調電圧のうち前記階
調データの上位Ｍビット（Ｍ＜Ｎ）で指定可能な２Ｍ ＋
１個の階調電圧を基準電圧として発生する第１の基準電
圧電源と、前記第１の基準電圧電源より与えられる前記
２Ｍ ＋１個の基準電圧を所定の抵抗値を有する複数個の
抵抗で分圧して前記複数の正極性階調電圧を発生する第
１の抵抗分圧回路と、前記対向電極電圧に対して相対的
に負の極性を有し、かつ設定された全ての表示階調にそ
れぞれ対応した電圧レベルを有する複数の負極性階調電
圧のうち前記階調データの上位Ｍビットで指定可能な２
Ｍ ＋１個の階調電圧を基準電圧として発生する第２の基
準電圧電源と、前記第２の基準電圧電源より与えられる
前記２Ｍ ＋１個の基準電圧を所定の抵抗値を有する複数
個の抵抗で分圧して前記複数の負極性階調電圧を発生す
る第２の抵抗分圧回路と、１ライン分の液晶駆動期間の
うち開始直後の第１の期間は前記階調データの上位Ｍビ
ット（Ｍ＜Ｎ）をデコードして、前記第１の基準電圧電
源より与えられる前記２Ｍ ＋１個の正極性階調電圧もし
くは負極性階調電圧の中から前記上位Ｍビットに対応し
た階調電圧を選択して前記信号線上に出力し、残りの第
２の期間は前記階調データの全ビットをデコードして、
前記第１または第２の抵抗分圧回路より与えられる前記
複数の正極性階調電圧もしくは負極性階調電圧の中から
前記全ビットに対応した階調電圧を選択して前記信号線
上に出力するディジタル・アナログ変換手段とを有する
構成とした。According to a fourth aspect of the present invention, a liquid crystal is filled between a plurality of pixel electrodes arranged in a matrix and one counter electrode, and each of the pixel electrodes is connected via a corresponding thin film transistor. A control terminal of the thin film transistor is electrically connected to a corresponding gate line, a predetermined counter electrode voltage is applied to the counter electrode, and each of the pixel electrodes is electrically connected to a corresponding signal line. A liquid crystal display configured such that a gray scale voltage having a voltage level corresponding to a desired display gray scale is applied via the signal line and the thin film transistor every time each corresponding gate line is driven. Bit lines (N> N) representing a desired display gradation for one pixel given in a line cycle for each of the signal lines.
2) data latch means for holding digital gradation data, and a plurality of data latches each having a positive polarity relative to the common electrode voltage and having a voltage level corresponding to each of all set display gradations. 2 M + that can be specified by the upper M bits (M <N) of the grayscale data among the positive grayscale voltages of
A first reference voltage power supply for generating one gray scale voltage as a reference voltage; and a first reference voltage power supply provided from the first reference voltage power supply.
A first resistance voltage dividing circuit that divides 2 M +1 reference voltages by a plurality of resistors having a predetermined resistance value to generate the plurality of positive gradation voltages; to have a negative polarity, and which can be specified by the higher M bits of the gradation data of the plurality of negative polarity gray scale voltages having a voltage level corresponding respectively to all of the display gradation is set 2
A second reference voltage power supply for generating M + 1 gray scale voltages as reference voltages, and a plurality of resistors having a predetermined resistance value based on the 2 M +1 reference voltages supplied from the second reference voltage power supply And a second resistive voltage dividing circuit for generating the plurality of negative polarity gray scale voltages, and a first period immediately after the start of a liquid crystal driving period for one line, the upper M bits of the gray scale data ( M <N) and decodes the gray scale voltage corresponding to the upper M bits from the 2 M +1 positive gray scale voltages or negative gray scale voltages supplied from the first reference voltage power supply. And outputs it on the signal line, and decodes all bits of the grayscale data during the remaining second period.
A gray scale voltage corresponding to all the bits is selected from the plurality of positive gray scale voltages or negative gray scale voltages supplied from the first or second resistance voltage dividing circuit and output to the signal line. Digital-to-analog conversion means is provided.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA34 NA80 NC13 NC15 NC16 NC22 NC23 NC25 NC26 NC34 ND16 ND34 ND39 ND53 5C006 AA16 AA22 AC27 AF42 AF46 AF51 AF83 BB16 BC06 BC12 BC20 BF03 BF04 BF25 BF26 BF27 BF43 BF46 EB04 FA47 FA56 5C080 AA10 BB05 CC03 DD25 DD26 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ05 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2H093 NA16 NA34 NA80 NC13 NC15 NC16 NC22 NC23 NC25 NC26 NC34 ND16 ND34 ND39 ND53 5C006 AA16 AA22 AC27 AF42 AF46 AF51 AF83 BB16 BC06 BC12 BC20 BF03 BF04 BF25 BF26 BF27 BF43 BF27 BF27 BF27 BF27 5C080 AA10 BB05 CC03 DD25 DD26 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ05
Claims (5)
極と１つの対向電極との間に液晶が充填され、各々の前
記画素電極は各対応する薄膜トランジスタを介して各対
応する信号線に電気的に接続されるとともに、前記薄膜
トランジスタの制御端子は各対応するゲート線に電気的
に接続され、前記対向電極には所定の対向電極電圧が印
加され、各々の前記画素電極には各対応する前記ゲート
線が駆動される度毎に所望の表示階調に対応した電圧レ
ベルを有する階調電圧が前記信号線および前記薄膜トラ
ンジスタを介して印加されるように構成された液晶ディ
スプレイ用の信号線駆動回路において、 前記対向電極電圧に対して相対的に正の極性を有し、か
つ設定された全ての表示階調にそれぞれ対応した電圧レ
ベルを有する複数の正極性階調電圧を発生する第１の階
調電圧発生手段と、 前記対向電極電圧に対して相対的に負の極性を有し、か
つ設定された全ての表示階調にそれぞれ対応した電圧レ
ベルを有する複数の負極性階調電圧を発生する第２の階
調電圧発生手段と、 各々の前記信号線に対してライン周期で与えられる１画
素分の所望の表示階調を表すＮビット（Ｎ＞２）のディ
ジタル階調データを保持するデータラッチ手段と、 １ライン分の液晶駆動期間のうち開始直後の第１の期間
は前記階調データの上位Ｍビット（Ｍ＜Ｎ）をデコード
して、前記第１または第２の階調電圧発生手段より与え
られる前記複数の正極性階調電圧もしくは負極性階調電
圧の中から前記上位Ｍビットの値に対応した階調電圧を
選択して前記信号線上に出力し、残りの第２の期間は前
記階調データの全ビットをデコードして、前記第１また
は第２の階調電圧発生手段より与えられる前記複数の正
極性階調電圧もしくは負極性階調電圧の中から前記全ビ
ットの値に対応した階調電圧を選択して前記信号線上に
出力するディジタル・アナログ変換手段とを有する信号
線駆動回路。A liquid crystal is filled between a plurality of pixel electrodes arranged in a matrix and one counter electrode, and each of the pixel electrodes is electrically connected to a corresponding signal line via a corresponding thin film transistor. And a control terminal of the thin film transistor is electrically connected to a corresponding gate line, a predetermined counter electrode voltage is applied to the counter electrode, and a corresponding gate electrode is applied to each pixel electrode. In a signal line driving circuit for a liquid crystal display, a gradation voltage having a voltage level corresponding to a desired display gradation is applied through the signal line and the thin film transistor every time a line is driven. A plurality of positive gradation electrodes having a positive polarity relative to the common electrode voltage and having voltage levels respectively corresponding to all set display gradations. And a plurality of negative electrodes having a negative polarity relative to the common electrode voltage and having voltage levels respectively corresponding to all set display gray scales. Second gray scale voltage generating means for generating a neutral gray scale voltage, and N-bit (N> 2) digital signals representing a desired display gray scale for one pixel given in a line cycle to each of the signal lines. A data latch means for holding gradation data; and a first period immediately after the start of a liquid crystal driving period for one line, decoding upper M bits (M <N) of the gradation data, and A grayscale voltage corresponding to the value of the upper M bits is selected from the plurality of positive grayscale voltages or negative grayscale voltages provided by the second grayscale voltage generation means, and is output on the signal line. And the remaining second period is A gray scale voltage corresponding to the value of the all bits is decoded from the plurality of positive gray scale voltages or negative gray scale voltages supplied from the first or second gray scale voltage generating means by decoding all bits. And a digital-to-analog conversion means for selecting and outputting on the signal line.
が、少なくとも２つの基準電圧を所定の抵抗値を有する
複数個の抵抗で分圧して前記複数の正極性階調電圧また
は負極性階調電圧を生成する抵抗分圧回路を含むことを
特徴とする請求項１に記載の信号線駆動回路。2. The first or second gray scale voltage generating means divides at least two reference voltages by a plurality of resistors having a predetermined resistance value to divide the plurality of positive gray scale voltages or negative gray scale voltages. 2. The signal line driving circuit according to claim 1, further comprising a resistance voltage dividing circuit for generating a gradation voltage.
が、前記複数の正極性階調電圧または負極性階調電圧の
うち前記階調データの上位Ｍビットで指定される２M ＋
１個の階調電圧を基準電圧として発生する基準電圧電源
と、前記基準電圧電源からの前記２M ＋１個の基準電圧
を所定の抵抗値を有する複数個の抵抗で分圧して残りの
階調電圧を生成する抵抗分圧回路とを有することを特徴
とする請求項１に記載の信号線駆動回路。3. The method according to claim 1, wherein the first or second grayscale voltage generating means is configured to output 2M + specified by upper M bits of the grayscale data among the plurality of positive grayscale voltages or negative grayscale voltages.
A reference voltage power supply for generating one gradation voltage as a reference voltage, and dividing the 2M + 1 reference voltages from the reference voltage power supply by a plurality of resistors having a predetermined resistance value to obtain a remaining gradation voltage 2. The signal line drive circuit according to claim 1, further comprising:
極と１つの対向電極との間に液晶が充填され、各々の前
記画素電極は各対応する薄膜トランジスタを介して各対
応する信号線に電気的に接続されるとともに、前記薄膜
トランジスタの制御端子は各対応するゲート線に電気的
に接続され、前記対向電極には所定の対向電極電圧が印
加され、各々の前記画素電極には各対応する前記ゲート
線が駆動される度毎に所望の表示階調に対応した電圧レ
ベルを有する階調電圧が前記信号線および前記薄膜トラ
ンジスタを介して印加されるように構成された液晶ディ
スプレイ用の信号線駆動回路において、 各々の前記信号線に対してライン周期で与えられる１画
素分の所望の表示階調を表すＮビット（Ｎ＞２）のディ
ジタル階調データを保持するデータラッチ手段と、 前記対向電極電圧に対して相対的に正の極性を有し、か
つ設定された全ての表示階調にそれぞれ対応した電圧レ
ベルを有する複数の正極性階調電圧のうち前記階調デー
タの上位Ｍビット（Ｍ＜Ｎ）で指定可能な２M ＋１個の
階調電圧を基準電圧として発生する第１の基準電圧電源
と、 前記第１の基準電圧電源より与えられる前記２M ＋１個
の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧
して前記複数の正極性階調電圧を発生する第１の抵抗分
圧回路と、 前記対向電極電圧に対して相対的に負の極性を有し、か
つ設定された全ての表示階調にそれぞれ対応した電圧レ
ベルを有する複数の負極性階調電圧のうち前記階調デー
タの上位Ｍビットで指定可能な２M ＋１個の階調電圧を
基準電圧として発生する第２の基準電圧電源と、 前記第２の基準電圧電源より与えられる前記２M ＋１個
の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧
して前記複数の負極性階調電圧を発生する第２の抵抗分
圧回路と、 １ライン分の液晶駆動期間のうち開始直後の第１の期間
は前記階調データの上位Ｍビット（Ｍ＜Ｎ）をデコード
して、前記第１の基準電圧電源より与えられる前記２M
＋１個の正極性階調電圧もしくは負極性階調電圧の中か
ら前記上位Ｍビットに対応した階調電圧を選択して前記
信号線上に出力し、残りの第２の期間は前記階調データ
の全ビットをデコードして、前記第１または第２の抵抗
分圧回路より与えられる前記複数の正極性階調電圧もし
くは負極性階調電圧の中から前記全ビットに対応した階
調電圧を選択して前記信号線上に出力するディジタル・
アナログ変換手段とを有する信号線駆動回路。4. A liquid crystal is filled between a plurality of pixel electrodes arranged in a matrix and one counter electrode, and each of the pixel electrodes is electrically connected to a corresponding signal line via a corresponding thin film transistor. And a control terminal of the thin film transistor is electrically connected to a corresponding gate line, a predetermined counter electrode voltage is applied to the counter electrode, and a corresponding gate electrode is applied to each pixel electrode. In a signal line driving circuit for a liquid crystal display, a gradation voltage having a voltage level corresponding to a desired display gradation is applied through the signal line and the thin film transistor every time a line is driven. A data holding N-bit (N> 2) digital gradation data representing a desired display gradation of one pixel given in a line cycle for each of the signal lines. Latch means, the gray scale among a plurality of positive gray scale voltages having a positive polarity relative to the counter electrode voltage and having voltage levels respectively corresponding to all set display gray scales A first reference voltage power supply that generates 2M + 1 gradation voltages that can be specified by upper M bits (M <N) of data as a reference voltage; and 2M + 1 pieces of 2M + 1 power supplies supplied from the first reference voltage power supply. A first resistance voltage dividing circuit that divides a reference voltage by a plurality of resistors having a predetermined resistance value to generate the plurality of positive gradation voltages; and a negative polarity relatively to the common electrode voltage. And 2M + 1 gray scale voltages that can be specified by the upper M bits of the gray scale data among a plurality of negative gray scale voltages having voltage levels respectively corresponding to all set display gray scales A second reference voltage generated as a reference voltage; And a second resistor for dividing the 2M + 1 reference voltages supplied from the second reference voltage power supply by a plurality of resistors having a predetermined resistance value to generate the plurality of negative gradation voltages. The voltage dividing circuit decodes the upper M bits (M <N) of the grayscale data during a first period immediately after the start of the liquid crystal driving period for one line, and is supplied from the first reference voltage power supply. 2M
A gray scale voltage corresponding to the upper M bits is selected from +1 positive gray scale voltages or negative gray scale voltages and output on the signal line. Decoding all bits and selecting a gray scale voltage corresponding to the all bits from the plurality of positive gray scale voltages or negative gray scale voltages supplied from the first or second resistance voltage dividing circuit. Digital signal output on the signal line
A signal line driving circuit having analog conversion means.
換手段の出力端子に電気的に接続されるとともに、出力
端子が前記信号線に電気的に接続された増幅器を有する
請求項１〜４のいずれかに記載の信号線駆動回路。5. An amplifier according to claim 1, wherein an input terminal is electrically connected to an output terminal of said digital / analog conversion means, and an output terminal is electrically connected to said signal line. 3. The signal line driving circuit according to 1.
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|---|---|---|---|
| JP31360898A JP2000137467A (en) | 1998-11-04 | 1998-11-04 | Signal line driving circuit for liquid crystal display |
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