JPH05211426A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH05211426A JPH05211426A JP1355992A JP1355992A JPH05211426A JP H05211426 A JPH05211426 A JP H05211426A JP 1355992 A JP1355992 A JP 1355992A JP 1355992 A JP1355992 A JP 1355992A JP H05211426 A JPH05211426 A JP H05211426A
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Abstract
(57)【要約】
【目的】差動型の電圧比較回路において、入力信号の差
電圧が過大状態から反転して微小状態に急峻に切り替わ
った時に、比較結果である出力を高速高利得に動作させ
る事を目的とする。 【構成】差動比較回路とスイッチ回路１４及び基準電圧
発生器１１により構成され比較回路は制御信号により一
瞬の間強制的に初期値化すると共に比較動作時は正帰還
回路を構成する。
電圧が過大状態から反転して微小状態に急峻に切り替わ
った時に、比較結果である出力を高速高利得に動作させ
る事を目的とする。 【構成】差動比較回路とスイッチ回路１４及び基準電圧
発生器１１により構成され比較回路は制御信号により一
瞬の間強制的に初期値化すると共に比較動作時は正帰還
回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は主として相補型ＭＯＳト
ランジスタ回路を用いて実現する差動型電圧比較回路に
関する。
ランジスタ回路を用いて実現する差動型電圧比較回路に
関する。
【０００２】
【従来の技術】従来、この種の電圧比較回路には、例え
ば図３のような構成のものがあった。図３は、従来の差
動電圧比較回路の一例の回路図である。Ｐ型ＭＯＳトラ
ンジスタＭＰ１，ＭＰ２は１対の差動入力トランジスタ
であり、Ｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２は電流
ミラー回路構成により差動シングル変換回路を構成して
いる。Ｐ型ＭＯＳトランジスタＭＰ３は定電流源トラン
ジスタでありバイアス端子８より一定バイアスされてい
る。入力端子３は、出力に対し正転入力端子であり入力
端子４は反転入力端子である。Ｃ１，Ｃ２はＭＯＳトラ
ンジスタのドレイン拡散容量，ゲート容量等による寄生
容量である。又、ＭＰ１，ＭＰ２及びＭＮ１，ＭＮ２の
各対のトランジスタのデメンジョンは同一である。
ば図３のような構成のものがあった。図３は、従来の差
動電圧比較回路の一例の回路図である。Ｐ型ＭＯＳトラ
ンジスタＭＰ１，ＭＰ２は１対の差動入力トランジスタ
であり、Ｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２は電流
ミラー回路構成により差動シングル変換回路を構成して
いる。Ｐ型ＭＯＳトランジスタＭＰ３は定電流源トラン
ジスタでありバイアス端子８より一定バイアスされてい
る。入力端子３は、出力に対し正転入力端子であり入力
端子４は反転入力端子である。Ｃ１，Ｃ２はＭＯＳトラ
ンジスタのドレイン拡散容量，ゲート容量等による寄生
容量である。又、ＭＰ１，ＭＰ２及びＭＮ１，ＭＮ２の
各対のトランジスタのデメンジョンは同一である。
【０００３】この回路の動作は、入力端子３，４の電圧
が同一であればバランスが取れた状態となり、出力端子
６は接続点７Ａと同電位となる。一方、端子３への電圧
よりも端子４への電圧が高くなれば、出力端子６の電圧
は降下する。端子４への電圧が低くなれば、端子６の電
圧は上昇する。この比較回路の増幅率は各トランジスタ
が飽和領域で動作している場合には、ＭＰ１，ＭＰ２の
トランスコンダクタンスｇm と出力端子６の出力インピ
ーダンスｒ0 の積ｇm ・ｒ0 となり、一般には１００倍
程度の利得が得られる。又、入力端子３，４への入力差
電圧が過大となった場合には、出力端子６の電圧は、ほ
ぼＭＰ２のソース電位か又は低電位電源線２の電位とな
る。
が同一であればバランスが取れた状態となり、出力端子
６は接続点７Ａと同電位となる。一方、端子３への電圧
よりも端子４への電圧が高くなれば、出力端子６の電圧
は降下する。端子４への電圧が低くなれば、端子６の電
圧は上昇する。この比較回路の増幅率は各トランジスタ
が飽和領域で動作している場合には、ＭＰ１，ＭＰ２の
トランスコンダクタンスｇm と出力端子６の出力インピ
ーダンスｒ0 の積ｇm ・ｒ0 となり、一般には１００倍
程度の利得が得られる。又、入力端子３，４への入力差
電圧が過大となった場合には、出力端子６の電圧は、ほ
ぼＭＰ２のソース電位か又は低電位電源線２の電位とな
る。
【０００４】
【発明が解決しようとする課題】上述した従来の比較回
路を使用して、タイミング信号により入力電圧が切り替
わり、これを比較し、比較した結果を保持回路に保持す
る場合を考える。特に入力端子電圧が急峻に変化する場
合を考える。今、高電位電源線１の電圧を５Ｖ、低電位
電源線２の電圧を接地電位、電流源トランジスタＭＰ３
は２０μＡの電流を流すようにバイアス端子８よりバイ
アスされており、トランジスタＭＰ１，ＭＰ２，ＭＮ
１，ＭＮ２のトランスコンダクタンスｇm を同一とし、
ｇm ＝４×１０-4Ω-1とし、Ｐ型ＭＯＳトランジスタの
スレッショルド電圧を−１Ｖ、Ｎ型ＭＯＳトランジスタ
のスレッショルド電圧を１Ｖとする。ある時刻ｔ0 にお
いて、入力端子３への入力を２．５Ｖ、入力端子４への
入力を２．６Ｖとする。この状態では、差電圧が０．１
Ｖのため、電流源電流は全てＭＰ１に流れＰ２は、カッ
トオフする。ｇm ＝２ＩD ／（ＶGS−ＶT ）により、接
続点９の電位は、３．６Ｖ，接続点７Ａは１．１Ｖとな
る。出力端子６はＭＮ２がオンしているので、接地電位
となる。次に時刻ｔ1 において入力が切り替わり、端子
４の電位が２．６Ｖから２．４８Ｖに急峻に変化した場
合を考える。又、端子３への電位は同一とする。この状
態では最終的には差電圧が１０ｍＶであるから、ＭＰ
１，ＭＰ２の電流差は２μＡとなり、接続点９の電位は
３．５４５Ｖ、接続点７Ａは１．０４５Ｖとなる。出力
端子６は、利得が１００倍とすれば、２．０５Ｖとな
る。（バランスが取れた状態では出力端子は１．０５Ｖ
より） しかしながら、上記の急峻な動作においては、図３に示
すように寄生容量Ｃ１，Ｃ２により過渡的な動作とな
り、ある一定時間を要する。つまり、出力端子６が接地
電位から２．０５Ｖまで変化するためには、寄生容量Ｃ
１に電荷をチャージアップしなければならない。この場
合の時間は、電流差が２μＡであるので、Ｔ＝Ｃ１・Ｖ
／Ｉ（Ｔ：時間，Ｖ：電圧，Ｉ：電流）より、Ｃ１，Ｃ
２を２ｐＦとすると、Ｔ≒２．０５μｓｅｃ必要とな
る。
路を使用して、タイミング信号により入力電圧が切り替
わり、これを比較し、比較した結果を保持回路に保持す
る場合を考える。特に入力端子電圧が急峻に変化する場
合を考える。今、高電位電源線１の電圧を５Ｖ、低電位
電源線２の電圧を接地電位、電流源トランジスタＭＰ３
は２０μＡの電流を流すようにバイアス端子８よりバイ
アスされており、トランジスタＭＰ１，ＭＰ２，ＭＮ
１，ＭＮ２のトランスコンダクタンスｇm を同一とし、
ｇm ＝４×１０-4Ω-1とし、Ｐ型ＭＯＳトランジスタの
スレッショルド電圧を−１Ｖ、Ｎ型ＭＯＳトランジスタ
のスレッショルド電圧を１Ｖとする。ある時刻ｔ0 にお
いて、入力端子３への入力を２．５Ｖ、入力端子４への
入力を２．６Ｖとする。この状態では、差電圧が０．１
Ｖのため、電流源電流は全てＭＰ１に流れＰ２は、カッ
トオフする。ｇm ＝２ＩD ／（ＶGS−ＶT ）により、接
続点９の電位は、３．６Ｖ，接続点７Ａは１．１Ｖとな
る。出力端子６はＭＮ２がオンしているので、接地電位
となる。次に時刻ｔ1 において入力が切り替わり、端子
４の電位が２．６Ｖから２．４８Ｖに急峻に変化した場
合を考える。又、端子３への電位は同一とする。この状
態では最終的には差電圧が１０ｍＶであるから、ＭＰ
１，ＭＰ２の電流差は２μＡとなり、接続点９の電位は
３．５４５Ｖ、接続点７Ａは１．０４５Ｖとなる。出力
端子６は、利得が１００倍とすれば、２．０５Ｖとな
る。（バランスが取れた状態では出力端子は１．０５Ｖ
より） しかしながら、上記の急峻な動作においては、図３に示
すように寄生容量Ｃ１，Ｃ２により過渡的な動作とな
り、ある一定時間を要する。つまり、出力端子６が接地
電位から２．０５Ｖまで変化するためには、寄生容量Ｃ
１に電荷をチャージアップしなければならない。この場
合の時間は、電流差が２μＡであるので、Ｔ＝Ｃ１・Ｖ
／Ｉ（Ｔ：時間，Ｖ：電圧，Ｉ：電流）より、Ｃ１，Ｃ
２を２ｐＦとすると、Ｔ≒２．０５μｓｅｃ必要とな
る。
【０００５】つまり、従来の回路においては、入力の差
電圧が大きい状態から反転して小さな状態に急峻に変化
する場合に、比較結果である出力の変化に多大な時間を
要するという欠点があり、そのため比較回路への入力信
号を切り替えてから比較結果で保持回路へ保持するため
のタイミング信号の時間間隔を大きく取らなければなら
なく、高速での比較が行なえないという欠点がある。
又、入力の差電圧が小さな状態では十分な出力振幅が取
れないという欠点がある。
電圧が大きい状態から反転して小さな状態に急峻に変化
する場合に、比較結果である出力の変化に多大な時間を
要するという欠点があり、そのため比較回路への入力信
号を切り替えてから比較結果で保持回路へ保持するため
のタイミング信号の時間間隔を大きく取らなければなら
なく、高速での比較が行なえないという欠点がある。
又、入力の差電圧が小さな状態では十分な出力振幅が取
れないという欠点がある。
【０００６】
【課題を解決するための手段】本発明の電圧比較回路
は、第１の電源線に接続された定電流源と、一対の第一
導電型ＭＯＳ電界効果トランジスタからなり、前記定電
流源に接続される第１のトランジスタ対と、一対の第二
導電型ＭＯＳ電界効果トランジスタからなり、前記第１
のトランジスタ対に接続される第２のトランジスタ対
と、制御端子からの制御信号によりオン・オフするスイ
ッチ回路と、基準電圧発生器とを含み、前記第１のトラ
ンジスタ対を構成するそれぞれのＭＯＳ電界効果トラン
ジスタは、ソース電極が共通に前記定電流源に接続さ
れ、ゲート電極がそれぞれの入力端子に接続され、ドレ
イン電極が前記第２のトランジスタ対を構成するそれぞ
れのＭＯＳ電界効果トランジスタのドレイン電極にそれ
ぞれ接続されてそれぞれの接続点を互いに相補の出力端
子となし、前記第２のトランジスタ対を構成するそれぞ
れＭＯＳ電界効果トランジスタは、ゲート電極が互いに
相手側のＭＯＳ電界効果トランジスタのドレイン電極に
接続され、ソース電極が共通に第２の電源線に接続さ
れ、前記相補出力端子が、前記スイッチ回路を介して前
記基準電圧発生器の電圧出力端子に接続されていること
を特徴としている。
は、第１の電源線に接続された定電流源と、一対の第一
導電型ＭＯＳ電界効果トランジスタからなり、前記定電
流源に接続される第１のトランジスタ対と、一対の第二
導電型ＭＯＳ電界効果トランジスタからなり、前記第１
のトランジスタ対に接続される第２のトランジスタ対
と、制御端子からの制御信号によりオン・オフするスイ
ッチ回路と、基準電圧発生器とを含み、前記第１のトラ
ンジスタ対を構成するそれぞれのＭＯＳ電界効果トラン
ジスタは、ソース電極が共通に前記定電流源に接続さ
れ、ゲート電極がそれぞれの入力端子に接続され、ドレ
イン電極が前記第２のトランジスタ対を構成するそれぞ
れのＭＯＳ電界効果トランジスタのドレイン電極にそれ
ぞれ接続されてそれぞれの接続点を互いに相補の出力端
子となし、前記第２のトランジスタ対を構成するそれぞ
れＭＯＳ電界効果トランジスタは、ゲート電極が互いに
相手側のＭＯＳ電界効果トランジスタのドレイン電極に
接続され、ソース電極が共通に第２の電源線に接続さ
れ、前記相補出力端子が、前記スイッチ回路を介して前
記基準電圧発生器の電圧出力端子に接続されていること
を特徴としている。
【０００７】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例の回
路図である。本実施例が図３に示す従来の比較回路と異
なるのは、Ｎ型トランジスタＭＮ１，ＭＮ２のゲートが
互いにクロスに相手側のドレインに接続されると共に、
スイッチ回路１４を構成しているＮ型トランジスタＭＮ
３，ＭＮ４の各々のドレイン及び出力端子６，７Ｂにも
接続されており、Ｎ型トランジスタＭＮ３，ＭＮ４のソ
ースは共通に接続され基準電圧発生器１１の基準電圧出
力端子１２に接続され、各々のゲートは共通に接続され
制御端子５に接続されており、前記基準電圧発生器１１
はＰ型トランジスタＭＰ４とＮ型トランジスタＭＮ５及
びインピーダンス変換用演算増幅器１３により構成され
ている点である。基準電圧発生器１１において、ＭＰ４
は定電流源トランジスタでありゲートは、バイアス端子
８に接続され、ドレインはＭＮ５のドレインゲートに接
続されると共に演算増幅器１３の正転入力端子に接続さ
れ、この演算増幅器１３はフォロワ接続され出入が基準
電圧出力端子１２に接続されている。従って、接続点１
５と基準電圧出力端子１２の電圧は同一となり、基準電
圧出力端子１２の電圧は差動入力端子３，４への入力が
同一の時、相補出力端子６，７のバランスが取れた電圧
１．０５Ｖと同じ出力電圧となるようにＭＰ４，ＭＰ５
のデメンジョンが決定されている。
参照して説明する。図１は、本発明の第１の実施例の回
路図である。本実施例が図３に示す従来の比較回路と異
なるのは、Ｎ型トランジスタＭＮ１，ＭＮ２のゲートが
互いにクロスに相手側のドレインに接続されると共に、
スイッチ回路１４を構成しているＮ型トランジスタＭＮ
３，ＭＮ４の各々のドレイン及び出力端子６，７Ｂにも
接続されており、Ｎ型トランジスタＭＮ３，ＭＮ４のソ
ースは共通に接続され基準電圧発生器１１の基準電圧出
力端子１２に接続され、各々のゲートは共通に接続され
制御端子５に接続されており、前記基準電圧発生器１１
はＰ型トランジスタＭＰ４とＮ型トランジスタＭＮ５及
びインピーダンス変換用演算増幅器１３により構成され
ている点である。基準電圧発生器１１において、ＭＰ４
は定電流源トランジスタでありゲートは、バイアス端子
８に接続され、ドレインはＭＮ５のドレインゲートに接
続されると共に演算増幅器１３の正転入力端子に接続さ
れ、この演算増幅器１３はフォロワ接続され出入が基準
電圧出力端子１２に接続されている。従って、接続点１
５と基準電圧出力端子１２の電圧は同一となり、基準電
圧出力端子１２の電圧は差動入力端子３，４への入力が
同一の時、相補出力端子６，７のバランスが取れた電圧
１．０５Ｖと同じ出力電圧となるようにＭＰ４，ＭＰ５
のデメンジョンが決定されている。
【０００８】今、制御端子５への制御信号は、入力端子
３，４への入力信号を切り替えるタイミングに同期して
一定期間高レベルであり、それ以外の時は低レベルの場
合を考える。図３の場合と同一の条件で本発明の動作に
ついて説明する。ある時刻ｔ0 においては、制御端子５
のレベルは低レベルでトランジスタＭＮ１，ＭＮ２は正
帰還回路を構成することによりＭＮ１，ＭＰ１がカット
オフ状態，ＭＮ２，ＭＰ２がオン状態となる。従って、
出力端子７はＭＰ２のソース電圧３．７Ｖとなり、出力
端子６は接地電位となる。次に、時刻ｔ1 において、入
力が急峻に切り替わると共に端子５への制御信号が時刻
ｔ1 からｔ2 の間高レベルとなる。この時間（ｔ2 −ｔ
1 ）の間は、ＭＮ３，ＭＮ４は共にオンするので、出力
端子６，７は共に基準電圧出力端子１２に接続される。
従ってこの状態は、入力信号には無関係に基準電圧によ
り出力端子６，７が強制的にバランスの取れた状態にも
どされることとなり初期値化されることとなる。今、ス
イッチＭＮ３，ＭＮ４のオン抵抗が十分小さければ、寄
生容量Ｃ１，Ｃ２の電荷は一瞬の間にチャージ，デスチ
ャージされる。故に時間（ｔ2 −ｔ1 ）の間はほんの一
瞬の時間（数ｎＳ程度）設定し、その後制御端子５への
制御信号を低レベルとすればスイッチＭＮ３，ＭＮ４は
オフし、この比較回路は再び入力信号の比較動作を開始
する。出力端子６が図３と同じ２．０５Ｖまで変化する
時間は、ＭＮ１，ＭＮ２が正帰還回路を構成することに
よりＭＮ２がオフするため、ほぼ寄生容量Ｃ１を１１μ
Ａの電流でチャージアップする時間となり、Ｔ≒１８０
ｎｓｅｃとなり、最終的には、ＭＰ２のソース電圧３．
７Ｖと等しくなりＭＰ２はカットオフし保持状態とな
る。従って、従来回路より約１桁以上早い時間でセット
リングすることができ高速の動作が可能である。又、正
帰還回路により保持状態となるため無限大の利得を有す
ると共に、差動出力を可能とし十分な出力振幅を得る事
が可能となる。
３，４への入力信号を切り替えるタイミングに同期して
一定期間高レベルであり、それ以外の時は低レベルの場
合を考える。図３の場合と同一の条件で本発明の動作に
ついて説明する。ある時刻ｔ0 においては、制御端子５
のレベルは低レベルでトランジスタＭＮ１，ＭＮ２は正
帰還回路を構成することによりＭＮ１，ＭＰ１がカット
オフ状態，ＭＮ２，ＭＰ２がオン状態となる。従って、
出力端子７はＭＰ２のソース電圧３．７Ｖとなり、出力
端子６は接地電位となる。次に、時刻ｔ1 において、入
力が急峻に切り替わると共に端子５への制御信号が時刻
ｔ1 からｔ2 の間高レベルとなる。この時間（ｔ2 −ｔ
1 ）の間は、ＭＮ３，ＭＮ４は共にオンするので、出力
端子６，７は共に基準電圧出力端子１２に接続される。
従ってこの状態は、入力信号には無関係に基準電圧によ
り出力端子６，７が強制的にバランスの取れた状態にも
どされることとなり初期値化されることとなる。今、ス
イッチＭＮ３，ＭＮ４のオン抵抗が十分小さければ、寄
生容量Ｃ１，Ｃ２の電荷は一瞬の間にチャージ，デスチ
ャージされる。故に時間（ｔ2 −ｔ1 ）の間はほんの一
瞬の時間（数ｎＳ程度）設定し、その後制御端子５への
制御信号を低レベルとすればスイッチＭＮ３，ＭＮ４は
オフし、この比較回路は再び入力信号の比較動作を開始
する。出力端子６が図３と同じ２．０５Ｖまで変化する
時間は、ＭＮ１，ＭＮ２が正帰還回路を構成することに
よりＭＮ２がオフするため、ほぼ寄生容量Ｃ１を１１μ
Ａの電流でチャージアップする時間となり、Ｔ≒１８０
ｎｓｅｃとなり、最終的には、ＭＰ２のソース電圧３．
７Ｖと等しくなりＭＰ２はカットオフし保持状態とな
る。従って、従来回路より約１桁以上早い時間でセット
リングすることができ高速の動作が可能である。又、正
帰還回路により保持状態となるため無限大の利得を有す
ると共に、差動出力を可能とし十分な出力振幅を得る事
が可能となる。
【０００９】以上の説明ではスイッチ回路１４を構成す
るトランジスタＭＮ３，ＭＮ４のオンするタイミングを
入力端子３，４への入力信号を切り替えるタイミングと
同時の場合について説明したが、逆に切り替える前数ｎ
ｓｅｃオンし、切り替えるタイミングでオフしても同様
な効果を有する。又、入力端子４への入力が高レベルか
ら低レベル（入力端子３の電圧に対して）の場合につい
て説明したが逆の場合も同様な効果を有する事は明白で
あり、各トランジスタのｇm ，スレッショルド電圧，定
電流源の電流値等は以上の条件に限らない。
るトランジスタＭＮ３，ＭＮ４のオンするタイミングを
入力端子３，４への入力信号を切り替えるタイミングと
同時の場合について説明したが、逆に切り替える前数ｎ
ｓｅｃオンし、切り替えるタイミングでオフしても同様
な効果を有する。又、入力端子４への入力が高レベルか
ら低レベル（入力端子３の電圧に対して）の場合につい
て説明したが逆の場合も同様な効果を有する事は明白で
あり、各トランジスタのｇm ，スレッショルド電圧，定
電流源の電流値等は以上の条件に限らない。
【００１０】次に本発明の第２の実施例について説明す
る。図２は第２の実施例の回路図であり第１図の実施例
と異なる個所は、基準電圧発生器１１を構成するインピ
ーダンス変換用演算増幅器１３の替わりに、容量Ｃ０
（Ｃ0 ＞＞Ｃ1 ，Ｃ2 ）でインピーダンスを低下させた
構成であり、この構成においても図１の実施例と同等な
効果を有する。
る。図２は第２の実施例の回路図であり第１図の実施例
と異なる個所は、基準電圧発生器１１を構成するインピ
ーダンス変換用演算増幅器１３の替わりに、容量Ｃ０
（Ｃ0 ＞＞Ｃ1 ，Ｃ2 ）でインピーダンスを低下させた
構成であり、この構成においても図１の実施例と同等な
効果を有する。
【００１１】
【発明の効果】以上説明したように本発明は、入力信号
の切り替わり時に、比較回路を一瞬の間強制的に初期値
化する構成及び、比較結果を保持する正帰還構成とする
ことにより、高速高利得の電圧比較動作を可能とする効
果がある。
の切り替わり時に、比較回路を一瞬の間強制的に初期値
化する構成及び、比較結果を保持する正帰還構成とする
ことにより、高速高利得の電圧比較動作を可能とする効
果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の電圧比較回路の一例の回路図である。
【符号の説明】 １ 高電位電源線 ２ 低電位電源線 ３，４ 入力端子 ５ 制御端子 ６，７Ｂ 出力端子 ８ バイアス端子 ９，７Ａ，１５ 接続点 １１ 基準電圧発生器 １２ 基準電圧出力端子 １３ 演算増幅器 １４ スイッチ回路
Claims (1)
- 【請求項１】 第１の電源線に接続された定電流源と、 一対の第一導電型ＭＯＳ電界効果トランジスタからな
り、前記定電流源に接続される第１のトランジスタ対
と、 一対の第二導電型ＭＯＳ電界効果トランジスタからな
り、前記第１のトランジスタ対に接続される第２のトラ
ンジスタ対と、 制御端子からの制御信号によりオン・オフするスイッチ
回路と、 基準電圧発生器とを含み、 前記第１のトランジスタ対を構成するそれぞれのＭＯＳ
電界効果トランジスタは、ソース電極が共通に前記定電
流源に接続され、ゲート電極がそれぞれの入力端子に接
続され、ドレイン電極が前記第２のトランジスタ対を構
成するそれぞれのＭＯＳ電界効果トランジスタのドレイ
ン電極にそれぞれ接続されてそれぞれの接続点を互いに
相補の出力端子となし、 前記第２のトランジスタ対を構成するそれぞれのＭＯＳ
電界効果トランジスタは、ゲート電極が互いに相手側の
ＭＯＳ電界効果トランジスタのドレイン電極に接続さ
れ、ソース電極が共通に第２の電源線に接続され、 前記相補出力端子が、前記スイッチ回路を介して前記基
準電圧発生器の電圧出力端子に接続されていることを特
徴とする電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1355992A JPH05211426A (ja) | 1992-01-29 | 1992-01-29 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1355992A JPH05211426A (ja) | 1992-01-29 | 1992-01-29 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211426A true JPH05211426A (ja) | 1993-08-20 |
Family
ID=11836534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1355992A Withdrawn JPH05211426A (ja) | 1992-01-29 | 1992-01-29 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006081188A (ja) * | 2004-09-08 | 2006-03-23 | Magnachip Semiconductor Ltd | 中間レベル電位発生回路、電位比較回路、及びそれらを備える可変駆動電圧により動作する入／出力回路 |
| CN106959716A (zh) * | 2016-01-12 | 2017-07-18 | 中芯国际集成电路制造(上海)有限公司 | 参考电压发生装置 |
-
1992
- 1992-01-29 JP JP1355992A patent/JPH05211426A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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