JPH05211310A

JPH05211310A - 半導体メモリ

Info

Publication number: JPH05211310A
Application number: JP3338657A
Authority: JP
Inventors: Kazuo Terada; 和夫寺田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-12-20
Filing date: 1991-12-20
Publication date: 1993-08-20
Anticipated expiration: 2013-04-08
Also published as: JP2738191B2

Abstract

(57)【要約】【目的】積層キャパシタの電極とトランジスタの電極と
の間の電気的な接続を取ることが容易でビット線容量の
低減が可能な半導体メモリの構造を与える。【構成】素子分離領域の一部となる溝を、絶縁体１０
４、その側壁の２つの導電体膜１０５ａ，１０５ｂ、溝
の残りの部分を埋める絶縁体１０６で埋める。この構造
において２本の導電体膜１０５ａ，１０５ｂをサブアレ
イ内ビット線として使い、それを選択ゲートを通してセ
ンス増幅器につながるビット線に接続する。ビット線
（１１９）はセルキャパシタ（１１５，１１６，１１
７）の上に配置される。サブアレイ内ビット線につなが
るメモリセルはサブアレイを構成し、複数のサブアレイ
がビット線に接続される。この構造のため、極端に深い
コンタクト孔がいらない、ビット線全体の容量の低減が
可能である、などの特徴を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関し、特
に高集積半導体メモリへの応用に適した半導体メモリセ
ルとビット線の構造に関するものである。

【０００２】

【従来の技術】１つのトランジスタと１つのキャパシタ
から構成される半導体メモリセル（以下１Ｔセルと記
す）は、構成要素が少なく、小形化が容易であるため、
高集積半導体メモリに広く使われている。この１Ｔセル
では、キャパシタ（以下セルキャパシタと呼ぶ）の値を
Ｃ_S、ビット線の容量をＣ_Bとした時、出力電圧がＣ_S
／（Ｃ_S＋Ｃ_B）に比例する。そのため１Ｔセルを高集
積化し、且つその出力電圧を十分大きい値に保つために
は、セルキャパシタを小面積で大きい容量にするととも
に、ビット線の容量を小さくすることが必要である。

【０００３】従来そのようなセルキャパシタの１つとし
て、トランジスタ上部に積層した所謂積層キャパシタを
使用した１Ｔセル（積層セルと呼ぶ）が提案されてい
る。例えば、１９８８年国際電子素子会議（インタナシ
ョナル・エレクトロン・デバイシズ・ミーティング（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖ
ｉｃｅｓＭｅｅｔｉｎｇ））においてティ、エマ
（Ｔ．Ｅｍａ）らによって発表された論文、「３ディメ
ンジョナルスタックドキャパシタセルフォア１
６メガアンド６４メガディラムズ」（３−ｄｉｍ
ｅｎｓｉｏｎａｌｓｔａｃｋｅｄｃａｐａｃｉｔｏ
ｒｃｅｌｌｆｏｒ１６Ｍａｎｄ６４ＭＤＲ
ＡＭｓ）（同会議予稿集５９２ページ）で提案されてい
る積層セルがそれである。

【０００４】この積層セルについて図１１を参照して説
明する。ただし、上述の論文では３枚のフィンを有する
積層セルについて述べられているが、図１１では簡単の
ため２枚のフィンを示してある。さらにフィン１５ａ，
１５ｂを有する電荷蓄積電極１５と対向電極１７とのあ
いだにある容量絶縁膜も図示の便宜上省略してある。

【０００５】この積層セルでは、積層キャパシタの電極
表面面積を大きくすることにより、セル占有面積を大き
くすることなく、セルキャパシタ値を大きくできる。そ
のため、このメモリセルは高集積半導体メモリに適した
特徴を持っている。

【０００６】ところが、このメモリセルは積層キャパシ
タの電極とトランジスタの電極の電気的な接続を取るこ
とが難しいという問題も持っていた。このメモリセルで
は、トランジスタと積層キャパシタの電極の間に形成さ
れたワード線１１とビット線１９を避けて両者の間に電
気的な接続を取ることが必要である。通常このような接
続を取るためには、積層キャパシタの電極からトランジ
スタの電極へ通じる孔（コンタクト孔Ｃ０２）を形成
し、それを導体で埋める。ところが、メモリセルが小形
になると、ワード線とビット線を避けてコンタクト孔を
形成できる部分が細くかつ深くなるため、この導体の埋
め込みが困難になるのである。

【０００７】上述の電気的接続の問題を克服する方法と
して、ビット線を素子分離領域としての溝に埋め込んだ
メモリセルが提案されている。例えば、１９９０年ＶＬ
ＳＩ技術シンポジウム（１９９０シンポジウム・オン・
ＶＬＳＩ・テクノロジー（１９９０Ｓｙｍｐｌｓｉｕ
ｍｏｎＶＬＳＩｔｅｃｈｎｏｌｏｇｙ））におい
てワイ、コオヤマ（Ｙ．Ｋｏｈｙａｍａ）らによって発
表された論文、「ベリード・ビット・ライン・セル・フ
ォ・６４メガビット・ディラムズ」（Ｂｕｒｉｅｄｂ
ｉｔ−ｌｉｎｅｃｅｌｌｆｏｒ６４ＭｂＤＲＡ
Ｍｓ）（同シンポジウム予稿集５１７ページ）で提案さ
れているメモリセルがそれである。

【０００８】すなわち、素子分離用の溝を埋めるビット
線とメモリセルのトランジスタのソース・ドレイン電極
の一方との接続は溝の側面とビット線との間の絶縁膜に
設けられた開口部で行なわれ、メモリセルのトランジス
タのソース・ドレイン電極の他方の接続は図１１に示し
た従来例と同様の手段で行なわれる。

【０００９】従って、このメモリセルのビット線構造を
前述の積層セルに採用すれば、積層キャパシタの電極と
トランジスタの電極（ソース・ドレイン領域の他方）を
接続するためのコンタクト孔は、ワード線だけを避けて
形成すればよく、その形成が飛躍的に容易になる。

【００１０】ところがこのメモリセル構造では、ビット
線が素子分離領域に埋め込んであるため、ビット線はそ
の３方を絶縁体を介して半導体基板に囲まれることにな
る。そのためこのメモリセル構造では、ビット線に寄生
する容量が大きく、単位長さあたりのその値が大きいと
いう問題があった。

【００１１】さらにこのメモリセル構造では、素子分離
領域形成後の製造プロセスの関係から、ビット線にポリ
シリコンのような比抵抗の大きい材料を使う。そのた
め、ビット線を極端に細長くすると、その抵抗が大きく
なるという問題があり、そのことから、このメモリセル
ではビット線を長くして、１本のビット線あたりに接続
するメモリセル数を大きくできなかった。このことはメ
モリの高集積化にとって重大な問題である。何故なら
ば、高集積化にともないメモリセル数を増やすと、それ
とともにビット線やそれに付随するセンス増幅器の数も
増やす必要が生じ、それらの占める面積が重大になるか
らである。

【００１２】

【発明が解決しようとする課題】以上のように、従来の
積層セルは積層セルの電極とトランジスタの電極の電気
的な接続を取ることが難しいという問題も持っていた。
また、ビット線を埋め込んだセルでは、ビット線容量や
抵抗が大きく、それを長くできないという問題があっ
た。

【００１３】本発明の目的は、積層セルの電極とトラン
ジスタの電極の電気的な接続を取ることが容易で、かつ
ビット線容量の低減とビット線を長くできないという制
限の緩和が可能な積層セルとビット線の構造を与えるこ
とにある。

【００１４】

【課題を解決するための手段】本発明の半導体メモリ
は、半導体基板の表面部に選択的に形成された不純物拡
散層からなる一対のソース・ドレイン領域および前記一
対のソース・ドレイン領域で挟まれた前記半導体基板領
域上にゲート絶縁膜を介して設けられたゲート電極から
なるＭＩＳトランジスタならびに前記一対のソース・ド
レイン領域の一方に接続された電荷蓄積電極を有する積
層キャパシタからなる複数のメモリセルと、所定の前記
メモリセルのゲート電極を行方向に連結してなる複数の
ワード線と、前記半導体基板に前記行方向と交わる列方
向に設けられた素子分離用の溝の側面に絶縁膜を介して
設けられた導電膜からなり相異なる前記ワード線に接続
された前記メモリセルの一対のソース・ドレイン領域の
他方に接続されたサブアレイ内ビット線と、前記サブア
レイ内ビット線および前記積層キャパシタ上に層間絶縁
膜を介して設けられたビット線と、前記サブアレイ内ビ
ット線と前記ビット線との間に挿入された選択ゲート
と、前記選択ゲートの開閉を制御するサブアレイ選択線
とを有するサブアレイを複数個有しているというもので
ある。

【００１５】

【実施例】図１は本発明の一実施例の半導体メモリのメ
モリセルアレイを示すブロック図、図２は図１における
サブアレイを示す回路図、図３（ａ）は前述のサブアレ
イのデバイス構造を示す半導体チップの平面図、図３
（ｂ）は図３（ａ）のＸ−Ｘ線断面図、図４は図３
（ａ）のＹ−Ｙ線断面図である。ただし、図３（ａ）に
おいて便宜上斜線を使用したが、切断面を意味するもの
ではない。

【００１６】図１，図２においてＷ₀〜Ｗ₆₃はワード
線、ＤＷ₀，ＤＷ₁はダミーワード線、ＳＢ₀，ＮＳＢ
₀（ＳＢ₀の論理否定。以下同様）、…，ＳＢ₃₁はセル
アレイ内ビット線、Ｂ₀，ＮＢ₀，…Ｂ₃₁はビット線、
Ｍ_0,0，Ｍ_1,0，…はメモリセル、ＤＭ_0,0，…はダミ
ーセル、Ｓ₀〜Ｓ₆₃は選択ゲートとなるトランジスタ、
ＳＷ，ＳＷ₁，…，ＳＷ₁₆はサブアレイ選択線、ＳＡＲ
Ｙ１〜ＳＡＲＹ１６はそれぞれサブアレイ選択線ＳＷ₁
〜ＳＷ₁₆が選ばれた時のみ活性化するサブアレイ、ＳＡ
₀〜ＳＡ₃₁はセンス増幅器をそれぞれ示す。

【００１７】サブアレイにはワード線が６４本（Ｗ₀〜
Ｗ₆₃）、ダミーワード線が２本（ＤＷ₀，ＤＷ₁）あ
り、それらがＳＢ₀，ＮＳＢ₀のように対になった２本
のサブアレイ内ビット線と、それぞれメモリセルもしく
はダミーセルで交差する。そうしてそれぞれのサブアレ
イ内ビット線は、３２個のメモリセル、１つのダミーセ
ルそして選択ゲートＳＷの一方の通電電極に接続され
る。ビット線は、同様にＢ₀，ＮＢ₀のように対になっ
ておりそれぞれが、１６個のサブアレイＳＡＲＹ１〜Ｓ
ＡＲＹ１６の選択ゲートＳＷの他方の通電電極とセンス
増幅期に接続される。なお、１６個のサブアレイのワー
ド線は図示しないワード線駆動回路に接続される。

【００１８】図３（ａ），図３（ｂ），図４において、
１０１はｐ型シリコン基板、１０４は素子分離領域の溝
表面に形成された絶縁膜、１０５ａ，１０５ｂはセルア
レイ内ビット線として使われる低抵抗ポリシリコン膜、
１０６は溝の残りの部分を埋める絶縁体、１０８は溝以
外の素子分離領域に形成された絶縁体、１１０はＭＯＳ
トランジスタのゲート絶縁膜、１１１はＭＯＳトランジ
スタのゲート電極とワード線を兼ねる低抵抗ポリシリコ
ン膜、１１２−１，１１２−２はＭＯＳトランジスタの
ソース・ドレイン領域を形成するｎ型不純物拡散層、１
０９はビット線とＭＯＳトランジスタのソース・ドレイ
ン領域を接続する低抵抗ポリシリコン膜、１１３は導電
体層間を絶縁する層間絶縁膜、１１４はコンタクト孔と
そこに埋め込まれた導電体、１１５はキャパシタの電荷
蓄積電極の低抵抗ポリシリコン膜、１１６は容量絶縁
膜、１１７はキャパシタのもう一方の電極（対向電極）
となる低抵抗ポリシリコン膜、１１８は導電体層間を絶
縁する層間絶縁膜、１１９はビット線として使われるシ
リサイド膜である。

【００１９】図３，図４の積層セルでは、低抵抗ポリシ
リコン膜１１１とその両側に形成されたソース・ドレイ
ン領域１１２−１，１１２−２によってスイッチング用
のＭＯＳトランジスタが構成される。このＭＯＳトラン
ジスタの一方のソース・ドレイン領域は低抵抗ポリシリ
コン膜１０９を通してサブアレイ内ビット線１０５ａま
たは１０５ｂに接続され、他方のソース・ドレイン領域
はコンタクト孔１１４を通して１１５，１１６，１１７
で構成される積層セルキャパシタに接続される。低抵抗
ポリシリコン膜１１１はワード線も兼ねているとから、
この構造により１Ｔセルが構成される。

【００２０】すなわちこの実施例は、ｐ型シリコン基板
１０１の表面部に選択的に形成されたｎ型不純物拡散層
からなる一対のソース・ドレイン領域１１２−１，１１
２−２および一対のソース・ドレイン領域１１２−１，
１１２−２で挟まれたｐ型シリコン基板領域上にゲート
絶縁膜１１０を介して設けられたゲート電極（１１１）
からなるＭＩＳトランジスタならびに一対のソース・ド
レイン領域の一方１１２−１に接続された電荷蓄積電極
１１５を有する積層キャパシタからなる複数のメモリセ
ルと、所定のメモリセルのゲート電極を行方向に連結し
てなる複数のワード線（１１１）と、ｐ型シリコン基板
１０１に行方向と交わる列方向に設けられた素子分離用
の溝の側面に絶縁膜１０４を介して設けられた導電膜
（低抵抗ポリシリコン膜１０５ａ，１０５ｂ）からなり
相異なるワード線（１１１）に接続されたメモリセルの
一対のソース・ドレイン領域の他方１１２−２に接続さ
れたサブアレイ内ビット線ＳＢ₀，…と、サブアレイ内
ビット線ＳＢ₀，…および積層キャパシタ上に層間絶縁
膜１１８を介して設けられたビット線Ｂ₀，…と、サブ
アレイ内ビット線ＳＢ₀，…とビット線Ｂ₀，…との間
に挿入された選択ゲートＳ₀，…と、選択ゲートＳ₀，
…の開閉を制御するサブアレイ選択線ＳＷとを有するサ
ブアレイＳＡＲＹ１〜ＳＡＲＹ１６を有しているという
ものである。次に、この実施例の製造方法について説明
する。

【００２１】まず、図５（ａ），（ｂ）に示すように、
ｐ型シリコン基板１０１の一主面上に溝１０２（幅広部
１０２ａを有している）を形成した後、その底の部分に
反転防止用のｐ型領域１０３ａを形成する。

【００２２】次に、図６に示すように、絶縁膜１０４，
低抵抗ポリシリコン膜１０５をそれぞれ形成したのち、
図７に示すように、低抵抗ポリシリコン膜１０５を異方
性エチングして、側壁にのみ低抵抗ポリシリコン膜１０
５ａ，１０５ｂをサブアレイ内ビット線として残した
後、溝を埋めるようにＰＳＧ膜１０６を付着形成する。

【００２３】次に図８（ａ），（ｂ）に示すようにＰＳ
Ｇ膜１０６を平坦化後エッチバックを行なう。この場
合、図示したように、ｐ型シリコン基板の表面に絶縁膜
１０４が残るようにするのが好ましいが、ｐ型シリコン
基板の表面を露出させたのち熱酸化を行なって表面に薄
い酸化シリコン膜を形成してもよい。

【００２４】次に、図９（ａ），（ｂ）に示すように、
活性領域形成予定部に窒化シリコン膜１０７を形成し、
選択酸化を行ないフィールド酸化膜１０８を形成する。
こうして溝とフィールド酸化膜１０８とで活性領域が区
画される。

【００２５】次に、図１０（ａ），（ｂ）に示すよう
に、活性領域の絶縁膜を除去する。このとき、溝の幅広
部１０２ａの活性領域寄りの部分のＰＳＧ膜１０６を除
去し、低抵抗ポリシリコン膜１０５ｂを露出させる。ｎ
型不純物をドーピングした低抵抗ポリシリコン膜１０９
を堆積しパターニングを行なう。

【００２６】次に、図３（ａ），（ｂ），図４に示すよ
うに、ゲート絶縁膜１１０，ワード線となる低抵抗ポリ
シリコン膜１１１、ｎ型不純物拡散層１１２−１，１１
２−２、層間絶縁膜、積層キャパシタ、ビット線のシリ
サイド膜、などを通常の製造方法で形成する。

【００２７】次に、この実施例の動作について、サブア
レイＳＡＲＹ１，ワード線Ｗ₀およびビット線ＮＢ₀，
Ｂ₀が選択された場合を例にして、読み出し動作につい
て説明する。まず、サブアレイ選択線ＳＷ₀に選択信号
が加えられ、次にワード線Ｗ₀が“Ｌ”から“Ｈ”にな
るが、このときＷ₀が選択されるのに先立ち、ダミーワ
ード線ＤＷ₀には、ワード線Ｗ₀が選択されるときビッ
ト線上に加わる雑音を相殺する信号（“Ｈ”から“Ｌ”
へ変化する信号）が加えられる（この手法はダミー・リ
バーサル（ｄｕｍｍｙｒｅｖｅｒｓａｌ）法として知
られている。）。ここで、サブアレイ選択線ＳＷ₀に加
えられる選択信号は、選択ゲートであるトランジスタＳ
₀，Ｓ₁，…を導通させる信号である。一方、記憶保持
時および非選択時のサブアレイ選択線にはこのトランジ
スタを遮断する信号が加えられる。そのため上記動作が
行なわれると、ワード線Ｗ₀に接続されたメモリセルＭ
_0,0に貯蔵されていた内容がサブアレイ内ビット線Ｂ₀
に出力され、それは選択ゲートＳ₀，ビット線Ｂ₀を通
ってセンス増幅器ＳＡ₀へ伝わる。その信号をセンス増
幅器ＳＡ₀で感知増幅することにより読み出し動作が行
なわれる。

【００２８】本発明の半導体メモリでは、サブアレイ内
ビット線の幅を図６の工程で形成する低抵抗ポリシリコ
ン膜１０５の厚さで決めることができ、その厚さを溝の
深さで決めることができる。低抵抗ポリシリコン膜の厚
さは、例えばＣＶＤ法で成長する場合には、１０ナノメ
ートル以下の高い精度で制御できる。溝の深さはその加
工精度（例えば５０ナノメートル程度）まで小さくでき
る。そのため、本発明の半導体メモリでは、幅も厚さも
小さい、細いサブアレイ内ビット線を使用することがで
きる。このサブアレイ内ビット線は素子分離領域に埋め
込んであるため、周囲を絶縁体を挟んで半導体基板に囲
まれている。しかし、それを十分細くできるため、サブ
アレイ内ビット線に寄生する容量を低減できる。さらに
図１に示されるように、読み出し動作時には選択された
サブアレイ以外はビット線から切り離されるため、セン
ス増幅器につながるメモリセルの数は１ビット線あたり
３２個と少ない。このこともビット線容量を低減する。

【００２９】本発明の半導体メモリでは、サブアレイ内
ビット線にポリシリコンのような比抵抗の大きい材料を
細くして使うことになる。しかし、その長さはサブアレ
イ内ビット線に接続するメモリセルの数で決まるため、
その数を少なくすることにより、サブアレイ内ビット線
が極端に長くなることを避けられる。さらにビット線は
シリサイドなどの低抵抗材料で形成できるため、メモリ
セルとセンス増幅器間のビット線としての抵抗を許容値
以下に抑えることが可能である。

【００３０】図３に示すように、このメモリセルではト
ランジスタと積層キャパシタの電極の間にはワード線し
かない。そのため、積層キャパシタの電極とトランジス
タ電極を接続するためのコンタクト孔は、ワード線のみ
を避けて形成すればよく、その形成およびそれへの導体
の埋め込みが容易である。一方、サブアレイ内ビット線
とビット線の間にはワード線と積層キャパシタがあるた
め、その間の接続のためのコンタクト孔は深いものにな
る。しかし、そのコンタクト孔はサブアレイ当り多数必
要ということはなく、それを大きくしたとしてもメモリ
としての集積度への影響は小さい。そのため、このコン
タクトを導体で埋めることが困難になるということはな
い。

【００３１】

【発明の効果】以上説明したように、本発明の半導体メ
モリは、素子分離用の溝の側面に設けた導電体膜をメモ
リセルトランジスタのソース・ドレイン領域の一方に接
続したメモリセルでサブアレイを構成し、このようなサ
ブアレイを複数個選択ゲートを介してビット線に接続し
たので、コオヤマらの提案したベリード・ビット・ライ
ン・セル同様に、積層キャパシタの電極とトランジスタ
間の電気的接続の困難さを克服することができるととも
に、ビット線の一部を埋め込んだ構造にも係わらずビッ
ト線全体の容量が増大する、ビット線を長くできないと
いうような問題を抑えることができ、半導体メモリの高
集積化に寄与するという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体メモリのメモリセル
アレイを示すブロック図である。

【図２】図１におけるサブアレイを示す回路図である。

【図３】図２におけるサブアレイのデバイス構造を示す
半導体チップの平面図（図３（ａ））および断面図（図
３（ｂ））である。

【図４】図３（ａ）のＹ−Ｙ線断面図である。

【図５】一実施例の製造方法の説明に使用する平面図
（図５（ａ））および断面図（図５（ｂ））である。

【図６】一実施例の製造方法の説明に使用する断面図で
ある。

【図７】一実施例の製造方法の説明に使用する断面図で
ある。

【図８】一実施例の製造方法の説明に使用する平面図
（図８（ａ））および断面図（図８（ｂ））である。

【図９】一実施例の製造方法の説明に使用する平面図
（図９（ａ））および断面図（図９（ｂ））である。

【図１０】一実施例の製造方法の説明に使用する平面図
（図１０（ａ））および断面図である。

【図１１】従来の積層キャパシタセルを示す平面図（図
１１（ａ））および断面図（図１１（ｂ））である。

【符号の説明】

１，１０１ｐ型シリコン基板１０２溝１０３ａ，１０３ｂｐ型領域１０４絶縁膜１０５，１０５ａ，１０５ｂ低抵抗ポリシリコン膜１０６ＰＳＧ膜１０７窒化シリコン膜１０９低抵抗ポリシリコン膜１０，１１０ゲート絶縁膜１１，１１１低抵抗ポリシリコン膜１２，１１２−１，１１２−２ｎ型不純物拡散層１１３層間絶縁膜１１４コンタクト孔１５，１５ａ，１５ｂ，１１５電荷蓄積電極１１６キャパシタ絶縁膜１７，１１７対向電極１１８層間絶縁膜１９ビット線１１９シリサイド膜２０層間絶縁膜２１カバー絶縁膜Ｂ₀〜Ｂ₃₁，ＮＢ₀〜ＮＢ₃₁ ビット線Ｃ０１，Ｃ０２コンタクト孔ＤＭ_0,0，ＤＭ_1,0 ダミーセルＭ_1,0〜Ｍ_62,31 メモリセルＳ₀〜Ｓ₆₃ 選択ゲートＳＡ₀〜ＳＡ₃₁ センス増幅器ＳＡＲＹ１〜ＳＡＲＹ１６サブアレイＳＢ₀，ＮＳＢ₀〜ＳＢ₃₁ サブアレイ内ビット線ＳＷ，ＳＷ₀〜ＳＷ₁₆ サブアレイ選択線

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面部に選択的に形成され
た不純物拡散層からなる一対のソース・ドレイン領域お
よび前記一対のソース・ドレイン領域で挟まれた前記半
導体基板領域上にゲート絶縁膜を介して設けられたゲー
ト電極からなるＭＩＳトランジスタならびに前記一対の
ソース・ドレイン領域の一方に接続された電荷蓄積電極
を有する積層キャパシタからなる複数のメモリセルと、
所定の前記メモリセルのゲート電極を行方向に連結して
なる複数のワード線と、前記半導体基板に前記行方向と
交わる列方向に設けられた素子分離用の溝の側面に絶縁
膜を介して設けられた導電膜からなり相異なる前記ワー
ド線に接続された前記メモリセルの一対のソース・ドレ
イン領域の他方に接続されたサブアレイ内ビット線と、
前記サブアレイ内ビット線および前記積層キャパシタ上
に層間絶縁膜を介して設けられたビット線と、前記サブ
アレイ内ビット線と前記ビット線との間に挿入された選
択ゲートと、前記選択ゲートの開閉を制御するサブアレ
イ選択線とを有するサブアレイを複数個有していること
を特徴とする半導体メモリ。