JPH05207034A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】 【目的】奇数番地からデータ転送開始できるようにし
て、ＬＡＮへのデータ転送効率の向上を図る。 【構成】上位ビット用共有メモリ１３の上位ビットデー
タ部からデータ転送を開始する際には、下位ビット用共
有メモリ１２に供給されるメモリアドレスがアドレス加
算器２１によって＋１増分され、これによって共有メモ
リ１２からはＬＡＮコントローラ１１から供給されるメ
モリアドレスで指定される番地の次番地の下位ビットデ
ータが読み出され、また上位ビットデータ用共有メモリ
１３からはＬＡＮコントローラ１１から供給されるメモ
リアドレスで指定される番地の上位ビットデータがその
まま読み出される。そして、共有メモリ１２からのデー
タと共有メモリ１３からのデータとがバスセレクタ２
２，２３によって互いに上位と下位が入れ替えられて、
ＬＡＮコントローラ１１に供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ転送制御装置に
関し、特にローカルエリアネットワーク機器に使用され
るデータ転送制御装置に関する。

【０００２】

【従来の技術】従来、ローカルエリアネットワーク（Ｌ
ＡＮ）に接続するインターフェース基板は、図４のよう
に構成されていた。

【０００３】このインターフェースにおいて、送信デー
タをＬＡＮのデータ転送媒体４上に送信する場合には、
まず、ＣＰＵ１が共有メモリ２上に送信データを設定
し、ＬＡＮコントローラ３に対して送信コマンドを発行
する。送信コマンドを受け取ったＬＡＮコントローラ３
は、内蔵するＤＭＡ（直接メモリアクセス）ユニットを
用いて、共有メモリ２内の所定の領域から送信データを
読み出し、各種プロトコルに従い媒体４にデータを送信
する。

【０００４】ＬＡＮコントローラ３は、１６ビットのデ
ータバスを用いて共有メモリ２をメモリアクセスするよ
うに構成されている。これは、１６ビットのデータ転送
を行うＣＰＵ１との間でメモリバスを共用するためであ
る。従来のＬＡＮコントローラ３周辺の構成を図５に示
す。

【０００５】この図５において、ＬＡＮコントローラ３
は１６ビット単位で共有メモリ２−１，２−２をアクセ
スするＤＭＡ機能を内蔵している。メモリ２−１，２−
２は図４の共有メモリ２を構成するものであり、ＣＰＵ
１およびＬＡＮコントローラ３からアクセスされる。メ
モリ２−１は、１６ビットデータの内の上位ビットデー
タ部（Ｄ8 −Ｄ15）を記憶するためのものであり、ま
た、メモリ２−２は、１６ビットデータの内の下位ビッ
トデータ部（Ｄ0 −Ｄ7 ）を記憶するためのものであ
る。

【０００６】また、５はＣＰＵ１およびＬＡＮコントロ
ーラ３から共有メモリ２−１，２−２をアクセスする際
にアドレスを指定するために使用されるアドレスバス、
６はＣＰＵ１およびＬＡＮコントローラ３から共有メモ
リ２−１，２−２をアクセスする際に読み出し／書き込
みを指定するために使用されるコントロールバス、７は
下位ビットデータ（Ｄ0 −Ｄ7 ）用のデータバス、８は
上位ビットデータ（Ｄ8 −Ｄ15）用のデータバスであ
る。

【０００７】このように構成されるＬＡＮインタフェー
スにおいては、ワード境界（１６ビット）のアクセスの
みが許可されるので、ＬＡＮコントローラ３は、常に、
メモリ２−１，２−２を偶数番地からアクセスすること
によって、メモリ２−１と２−２の同一格納位置から上
位ビットデータおよび下位ビットデータをそれぞれ読み
出し、その１６ビットデータを媒体４に送信していた。

【０００８】しかしながら、使用するアプリケーション
およびプロトコルによっては、偶数番地からではなく、
奇数番地からその送信データが始まることがある。この
場合には、従来では、ソフトウェアにより、偶数番地へ
全データ（送信対象の１フレーム分）を移動しなければ
ならなかった。

【０００９】

【発明が解決しようとする課題】従来では、偶数バイト
境界でのアクセスしかできないため送信データが奇数番
地から始まるときにはソフトウェア的にフレームデータ
を奇数番地から偶数番地に移動する必要があり、そのメ
モリ内でのデータ移動に時間がかかる欠点があった。

【００１０】この発明はこのような点に鑑みてなされた
もので、ソフトウェアによるフレームデータの移動を行
うこと無く、奇数番地からデータ転送開始できるように
して、ネットワークへのデータ転送を効率良く行うこと
ができるデータ転送制御装置を提供することを目的とす
る。

【００１１】

【課題を解決するための手段および作用】この発明は、
偶数バイト幅のデータバスを持ち偶数バイト境界でメモ
リアクセスするように構成されたデータ転送制御装置に
おいて、前記偶数バイト幅を有する各転送データの上位
ビットデータ部および下位ビットデータ部をそれぞれ同
一番地に記憶する第１および第２の記憶手段と、これら
第１および第２の記憶手段に同一メモリアドレスを供給
して、前記第１および第２の記憶手段から前記データバ
スの上位ビット部および下位ビット部へそれぞれ前記上
位ビットデータ部および前記下位ビットデータ部を読み
出すメモリアクセス手段と、前記データバスの上位ビッ
ト部および下位ビット部にそれぞれ読み出された前記上
位ビットデータ部および前記下位ビットデータ部を偶数
バイト幅の転送データとして所定のネットワークに送信
するデータ送信手段と、前記第１の記憶手段の上位ビッ
トデータ部から始まる奇数番地の転送データ送信指示に
従い、前記メモリアドレスで指定される番地の次番地の
下位ビットデータが前記第２の記憶手段から読み出され
るように前記第２の記憶手段に対するメモリアドレスを
増分するアドレス更新手段と、前記送信指示に従い、前
記データバスの上位ビット部と下位ビット部とを互いに
入れ替えて前記データ送信手段に供給する手段とを具備
することを特徴とする。

【００１２】このデータ転送制御装置においては、第１
の記憶手段の上位ビットデータ部からデータ転送を開始
する際には、第２の記憶手段に供給されるメモリアドレ
スがアドレス更新手段によって増分され、これによって
第２の記憶手段からは、メモリアドレスで指定される番
地の次番地の下位ビットデータが読み出され、また第１
の記憶手段からは、メモリアドレスで指定される番地の
上位ビットデータがそのまま読み出される。そして、第
２の記憶手段からのデータと第１の記憶手段からのデー
タとが互いに上位と下位が入れ替えられて、データ送信
手段に供給される。このため、第１および第２の記憶手
段の同一格納位置をアクセスする偶数番地からのメモリ
アクセスを、第１の記憶手段の上位ビットデータ部から
始まる奇数番地からのメモリアクセスに切り替えること
が可能となる。したがって、ソフトウェアによるフレー
ムデータの移動を行うこと無く、奇数番地からデータ転
送開始できるようになり、ネットワークへのデータ転送
を効率良く行うことができる。

【００１３】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１４】図１にはこの発明の一実施例に係わるＬＡ
Ｎインターフェースの回路構成が示されている。このＬ
ＡＮインターフェースは、図示しないコンピュータや各
種通信機器に設けられるものであり、それら機器とＬＡ
Ｎの媒体４０との間データ転送を制御する。

【００１５】このＬＡＮインターフェースは、ＣＰＵ１
０、ＬＡＮコントローラ１１、共有メモリ１２，１３、
アドレスバス１４、コントロールバス１５、下位ビット
データ用データバス１６、上位ビットデータ用データバ
ス１７、レジスタ１８、アドレス比較器１９、セレクタ
２０、バスセレクタ２２，２３、バスドライバ２４〜２
７を備えている。

【００１６】ＬＡＮコントローラ１１は、１６ビット単
位で共有メモリ１２，１３をアクセスするＤＭＡ機能を
有する。共有メモリ１２は、ＣＰＵ１０およびＬＡＮコ
ントローラ１１からアクセスされるものであり、データ
バス１６に対応する下位ビットデータ（Ｄ0 〜Ｄ7 ）用
のメモリである。

【００１７】共有メモリ１３は、ＣＰＵ１０およびＬＡ
Ｎコントローラ１１からアクセスされるものであり、デ
ータバス１７に対応する上位ビットデータ（Ｄ8 〜Ｄ1
5）用のメモリである。アドレスバス１４は、ＣＰＵ１
０およびＬＡＮコントローラ１１から共有メモリ１２，
１３をアクセスする際に、アドレスを指定するために使
用される。

【００１８】コントロールバス１５は、ＣＰＵ１０およ
びＬＡＮコントローラ１１から共有メモリ１２，１３を
アクセスする際に、読み出し／書き込みを指定する。ま
た、データバス１６は、下位データ（Ｄ0 〜Ｄ7 ）用の
データバスであり、データバス１７は、上位データ（Ｄ
8 〜Ｄ15）用のデータバスである。

【００１９】レジスタ１８には、共有メモリ１２，１３
上の送信データ記憶領域を指定するベースアドレス、お
よびアドレス比較器１９の動作許可／禁止ビットが設定
される。ベースアドレスおよび動作許可／禁止ビットの
設定は、ＣＰＵ１０によって実行される。

【００２０】アドレス比較器１９は、レジスタ１８に設
定された送信データ記憶領域を指定するベースアドレス
と、ＬＡＮコントローラ１１が出力するアドレスの上位
とを比較する。セレクタ２０は、比較器１９から出力さ
れる信号に基づき、一致している場合は“１”を、一致
してない場合は“０”を選択して出力する。

【００２１】アドレス加算器２１は、セレクタ２０の出
力と、ＬＡＮコントローラ１１が出力するアドレスバス
１４上のアドレスとを加算する。バスセレクタ２２は、
比較器１９から出力される信号に基づき、一致している
場合は上位データバス１６の上位ビットデータ（Ｄ8 〜
Ｄ15）を、一致してない場合は、下位データバス１７の
下位ビットデータ（Ｄ0 〜Ｄ15）を選択する。同様に、
バスセレクタ２３は、比較器１９から出力される信号に
基づき、一致している場合は下位データバス１６の下位
ビットデータ（Ｄ0 〜Ｄ7 ）を、一致してない場合は、
上位データバス１７の上位ビットデータ（Ｄ8 〜Ｄ15）
を選択する。

【００２２】ドライバ２４，２５，２６，２７は、コン
トロールバス１５の読み出し／書き込み信号に基づき、
ＬＡＮコントローラ１１とデータバス１６との間のデー
タ転送方向、およびＬＡＮコントローラ１１とデータバ
ス１７との間のデータ転送方向を切り替える。

【００２３】また、２８はレジスタ１８に設定した送信
データ領域のベースアドレスの出力であり、２９はレジ
スタ１８に設定したアドレス比較器１９の動作許可／禁
止の出力である。また、３０は比較器１９の出力であ
る。次に、図２を参照して、共有メモリ１２，１３の記
憶内容の一例を説明する。

【００２４】図示のように、共有メモリ１３には、１６
ビット幅を有する各転送データの上位８ビットデータ部
（Ｂ１，Ｂ３，Ｂ５，Ｂ７，…Ｂ2n+1）が格納され、ま
た、共有メモリ１２には、１６ビット幅を有する各転送
データの下位８ビットデータ部（Ｂ０，Ｂ２，Ｂ４，Ｂ
６，…Ｂ2n）が格納される。

【００２５】下位８ビットデータ部Ｂ０，Ｂ２，Ｂ４，
Ｂ６，…Ｂ2nと上位８ビットデータ部Ｂ１，Ｂ３，Ｂ
５，Ｂ７，…Ｂ2n+1は、それぞれ共有メモリ１２，１３
の同一番地に記憶されている。

【００２６】通常は、共有メモリ１２，１３には同一の
メモリアドレスが供給されるので、同一番地に記憶され
ている下位ビットデータ部Ｂ０と上位ビットデータ部Ｂ
１は同時に読み出される。同様にして、下位ビットデー
タ部Ｂ２と上位ビットデータ部Ｂ３、下位ビットデータ
部Ｂ４と上位ビットデータ部Ｂ５、…も同時に読み出さ
れる。

【００２７】すなわち、通常のメモリアクセス時は、メ
モリアドレスＭＡによって指定される１６ビット分のデ
ータ（アドレスＡ０，Ａ１のデータ、アドレスＡ２，Ａ
３のデータ、アドレスＡ４，Ａ５のデータ、…）が読み
出される。

【００２８】一方、アドレス加算器２１によって下位ビ
ット用の共有メモリ１２に対するメモリアドレスＭＡが
＋１増分されたときには、共有メモリ１２からはメモリ
アドレスＭＡ＋１によってメモリアドレスＭＡで指定さ
れる番地の次番地のデータが読み出され、また共有メモ
リ１３からはメモリアドレスＭＡで指定される番地のデ
ータがそのまま読み出される。

【００２９】したがって、例えば、メモリアドレスＭＡ
によって共有メモリ１３上のアドレスＡ１のデータＢ１
が読み出されたときは、共有メモリ１２からはメモリア
ドレスＭＡによって指定されるアドレスＡ０のデータＢ
０ではなく、アドレスＡ２のデータＢ２が読み出され
る。

【００３０】本来、アドレスＡ２のデータＢ２は下位ビ
ットデータであり、アドレスＡ１のデータＢ１は上位ビ
ットデータであるが、データＢ１からデータ転送を開始
する場合には、図１のセレクタ２２，２３のバス選択動
作によって、データＢ２が上位ビットデータとされ、デ
ータＢ１が下位ビットデータとされる。図３には、デー
タＢ２とＢ１の上位・下位の入れ替えの様子が示されて
いる。

【００３１】図示のように、偶数番地（Ａ０，Ａ２，Ａ
４）からデータを読み出すときは、共有メモリ１２から
のデータが下位ビットデータ（Ｄ0 〜Ｄ7 ）、共有メモ
リ１３からのデータが上位ビットデータ（Ｄ8 〜Ｄ15）
となるが、奇数番地（Ａ１，Ａ３，Ａ５）からデータを
読み出すときは、共有メモリ１２からのデータが下位ビ
ットデータ（Ｄ0 〜Ｄ7 ）から上位ビットデータ（Ｄ8
〜Ｄ15）に変換され、共有メモリ１３からのデータが上
位ビットデータ（Ｄ8 〜Ｄ15）から下位ビットデータ
（Ｄ0 〜Ｄ7 ）に変換される。これによって、奇数番地
から始まる転送データの読み出しが実現される。次に、
図１のＬＡＮインターフェースの全体の動作を説明す
る。

【００３２】送信データが共有メモリ１２，１３の奇数
番地（図２のＡ１，Ａ３，Ａ５，…）から始まるとき、
ＣＰＵ１０はデータバス１６，１７を用いて、レジスタ
１８に対して送信データ領域を指定するベースアドレス
と、アドレス比較器１９の動作許可信号を設定する。そ
の後、通常の送信手順に従って、ＬＡＮコントローラ１
１に送信要求コマンドを発行する。

【００３３】送信要求コマンドを受け付けたＬＡＮコン
トローラ１１は、指定されたデータ領域のデータを読み
出すために、アドレスバス１４を介してメモリアドレス
を出力すると共に、コントロールバス１５を介して読み
出し信号を出力する。

【００３４】アドレス比較器１９は、レジスタ１８に設
定されたベースアドレスと、ＬＡＮコントローラ１１が
出力したメモリアドレスの上位ビットとが一致するた
め、比較結果３０をアクティブに設定する。

【００３５】比較結果２０がアクティブの時、セレクタ
２０は“１”を選択し、これによってアドレス加算器２
１によってメモリアドレスに＋１が加算される。この＋
１加算されたメモリアドレスが、下位データ用の共有メ
モリ１２のアドレスとなる。

【００３６】この結果、上位データ用の共用メモリ１３
は、通常通りＬＡＮコントローラ１１からのメモリアド
レスによってアクセスされ、また下位データ用の共有メ
モリ１２からは、ＬＡＮコントローラ１１からのメモリ
アドレスによって指定される番地の次番地のデータが読
み出される。例えば、図１に示されているように、上位
データ用の共用メモリ１３がデータａを読み出す場合、
下位データ用の共用メモリ１２はデータｂを読み出す。

【００３７】この時、同時に比較結果２０により、セレ
クタ２２，２３が切り替わり、データバス１６，１７の
上位と下位が入れ替えられる。すなわち、データバス１
６に読み出されたデータｂはセレクタ２３によって選択
されてＬＡＮコントローラ１１の上位ビットデータの入
力ポートに送られ、また、データバス１７に読み出され
たデータａはセレクタ２２によって選択されて、ＬＡＮ
コントローラ１１の下位ビットデータの入力ポートに送
られる。これによって、ＬＡＮコントローラ１１は、下
位ビットデータとしてａを、上位ビットデータとしてｂ
を読み出した事になる。そして、以下同様の動作が行な
われ、所定ワード数の読み出しが実行される。

【００３８】なお、比較器１９は、ＬＡＮコントローラ
１１が共有メモリ１２，１３を読み出すときにおいて、
レジスタ１８に比較器１９の動作許可信号が設定されて
いる場合のみ動作するものであり、他の場合には動作し
ない。

【００３９】以上のように、この実施例においては、上
位ビット用の共有メモリ１３の上位ビットデータ部から
データ転送を開始する際には、下位ビット用の共有メモ
リ１２に供給されるメモリアドレスがアドレス加算器２
１によって＋１増分され、これによって下位ビット用の
共有メモリ１２からはＬＡＮコントローラ１１から供給
されるメモリアドレスで指定される番地の次番地の下位
ビットデータが読み出され、また上位ビットデータ用の
共有メモリ１３からはＬＡＮコントローラ１１から供給
されるメモリアドレスで指定される番地の上位ビットデ
ータがそのまま読み出される。

【００４０】そして、下位ビット用の共有メモリ１２か
らのデータと上位ビットデータ用の共有メモリ１３から
のデータとが互いに入れ替えられて、ＬＡＮコントロー
ラ１１に供給される。このため、偶数番地からのメモリ
アクセスを、上位ビット用の共有メモリ１３の上位ビッ
トデータ部から始まる奇数番地からのメモリアクセスに
切り替えることが可能となる。したがって、共有メモリ
１２，１３上の奇数番地を偶数番地として読み出すこと
が可能となる。この結果、ソフトウェアによるフレーム
データの移動を行うこと無く、奇数番地からデータ転送
を開始できるようになり、ネットワークへのデータ転送
を効率良く行うことができる。

【００４１】

【発明の効果】以上のように、この発明によれば、ソフ
トウェアによるフレームデータの移動を行うこと無く、
奇数番地からデータ転送を開始できるようになり、ネッ
トワークへのデータ転送を効率良く行うことが可能とな
る。

【図面の簡単な説明】

【図１】この発明の一実施例に係わるシステム構成を示
すブロック図。

【図２】同実施例における共有メモリの構成の一例を示
すブロック図。

【図３】同実施例における下位ビットデータと上位ビッ
トデータの入れ替え動作を説明するための図。

【図４】従来のシステム構成を示すブロック図。

【図５】従来のシステム構成におけるメモリアクセス動
作を説明するための図。

【符号の説明】

１０…ＣＰＵ、１１…ＬＡＮコントローラ、１２，１３
…共有メモリ、１４…アドレスバス、１５…コントロー
ルバス、１６，１７…データバス、１８…レジスタ、１
９…アドレス比較器、２０…セレクタ、２１…アドレス
加算器、２２，２３…バスセレクタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 偶数バイト幅のデータバスを持ち偶数バ
   イト境界でメモリアクセスするように構成されたデータ
   転送制御装置において、 前記偶数バイト幅を有する各転送データの上位ビットデ
   ータ部および下位ビットデータ部をそれぞれ同一番地に
   記憶する第１および第２の記憶手段と、 これら第１および第２の記憶手段に同一メモリアドレス
   を供給して、前記第１および第２の記憶手段から前記デ
   ータバスの上位ビット部および下位ビット部へそれぞれ
   前記上位ビットデータ部および前記下位ビットデータ部
   を読み出すメモリアクセス手段と、 前記データバスの上位ビット部および下位ビット部にそ
   れぞれ読み出された前記上位ビットデータ部および前記
   下位ビットデータ部を偶数バイト幅の転送データとして
   所定のネットワークに送信するデータ送信手段と、 前記第１の記憶手段の上位ビットデータ部から始まる奇
   数番地の転送データ送信指示に従い、前記メモリアドレ
   スで指定される番地の次番地の下位ビットデータが前記
   第２の記憶手段から読み出されるように前記第２の記憶
   手段に対するメモリアドレスを増分するアドレス更新手
   段と、 前記送信指示に従い、前記データバスの上位ビット部と
   下位ビット部とを互いに入れ替えて前記データ送信手段
   に供給する手段とを具備することを特徴とするデータ転
   送制御装置。