JPH0520163A - パーソナルコンピユータ - Google Patents
パーソナルコンピユータInfo
- Publication number
- JPH0520163A JPH0520163A JP17488991A JP17488991A JPH0520163A JP H0520163 A JPH0520163 A JP H0520163A JP 17488991 A JP17488991 A JP 17488991A JP 17488991 A JP17488991 A JP 17488991A JP H0520163 A JPH0520163 A JP H0520163A
- Authority
- JP
- Japan
- Prior art keywords
- dram
- central processing
- processing unit
- access
- personal computer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】 （修正有）
【目的】本発明は、パーソナルコンピュータの構成およ
び動作状況に応じて、ウエイトサイクルが選択的に挿入
されることを目的とする。 【構成】本発明のパーソナルコンピュータは中央処理装
置１０と、入出力装置８０，９０と、アドレスデコーダ
手段と、ＤＲＡＭの制御ビットが登録されるコントロー
ルレジスタ３０と、マイクロプロセッサステートマシー
ン手段と、サイクル数をカウントするカウンタ手段と、
マイクロプロッセッサ制御手段とメモリ制御手段を有す
るＤＲＡＭコントローラ３０とから構成されている。 【効果】本発明は、システム効率がよくコストの低価格
が図られたパーソナルコンピュータを提供できる。
び動作状況に応じて、ウエイトサイクルが選択的に挿入
されることを目的とする。 【構成】本発明のパーソナルコンピュータは中央処理装
置１０と、入出力装置８０，９０と、アドレスデコーダ
手段と、ＤＲＡＭの制御ビットが登録されるコントロー
ルレジスタ３０と、マイクロプロセッサステートマシー
ン手段と、サイクル数をカウントするカウンタ手段と、
マイクロプロッセッサ制御手段とメモリ制御手段を有す
るＤＲＡＭコントローラ３０とから構成されている。 【効果】本発明は、システム効率がよくコストの低価格
が図られたパーソナルコンピュータを提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリの有
無、中央処理装置のアクセススピードまたはダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭという）のア
クセスタイプによって、中央処理装置からＤＲＡＭへの
アクセスタイミングが選択的に制御されるパーソナルコ
ンピュータに関するものである。
無、中央処理装置のアクセススピードまたはダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭという）のア
クセスタイプによって、中央処理装置からＤＲＡＭへの
アクセスタイミングが選択的に制御されるパーソナルコ
ンピュータに関するものである。
【０００２】
【従来の技術と課題】従来のパーソナルコンピュータで
使用されているＤＲＡＭコントローラは中央処理装置が
駆動しているクロックスピードおよびＤＲＡＭのアクセ
ス時間によってＤＲＡＭのコントロールタイミングが一
意的に決定されている。
使用されているＤＲＡＭコントローラは中央処理装置が
駆動しているクロックスピードおよびＤＲＡＭのアクセ
ス時間によってＤＲＡＭのコントロールタイミングが一
意的に決定されている。
【０００３】ＤＲＡＭのアクセス時間及びアクセスタイ
プに関係なくコンフィギュレーションレジスタに設定さ
れた情報にもとづいて、中央処理装置からＤＲＡＭへの
読出し書込み指令時間にウエイトサイクル期間が挿入さ
れるためにこのウエイトサイクル期間、システムのパフ
ォマンスが低下するという問題点があった。またこの課
題を解決するために中央処理装置のバスサイクルに合致
するような高速のＤＲＡＭを使用する必要があり、シス
テムの高価格化を招くという問題があった。
プに関係なくコンフィギュレーションレジスタに設定さ
れた情報にもとづいて、中央処理装置からＤＲＡＭへの
読出し書込み指令時間にウエイトサイクル期間が挿入さ
れるためにこのウエイトサイクル期間、システムのパフ
ォマンスが低下するという問題点があった。またこの課
題を解決するために中央処理装置のバスサイクルに合致
するような高速のＤＲＡＭを使用する必要があり、シス
テムの高価格化を招くという問題があった。
【０００４】
【課題を解決するための手段】本発明はこの点に鑑みて
成されたものであり、中央処理装置からの読出し書込み
指令によってダイナミックランダムアクセスメモリへの
アクセスが行われるＤＲＡＭコントローラを有するパー
ソナルコンピュータにおいて、前記中央処理装置からの
アドレス信号およびステータス信号の解釈が行われるア
ドレスデコーダ手段と、前記ダイナミックランダムアク
セスメモリの制御情報が登録されているコントロールレ
ジスタ手段と、前記中央処理装置の動作を監視するステ
ートマシーン手段と、前記コントロールレジスタ手段と
前記アドレスデコーダ手段および前記ステートマシーン
手段からの情報にもとづいて前記中央処理装置から前記
ランダムアクセスメモリへのアクセスを最適にするサイ
クル数を決定するカウンタ手段と、前記中央処理装置に
処理終了を通知するマイクロプロセッサ制御手段とから
構成されたパーソナルコンピュータに関する。
成されたものであり、中央処理装置からの読出し書込み
指令によってダイナミックランダムアクセスメモリへの
アクセスが行われるＤＲＡＭコントローラを有するパー
ソナルコンピュータにおいて、前記中央処理装置からの
アドレス信号およびステータス信号の解釈が行われるア
ドレスデコーダ手段と、前記ダイナミックランダムアク
セスメモリの制御情報が登録されているコントロールレ
ジスタ手段と、前記中央処理装置の動作を監視するステ
ートマシーン手段と、前記コントロールレジスタ手段と
前記アドレスデコーダ手段および前記ステートマシーン
手段からの情報にもとづいて前記中央処理装置から前記
ランダムアクセスメモリへのアクセスを最適にするサイ
クル数を決定するカウンタ手段と、前記中央処理装置に
処理終了を通知するマイクロプロセッサ制御手段とから
構成されたパーソナルコンピュータに関する。
【０００５】
【作用】上記のように構成されたパーソナルコンピュー
タに内蔵された中央処理装置からＤＲＡＭにアクセスが
行われるために発行されるアドレス信号およびステータ
ス信号の解釈が行われるアドレスデコーダ手段と、その
パーソナルコンピュータに搭載されているＤＲＡＭのア
クセス時間とさらに中央処理装置の動作を監視するステ
ートマシーン手段にもとづいて、リアルタイムにＤＲＡ
Ｍのアクセス時間を決定し、ウエイトサイクルの挿入が
要求されているときには選択的にウエイトサイクルが挿
入されるためにＤＲＡＭのアクセス時間およびキャッシ
ュメモリの有無に応じて最適なシステムパフォーマンス
の実現が行われた。
タに内蔵された中央処理装置からＤＲＡＭにアクセスが
行われるために発行されるアドレス信号およびステータ
ス信号の解釈が行われるアドレスデコーダ手段と、その
パーソナルコンピュータに搭載されているＤＲＡＭのア
クセス時間とさらに中央処理装置の動作を監視するステ
ートマシーン手段にもとづいて、リアルタイムにＤＲＡ
Ｍのアクセス時間を決定し、ウエイトサイクルの挿入が
要求されているときには選択的にウエイトサイクルが挿
入されるためにＤＲＡＭのアクセス時間およびキャッシ
ュメモリの有無に応じて最適なシステムパフォーマンス
の実現が行われた。
【０００６】
【実施例】以下、本発明の実施例について図を用いて説
明を行う。図１は本発明の一実施例を示すパーソナルコ
ンピュータのブロック図であり、図２は本発明の一実施
例を示すパーソナルコンピュータで使用されるＤＲＡＭ
コントローラのブロック図であり、図３乃至図６は本発
明の一実施例を示すパーソナルコンピュータのタイミン
グチャート図である。図１において、本発明のパーソナ
ルコンピュータはデータ入力が行われる入力装置８０、
本パーソナルコンピュータの動作を制御するためのプロ
グラムが内蔵されているＲＯＭ５０およびＤＲＡＭ４
０、そのプログラムの指令を実行する中央処理装置１
０、その中央処理装置１０からの読出し書込み指令によ
ってアクセスされるキャッシュコントローラおよびメモ
リ２０とＤＲＡＭ４０、そしてそのＤＲＡＭ４０のコン
トロールを行うＤＲＡＭコントローラ３０および処理結
果が出力される出力装置９０とから構成されている。図
２において、本発明のパーソナルコンピュータで使用さ
れているＤＲＡＭコントローラ３０は中央処理装置１０
からの読出し書込み指令のアドレス信号およびステータ
ス信号の解釈が行われるアドレスデコーダ手段１００
と、ＤＲＡＭ４０のアクセスを制御する情報がソフトウ
エアによって登録されるコントロールレジスタ１１０
と、中央処理装置１０の動作状況をリアルタイムに監視
しているマイクロプロセッサステートマシーン手段１２
０と、サイクル数をカウントするコントロールデコーダ
およびカウンタ手段１５０と、中央処理装置１０からの
読出し書込み指令の処理終了を通知するマイクロプロッ
セッサ制御手段１４０とメモリ制御手段１３０とから構
成されている。
明を行う。図１は本発明の一実施例を示すパーソナルコ
ンピュータのブロック図であり、図２は本発明の一実施
例を示すパーソナルコンピュータで使用されるＤＲＡＭ
コントローラのブロック図であり、図３乃至図６は本発
明の一実施例を示すパーソナルコンピュータのタイミン
グチャート図である。図１において、本発明のパーソナ
ルコンピュータはデータ入力が行われる入力装置８０、
本パーソナルコンピュータの動作を制御するためのプロ
グラムが内蔵されているＲＯＭ５０およびＤＲＡＭ４
０、そのプログラムの指令を実行する中央処理装置１
０、その中央処理装置１０からの読出し書込み指令によ
ってアクセスされるキャッシュコントローラおよびメモ
リ２０とＤＲＡＭ４０、そしてそのＤＲＡＭ４０のコン
トロールを行うＤＲＡＭコントローラ３０および処理結
果が出力される出力装置９０とから構成されている。図
２において、本発明のパーソナルコンピュータで使用さ
れているＤＲＡＭコントローラ３０は中央処理装置１０
からの読出し書込み指令のアドレス信号およびステータ
ス信号の解釈が行われるアドレスデコーダ手段１００
と、ＤＲＡＭ４０のアクセスを制御する情報がソフトウ
エアによって登録されるコントロールレジスタ１１０
と、中央処理装置１０の動作状況をリアルタイムに監視
しているマイクロプロセッサステートマシーン手段１２
０と、サイクル数をカウントするコントロールデコーダ
およびカウンタ手段１５０と、中央処理装置１０からの
読出し書込み指令の処理終了を通知するマイクロプロッ
セッサ制御手段１４０とメモリ制御手段１３０とから構
成されている。
【０００７】
【表１】
【０００８】表１は、本発明のパーソナルコンピュータ
で使用されるＤＲＡＭコントローラにアクセスを行う中
央処理装置のアクセスタイプについての処理サイクル数
を示す表であるが、この表は本発明のパーソナルコンピ
ュータに内蔵されている中央処理装置１０からキャッシ
ュコントローラおよびメモリ２０とＤＲＡＭ４０へリア
ルタイムに読出し書込み指令が行われるときに参照され
るものである。ＤＲＡＭ４０ではある行アドレス（ＲＡ
Ｓ）が選択されるごとに、選択された行アドレスの全メ
モリセルを同時にリフレッシュしている。ＤＲＡＭ４０
に読出しまたは書き込みを行うためには行アドレスのＲ
ＡＳ信号が低レベルに保持した状態のままで列アドレス
（ＣＡＳ信号）が低レベルの状態のときに有効である。
ＣＡＳＷＡＩＴは１番目のＣＡＳ信号の立ち下がりから
ＣＡＳ信号の立ち上がるまでの期間を制御するコントロ
ールビットである。また、プリチャージはＤＲＡＭ４０
の同じページでないセルに対して記憶内容を読み出し書
込みを行うとセルキャパシタが放電する。したがって読
出し書込み動作のたびにデータをセルに再書き込みする
必要がある。Ｃａｃｈｅの項目でＸ印はキャッシュコン
トローラおよびメモリ２０が搭載されていないことを示
し、Ｏ印はキャッシュコントローラおよびメモリ２０が
搭載されていることを示す。さらにＡｃｃｅｓｓ Ｔｙ
ｐｅの項目でＭｉｓｓは中央処理装置１０からＤＲＡＭ
４０に読出し書込み指令を行ったときに同じページ内に
見つからなかったことを示し、逆にＨｉｔはデータが見
つかったことを示す。本パーソナルコンピュータに電源
を投入するときに搭載されているＤＲＡＭ４０のアクセ
ス時間が遅いものについてはＣＡＳＷＡＩＴが１に設定
され、ＤＲＡＭ４０のアクセス時間が速いものについて
はＣＡＳＷＡＩＴが０に設定されシステムが立ち上がる
ように予め設定されている。。次に、図３乃至図６にも
とづいて動作説明を行う。
で使用されるＤＲＡＭコントローラにアクセスを行う中
央処理装置のアクセスタイプについての処理サイクル数
を示す表であるが、この表は本発明のパーソナルコンピ
ュータに内蔵されている中央処理装置１０からキャッシ
ュコントローラおよびメモリ２０とＤＲＡＭ４０へリア
ルタイムに読出し書込み指令が行われるときに参照され
るものである。ＤＲＡＭ４０ではある行アドレス（ＲＡ
Ｓ）が選択されるごとに、選択された行アドレスの全メ
モリセルを同時にリフレッシュしている。ＤＲＡＭ４０
に読出しまたは書き込みを行うためには行アドレスのＲ
ＡＳ信号が低レベルに保持した状態のままで列アドレス
（ＣＡＳ信号）が低レベルの状態のときに有効である。
ＣＡＳＷＡＩＴは１番目のＣＡＳ信号の立ち下がりから
ＣＡＳ信号の立ち上がるまでの期間を制御するコントロ
ールビットである。また、プリチャージはＤＲＡＭ４０
の同じページでないセルに対して記憶内容を読み出し書
込みを行うとセルキャパシタが放電する。したがって読
出し書込み動作のたびにデータをセルに再書き込みする
必要がある。Ｃａｃｈｅの項目でＸ印はキャッシュコン
トローラおよびメモリ２０が搭載されていないことを示
し、Ｏ印はキャッシュコントローラおよびメモリ２０が
搭載されていることを示す。さらにＡｃｃｅｓｓ Ｔｙ
ｐｅの項目でＭｉｓｓは中央処理装置１０からＤＲＡＭ
４０に読出し書込み指令を行ったときに同じページ内に
見つからなかったことを示し、逆にＨｉｔはデータが見
つかったことを示す。本パーソナルコンピュータに電源
を投入するときに搭載されているＤＲＡＭ４０のアクセ
ス時間が遅いものについてはＣＡＳＷＡＩＴが１に設定
され、ＤＲＡＭ４０のアクセス時間が速いものについて
はＣＡＳＷＡＩＴが０に設定されシステムが立ち上がる
ように予め設定されている。。次に、図３乃至図６にも
とづいて動作説明を行う。
【０００９】図３はＲＡＳ Ｉｎａｃｔｉｖｅ Ｒｅａ
ｄ モードのタイミングチャート図であり、図４はキャ
ッシュ無しのＲｅａｄ Ｍｉｓｓ Ｃｙｃｌｅモードの
タイミングチャート図であり、図５はキャッシュ無しの
Ｒｅａｄ Ｍｉｓｓ Ｃｙｃｌｅモードのタイミングチ
ャート図であり、図６はキャッシュ無のＲｅａｄ Ｈｉ
ｔ Ｃｙｃｌｅモードのタイミングチャート図である。
ｄ モードのタイミングチャート図であり、図４はキャ
ッシュ無しのＲｅａｄ Ｍｉｓｓ Ｃｙｃｌｅモードの
タイミングチャート図であり、図５はキャッシュ無しの
Ｒｅａｄ Ｍｉｓｓ Ｃｙｃｌｅモードのタイミングチ
ャート図であり、図６はキャッシュ無のＲｅａｄ Ｈｉ
ｔ Ｃｙｃｌｅモードのタイミングチャート図である。
【００１０】図３、図４、図５および図６において、
（Ａ）の範囲はＣＡＳＷＡＩＴが０に設定されていると
きのＤＲＡＭ４０のタイミングチャート図であり、
（Ｂ）の範囲はＣＡＳＷＡＩＴが１に設定されていると
きのＤＲＡＭ４０のタイミングチャート図である。ここ
で、ＣＬＯＣＫはシステムのクロック信号であり、ＡＤ
ＳＮ（ＮはＡｃｔｉｖｅ Ｌｏｗを示す）はＤＲＡＭコ
ントローラ３０の処理開始を示す信号であり、ＡＤＤＲ
ＥＳＳとＳＴＡＴＵＳ信号は中央処理装置１０から出力
される信号であり、ＳＴＡＲＴＮ（ＮはＡｃｔｉｖｅ
Ｌｏｗ）信号もＤＲＡＭコントローラ３０を起動するた
めの信号であり、ＲＡＳＮ（ＮはＡｃｔｉｖｅＬｏｗ）
はＤＲＡＭ４０の行アドレスを制御するための信号であ
り、ＣＡＳ０Ｎ（ＮはＡｃｔｉｖｅ Ｌｏｗ）はバンク
０側の列アドレスを制御するための信号であり、ＣＡＳ
１Ｎ（ＮはＡｃｔｉｖｅ Ｌｏｗ）はバンク１側の列ア
ドレスを制御するための信号であり、ＢＲＤＹＮ信号は
中央処理装置１０にレディを通知するための信号であ
る。中央処理装置１０からキャッシュコントローラおよ
びメモリ２０またはＤＲＡＭ４０に読出し書込み指令が
行われるとキャッシュメモリ２０が搭載されていないと
きには、ＤＲＡＭコントローラ３０は中央処理装置１０
からの処理開始信号（ＡＤＳＮ）５０によって起動さ
れ、搭載されているときにはＤＲＡＭコントローラ３０
は中央処理装置１０からの処理開始信号（ＡＤＳＮ）５
０およびキャッシュコントローラおよびメモリ２０のタ
グアドレスのリードヒット以外に生成されるスタ−ト信
号によって起動される。このときそのアドレスに対応す
るキャッシュメモリ２０内に目的のデータが存在するか
どうかの判断を行い、所望のデータがキャッシュコント
ローラおよびメモリ２０内に存在しなければＤＲＡＭコ
ントローラ３０にアクセス開始信号が送出される。前述
の読出し書込み指令からのステータス信号をアドレスデ
コーダ手段１００によって読出しモードか書込みモード
か、あるいはＩ／Ｏへのアクセスかメモリへのアクセス
かの判別を行い、マイクロプロセッサステートマシーン
手段１２０にその情報が伝えられる。マイクロプロセッ
サステートマシーン手段１２０は前述のアクセス開始信
号とアドレスデコーダ手段１００からの出力信号を受
け、制御が開始される。キャッシュコントローラおよび
メモリ２０が存在しないときには中央処理装置１０から
送られてくるアドレスおよびステータス信号をアドレス
デコーダ手段１００によって解釈を行い、マイクロプロ
セッサステートマシーン手段１２０はそのデコード信号
と中央処理装置１０からのアクセス開始信号を受け、制
御が開始される。ステートマシーン手段１２０は中央処
理装置１０からのクロックスピードとＤＲＡＭ４０のア
クセスタイプに応じてクロック周期で状態を遷移させ、
ＤＲＡＭ４０と中央処理装置１０に必要な制御信号をマ
イクロプロッセッサ制御手段１４０とメモリ制御手段１
３０で生成する。その遷移状態はコントロールレジスタ
１１０の情報とステートマシーンの状態の情報からコン
トロールレジスタ１１０とカウンタ手段１５０は各状態
に応じたクロック数を決定する。ここで、ＣＡＳＷＡＩ
Ｔビットが設定されていると図３、図４、図５および図
６で示されるようにタイミングの厳しい１バイト目のリ
ードサイクルにウエイトサイクルＴｗを挿入し、ＤＲＡ
Ｍ４０のアクセスにおいて余裕をもって実行できる。こ
のとき、図３、図４、図５および図６で示される２バイ
ト目、３バイト目および４バイト目はデフォルトのカウ
ンタ値がＤＲＡＭコントローラ３０に内蔵されているコ
ントロールデコーダおよびカウンタ手段１５０で決定さ
れ、デフォルト値で実行される。また、図４で見られる
ように次にタイミングの厳しいサイクルは３バイト目及
び４バイト目であり、このサイクルにウエイトが必要な
場合は他のコントロールビットを使用して３、４バイト
目だけにウエイトを選択的に挿入する。
（Ａ）の範囲はＣＡＳＷＡＩＴが０に設定されていると
きのＤＲＡＭ４０のタイミングチャート図であり、
（Ｂ）の範囲はＣＡＳＷＡＩＴが１に設定されていると
きのＤＲＡＭ４０のタイミングチャート図である。ここ
で、ＣＬＯＣＫはシステムのクロック信号であり、ＡＤ
ＳＮ（ＮはＡｃｔｉｖｅ Ｌｏｗを示す）はＤＲＡＭコ
ントローラ３０の処理開始を示す信号であり、ＡＤＤＲ
ＥＳＳとＳＴＡＴＵＳ信号は中央処理装置１０から出力
される信号であり、ＳＴＡＲＴＮ（ＮはＡｃｔｉｖｅ
Ｌｏｗ）信号もＤＲＡＭコントローラ３０を起動するた
めの信号であり、ＲＡＳＮ（ＮはＡｃｔｉｖｅＬｏｗ）
はＤＲＡＭ４０の行アドレスを制御するための信号であ
り、ＣＡＳ０Ｎ（ＮはＡｃｔｉｖｅ Ｌｏｗ）はバンク
０側の列アドレスを制御するための信号であり、ＣＡＳ
１Ｎ（ＮはＡｃｔｉｖｅ Ｌｏｗ）はバンク１側の列ア
ドレスを制御するための信号であり、ＢＲＤＹＮ信号は
中央処理装置１０にレディを通知するための信号であ
る。中央処理装置１０からキャッシュコントローラおよ
びメモリ２０またはＤＲＡＭ４０に読出し書込み指令が
行われるとキャッシュメモリ２０が搭載されていないと
きには、ＤＲＡＭコントローラ３０は中央処理装置１０
からの処理開始信号（ＡＤＳＮ）５０によって起動さ
れ、搭載されているときにはＤＲＡＭコントローラ３０
は中央処理装置１０からの処理開始信号（ＡＤＳＮ）５
０およびキャッシュコントローラおよびメモリ２０のタ
グアドレスのリードヒット以外に生成されるスタ−ト信
号によって起動される。このときそのアドレスに対応す
るキャッシュメモリ２０内に目的のデータが存在するか
どうかの判断を行い、所望のデータがキャッシュコント
ローラおよびメモリ２０内に存在しなければＤＲＡＭコ
ントローラ３０にアクセス開始信号が送出される。前述
の読出し書込み指令からのステータス信号をアドレスデ
コーダ手段１００によって読出しモードか書込みモード
か、あるいはＩ／Ｏへのアクセスかメモリへのアクセス
かの判別を行い、マイクロプロセッサステートマシーン
手段１２０にその情報が伝えられる。マイクロプロセッ
サステートマシーン手段１２０は前述のアクセス開始信
号とアドレスデコーダ手段１００からの出力信号を受
け、制御が開始される。キャッシュコントローラおよび
メモリ２０が存在しないときには中央処理装置１０から
送られてくるアドレスおよびステータス信号をアドレス
デコーダ手段１００によって解釈を行い、マイクロプロ
セッサステートマシーン手段１２０はそのデコード信号
と中央処理装置１０からのアクセス開始信号を受け、制
御が開始される。ステートマシーン手段１２０は中央処
理装置１０からのクロックスピードとＤＲＡＭ４０のア
クセスタイプに応じてクロック周期で状態を遷移させ、
ＤＲＡＭ４０と中央処理装置１０に必要な制御信号をマ
イクロプロッセッサ制御手段１４０とメモリ制御手段１
３０で生成する。その遷移状態はコントロールレジスタ
１１０の情報とステートマシーンの状態の情報からコン
トロールレジスタ１１０とカウンタ手段１５０は各状態
に応じたクロック数を決定する。ここで、ＣＡＳＷＡＩ
Ｔビットが設定されていると図３、図４、図５および図
６で示されるようにタイミングの厳しい１バイト目のリ
ードサイクルにウエイトサイクルＴｗを挿入し、ＤＲＡ
Ｍ４０のアクセスにおいて余裕をもって実行できる。こ
のとき、図３、図４、図５および図６で示される２バイ
ト目、３バイト目および４バイト目はデフォルトのカウ
ンタ値がＤＲＡＭコントローラ３０に内蔵されているコ
ントロールデコーダおよびカウンタ手段１５０で決定さ
れ、デフォルト値で実行される。また、図４で見られる
ように次にタイミングの厳しいサイクルは３バイト目及
び４バイト目であり、このサイクルにウエイトが必要な
場合は他のコントロールビットを使用して３、４バイト
目だけにウエイトを選択的に挿入する。
【００１１】
【発明の効果】本発明はマイクロプロッセッサのアクセ
スタイプおよびメインメモリのＤＲＡＭのアクセスタイ
プに応じてメインメモリのＤＲＡＭのアクセスコントロ
ール信号およびマイクロプロッセッサの制御信号を選択
的に制御し、パーソナルコンピュータの向上およびコス
トの低価格を図るようにしたものである。
スタイプおよびメインメモリのＤＲＡＭのアクセスタイ
プに応じてメインメモリのＤＲＡＭのアクセスコントロ
ール信号およびマイクロプロッセッサの制御信号を選択
的に制御し、パーソナルコンピュータの向上およびコス
トの低価格を図るようにしたものである。
【図１】本発明の一実施例を示すパーソナルコンピュー
タのブロック図である。
タのブロック図である。
【図２】本発明の一実施例を示すパーソナルコンピュー
タで使用されるＤＲＡＭコントローラのブロック図であ
る。
タで使用されるＤＲＡＭコントローラのブロック図であ
る。
【図３】ＲＡＳ Ｉｎａｃｔｉｖｅ Ｒｅａｄ モード
のタイミングチャート図である。
のタイミングチャート図である。
【図４】キャッシュ無しのＲｅａｄ Ｍｉｓｓ Ｃｙｃ
ｌｅモードのタイミングチャート図である。
ｌｅモードのタイミングチャート図である。
【図５】キャッシュ無しのＲｅａｄ Ｍｉｓｓ Ｃｙｃ
ｌｅモードのタイミングチャート図である。
ｌｅモードのタイミングチャート図である。
【図６】キャッシュ無しのＲｅａｄ Ｈｉｔ Ｃｙｃｌ
ｅモードのタイミングチャート図である。
ｅモードのタイミングチャート図である。
１０ 中央処理装置 ２０ キャッシュコントローラおよびメモリ ３０ ＤＲＡＭコントローラ ４０ ＤＲＡＭ ５０ ＲＯＭ ８０ 入力装置 ９０ 出力装置 １００ アドレスデコーダ １１０ コントロールレジスタ １２０ マイクロプロセッサステートマシーン １３０ メモリ制御手段 １４０ マイクロプロセッサ制御手段 １５０ コントロールデコーダおよびカウンタ手段
Claims (1)
- 【特許請求の範囲】 【請求項１】中央処理装置からの読出し書込み指令によ
ってダイナミックランダムアクセスメモリへのアクセス
が行われるＤＲＡＭコントローラを有するパーソナルコ
ンピュータにおいて、前記中央処理装置からのアドレス
信号およびステータス信号の解釈が行われるアドレスデ
コーダ手段と、前記ダイナミックランダムアクセスメモ
リの制御情報が登録されているコントロールレジスタ手
段と、前記中央処理装置の動作を監視するステートマシ
ーン手段と、前記コントロールレジスタ手段と前記アド
レスデコーダ手段および前記ステートマシーン手段から
の情報にもとづいて前記中央処理装置から前記ダイナミ
ックランダムアクセスメモリへのアクセスを最適にする
サイクル数を決定するカウンタ手段と、前記中央処理装
置に処理終了を通知するマイクロプロセッサ制御手段と
から構成されたことを特徴とするパーソナルコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488991A JPH0520163A (ja) | 1991-07-16 | 1991-07-16 | パーソナルコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488991A JPH0520163A (ja) | 1991-07-16 | 1991-07-16 | パーソナルコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520163A true JPH0520163A (ja) | 1993-01-29 |
Family
ID=15986450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17488991A Pending JPH0520163A (ja) | 1991-07-16 | 1991-07-16 | パーソナルコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105512055A (zh) * | 2014-10-10 | 2016-04-20 | 波音公司 | 用于减少存储器信息泄漏的系统和方法 |
-
1991
- 1991-07-16 JP JP17488991A patent/JPH0520163A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105512055A (zh) * | 2014-10-10 | 2016-04-20 | 波音公司 | 用于减少存储器信息泄漏的系统和方法 |
| CN105512055B (zh) * | 2014-10-10 | 2021-07-09 | 波音公司 | 用于减少存储器信息泄漏的系统和方法 |
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