JPH0520163A - パーソナルコンピユータ - Google Patents

パーソナルコンピユータ

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Publication number
JPH0520163A
JPH0520163A JP17488991A JP17488991A JPH0520163A JP H0520163 A JPH0520163 A JP H0520163A JP 17488991 A JP17488991 A JP 17488991A JP 17488991 A JP17488991 A JP 17488991A JP H0520163 A JPH0520163 A JP H0520163A
Authority
JP
Japan
Prior art keywords
dram
central processing
processing unit
access
personal computer
Prior art date
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Pending
Application number
JP17488991A
Other languages
English (en)
Inventor
Kazuo Nagamachi
和夫 長町
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
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Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
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Publication of JPH0520163A publication Critical patent/JPH0520163A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 (修正有) 【目的】本発明は、パーソナルコンピュータの構成およ
び動作状況に応じて、ウエイトサイクルが選択的に挿入
されることを目的とする。 【構成】本発明のパーソナルコンピュータは中央処理装
置10と、入出力装置80,90と、アドレスデコーダ
手段と、DRAMの制御ビットが登録されるコントロー
ルレジスタ30と、マイクロプロセッサステートマシー
ン手段と、サイクル数をカウントするカウンタ手段と、
マイクロプロッセッサ制御手段とメモリ制御手段を有す
るDRAMコントローラ30とから構成されている。 【効果】本発明は、システム効率がよくコストの低価格
が図られたパーソナルコンピュータを提供できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、キャッシュメモリの有
無、中央処理装置のアクセススピードまたはダイナミッ
クランダムアクセスメモリ(以下DRAMという)のア
クセスタイプによって、中央処理装置からDRAMへの
アクセスタイミングが選択的に制御されるパーソナルコ
ンピュータに関するものである。
【0002】
【従来の技術と課題】従来のパーソナルコンピュータで
使用されているDRAMコントローラは中央処理装置が
駆動しているクロックスピードおよびDRAMのアクセ
ス時間によってDRAMのコントロールタイミングが一
意的に決定されている。
【0003】DRAMのアクセス時間及びアクセスタイ
プに関係なくコンフィギュレーションレジスタに設定さ
れた情報にもとづいて、中央処理装置からDRAMへの
読出し書込み指令時間にウエイトサイクル期間が挿入さ
れるためにこのウエイトサイクル期間、システムのパフ
ォマンスが低下するという問題点があった。またこの課
題を解決するために中央処理装置のバスサイクルに合致
するような高速のDRAMを使用する必要があり、シス
テムの高価格化を招くという問題があった。
【0004】
【課題を解決するための手段】本発明はこの点に鑑みて
成されたものであり、中央処理装置からの読出し書込み
指令によってダイナミックランダムアクセスメモリへの
アクセスが行われるDRAMコントローラを有するパー
ソナルコンピュータにおいて、前記中央処理装置からの
アドレス信号およびステータス信号の解釈が行われるア
ドレスデコーダ手段と、前記ダイナミックランダムアク
セスメモリの制御情報が登録されているコントロールレ
ジスタ手段と、前記中央処理装置の動作を監視するステ
ートマシーン手段と、前記コントロールレジスタ手段と
前記アドレスデコーダ手段および前記ステートマシーン
手段からの情報にもとづいて前記中央処理装置から前記
ランダムアクセスメモリへのアクセスを最適にするサイ
クル数を決定するカウンタ手段と、前記中央処理装置に
処理終了を通知するマイクロプロセッサ制御手段とから
構成されたパーソナルコンピュータに関する。
【0005】
【作用】上記のように構成されたパーソナルコンピュー
タに内蔵された中央処理装置からDRAMにアクセスが
行われるために発行されるアドレス信号およびステータ
ス信号の解釈が行われるアドレスデコーダ手段と、その
パーソナルコンピュータに搭載されているDRAMのア
クセス時間とさらに中央処理装置の動作を監視するステ
ートマシーン手段にもとづいて、リアルタイムにDRA
Mのアクセス時間を決定し、ウエイトサイクルの挿入が
要求されているときには選択的にウエイトサイクルが挿
入されるためにDRAMのアクセス時間およびキャッシ
ュメモリの有無に応じて最適なシステムパフォーマンス
の実現が行われた。
【0006】
【実施例】以下、本発明の実施例について図を用いて説
明を行う。図1は本発明の一実施例を示すパーソナルコ
ンピュータのブロック図であり、図2は本発明の一実施
例を示すパーソナルコンピュータで使用されるDRAM
コントローラのブロック図であり、図3乃至図6は本発
明の一実施例を示すパーソナルコンピュータのタイミン
グチャート図である。図1において、本発明のパーソナ
ルコンピュータはデータ入力が行われる入力装置80、
本パーソナルコンピュータの動作を制御するためのプロ
グラムが内蔵されているROM50およびDRAM4
0、そのプログラムの指令を実行する中央処理装置1
0、その中央処理装置10からの読出し書込み指令によ
ってアクセスされるキャッシュコントローラおよびメモ
リ20とDRAM40、そしてそのDRAM40のコン
トロールを行うDRAMコントローラ30および処理結
果が出力される出力装置90とから構成されている。図
2において、本発明のパーソナルコンピュータで使用さ
れているDRAMコントローラ30は中央処理装置10
からの読出し書込み指令のアドレス信号およびステータ
ス信号の解釈が行われるアドレスデコーダ手段100
と、DRAM40のアクセスを制御する情報がソフトウ
エアによって登録されるコントロールレジスタ110
と、中央処理装置10の動作状況をリアルタイムに監視
しているマイクロプロセッサステートマシーン手段12
0と、サイクル数をカウントするコントロールデコーダ
およびカウンタ手段150と、中央処理装置10からの
読出し書込み指令の処理終了を通知するマイクロプロッ
セッサ制御手段140とメモリ制御手段130とから構
成されている。
【0007】
【表1】
【0008】表1は、本発明のパーソナルコンピュータ
で使用されるDRAMコントローラにアクセスを行う中
央処理装置のアクセスタイプについての処理サイクル数
を示す表であるが、この表は本発明のパーソナルコンピ
ュータに内蔵されている中央処理装置10からキャッシ
ュコントローラおよびメモリ20とDRAM40へリア
ルタイムに読出し書込み指令が行われるときに参照され
るものである。DRAM40ではある行アドレス(RA
S)が選択されるごとに、選択された行アドレスの全メ
モリセルを同時にリフレッシュしている。DRAM40
に読出しまたは書き込みを行うためには行アドレスのR
AS信号が低レベルに保持した状態のままで列アドレス
(CAS信号)が低レベルの状態のときに有効である。
CASWAITは1番目のCAS信号の立ち下がりから
CAS信号の立ち上がるまでの期間を制御するコントロ
ールビットである。また、プリチャージはDRAM40
の同じページでないセルに対して記憶内容を読み出し書
込みを行うとセルキャパシタが放電する。したがって読
出し書込み動作のたびにデータをセルに再書き込みする
必要がある。Cacheの項目でX印はキャッシュコン
トローラおよびメモリ20が搭載されていないことを示
し、O印はキャッシュコントローラおよびメモリ20が
搭載されていることを示す。さらにAccess Ty
peの項目でMissは中央処理装置10からDRAM
40に読出し書込み指令を行ったときに同じページ内に
見つからなかったことを示し、逆にHitはデータが見
つかったことを示す。本パーソナルコンピュータに電源
を投入するときに搭載されているDRAM40のアクセ
ス時間が遅いものについてはCASWAITが1に設定
され、DRAM40のアクセス時間が速いものについて
はCASWAITが0に設定されシステムが立ち上がる
ように予め設定されている。。次に、図3乃至図6にも
とづいて動作説明を行う。
【0009】図3はRAS Inactive Rea
d モードのタイミングチャート図であり、図4はキャ
ッシュ無しのRead Miss Cycleモードの
タイミングチャート図であり、図5はキャッシュ無しの
Read Miss Cycleモードのタイミングチ
ャート図であり、図6はキャッシュ無のRead Hi
t Cycleモードのタイミングチャート図である。
【0010】図3、図4、図5および図6において、
(A)の範囲はCASWAITが0に設定されていると
きのDRAM40のタイミングチャート図であり、
(B)の範囲はCASWAITが1に設定されていると
きのDRAM40のタイミングチャート図である。ここ
で、CLOCKはシステムのクロック信号であり、AD
SN(NはActive Lowを示す)はDRAMコ
ントローラ30の処理開始を示す信号であり、ADDR
ESSとSTATUS信号は中央処理装置10から出力
される信号であり、STARTN(NはActive
Low)信号もDRAMコントローラ30を起動するた
めの信号であり、RASN(NはActiveLow)
はDRAM40の行アドレスを制御するための信号であ
り、CAS0N(NはActive Low)はバンク
0側の列アドレスを制御するための信号であり、CAS
1N(NはActive Low)はバンク1側の列ア
ドレスを制御するための信号であり、BRDYN信号は
中央処理装置10にレディを通知するための信号であ
る。中央処理装置10からキャッシュコントローラおよ
びメモリ20またはDRAM40に読出し書込み指令が
行われるとキャッシュメモリ20が搭載されていないと
きには、DRAMコントローラ30は中央処理装置10
からの処理開始信号(ADSN)50によって起動さ
れ、搭載されているときにはDRAMコントローラ30
は中央処理装置10からの処理開始信号(ADSN)5
0およびキャッシュコントローラおよびメモリ20のタ
グアドレスのリードヒット以外に生成されるスタ−ト信
号によって起動される。このときそのアドレスに対応す
るキャッシュメモリ20内に目的のデータが存在するか
どうかの判断を行い、所望のデータがキャッシュコント
ローラおよびメモリ20内に存在しなければDRAMコ
ントローラ30にアクセス開始信号が送出される。前述
の読出し書込み指令からのステータス信号をアドレスデ
コーダ手段100によって読出しモードか書込みモード
か、あるいはI/Oへのアクセスかメモリへのアクセス
かの判別を行い、マイクロプロセッサステートマシーン
手段120にその情報が伝えられる。マイクロプロセッ
サステートマシーン手段120は前述のアクセス開始信
号とアドレスデコーダ手段100からの出力信号を受
け、制御が開始される。キャッシュコントローラおよび
メモリ20が存在しないときには中央処理装置10から
送られてくるアドレスおよびステータス信号をアドレス
デコーダ手段100によって解釈を行い、マイクロプロ
セッサステートマシーン手段120はそのデコード信号
と中央処理装置10からのアクセス開始信号を受け、制
御が開始される。ステートマシーン手段120は中央処
理装置10からのクロックスピードとDRAM40のア
クセスタイプに応じてクロック周期で状態を遷移させ、
DRAM40と中央処理装置10に必要な制御信号をマ
イクロプロッセッサ制御手段140とメモリ制御手段1
30で生成する。その遷移状態はコントロールレジスタ
110の情報とステートマシーンの状態の情報からコン
トロールレジスタ110とカウンタ手段150は各状態
に応じたクロック数を決定する。ここで、CASWAI
Tビットが設定されていると図3、図4、図5および図
6で示されるようにタイミングの厳しい1バイト目のリ
ードサイクルにウエイトサイクルTwを挿入し、DRA
M40のアクセスにおいて余裕をもって実行できる。こ
のとき、図3、図4、図5および図6で示される2バイ
ト目、3バイト目および4バイト目はデフォルトのカウ
ンタ値がDRAMコントローラ30に内蔵されているコ
ントロールデコーダおよびカウンタ手段150で決定さ
れ、デフォルト値で実行される。また、図4で見られる
ように次にタイミングの厳しいサイクルは3バイト目及
び4バイト目であり、このサイクルにウエイトが必要な
場合は他のコントロールビットを使用して3、4バイト
目だけにウエイトを選択的に挿入する。
【0011】
【発明の効果】本発明はマイクロプロッセッサのアクセ
スタイプおよびメインメモリのDRAMのアクセスタイ
プに応じてメインメモリのDRAMのアクセスコントロ
ール信号およびマイクロプロッセッサの制御信号を選択
的に制御し、パーソナルコンピュータの向上およびコス
トの低価格を図るようにしたものである。
【図面の簡単な説明】
【図1】本発明の一実施例を示すパーソナルコンピュー
タのブロック図である。
【図2】本発明の一実施例を示すパーソナルコンピュー
タで使用されるDRAMコントローラのブロック図であ
る。
【図3】RAS Inactive Read モード
のタイミングチャート図である。
【図4】キャッシュ無しのRead Miss Cyc
leモードのタイミングチャート図である。
【図5】キャッシュ無しのRead Miss Cyc
leモードのタイミングチャート図である。
【図6】キャッシュ無しのRead Hit Cycl
eモードのタイミングチャート図である。
【符号の説明】
10 中央処理装置 20 キャッシュコントローラおよびメモリ 30 DRAMコントローラ 40 DRAM 50 ROM 80 入力装置 90 出力装置 100 アドレスデコーダ 110 コントロールレジスタ 120 マイクロプロセッサステートマシーン 130 メモリ制御手段 140 マイクロプロセッサ制御手段 150 コントロールデコーダおよびカウンタ手段

Claims (1)

  1. 【特許請求の範囲】 【請求項1】中央処理装置からの読出し書込み指令によ
    ってダイナミックランダムアクセスメモリへのアクセス
    が行われるDRAMコントローラを有するパーソナルコ
    ンピュータにおいて、前記中央処理装置からのアドレス
    信号およびステータス信号の解釈が行われるアドレスデ
    コーダ手段と、前記ダイナミックランダムアクセスメモ
    リの制御情報が登録されているコントロールレジスタ手
    段と、前記中央処理装置の動作を監視するステートマシ
    ーン手段と、前記コントロールレジスタ手段と前記アド
    レスデコーダ手段および前記ステートマシーン手段から
    の情報にもとづいて前記中央処理装置から前記ダイナミ
    ックランダムアクセスメモリへのアクセスを最適にする
    サイクル数を決定するカウンタ手段と、前記中央処理装
    置に処理終了を通知するマイクロプロセッサ制御手段と
    から構成されたことを特徴とするパーソナルコンピュー
    タ。
JP17488991A 1991-07-16 1991-07-16 パーソナルコンピユータ Pending JPH0520163A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105512055A (zh) * 2014-10-10 2016-04-20 波音公司 用于减少存储器信息泄漏的系统和方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105512055A (zh) * 2014-10-10 2016-04-20 波音公司 用于减少存储器信息泄漏的系统和方法
CN105512055B (zh) * 2014-10-10 2021-07-09 波音公司 用于减少存储器信息泄漏的系统和方法

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