JPH0519974A - データ処理回路 - Google Patents
データ処理回路Info
- Publication number
- JPH0519974A JPH0519974A JP17640291A JP17640291A JPH0519974A JP H0519974 A JPH0519974 A JP H0519974A JP 17640291 A JP17640291 A JP 17640291A JP 17640291 A JP17640291 A JP 17640291A JP H0519974 A JPH0519974 A JP H0519974A
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- JP
- Japan
- Prior art keywords
- data
- buffer memory
- processing unit
- central processing
- sector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】ＣＤ−ＲＯＭのディスクを２倍速以上で再生を
行なった場合に、セクタの先頭の同期パターンをＣＰＵ
が検出してからバッファ・メモリへの出力を開始するま
での時間が転送速度に反比例して減少するので、ＣＰＵ
の処理が間に合わなくなる。 【構成】計数器８によって、同期パターンを検出してか
ら転送したデータ数を計数し、１セクタのデータが転送
したことを検出した時点でＣＰＵがアドレス生成器４に
バッファ・メモリに出力するアドレスを設定する。次セ
クタの先頭の同期パターンを同期検出回路１が検出した
らＣＰＵを介さずに、データのバッファ・メモリへの出
力を開始する。 【効果】同期パターン（１２バイト）の転送中に、ＣＰ
Ｕ処理が終了すればよいことになり、従来のＦＩＦＯメ
モリによる構成で１２バイトのメモリを用いたのと同じ
効果となる。
行なった場合に、セクタの先頭の同期パターンをＣＰＵ
が検出してからバッファ・メモリへの出力を開始するま
での時間が転送速度に反比例して減少するので、ＣＰＵ
の処理が間に合わなくなる。 【構成】計数器８によって、同期パターンを検出してか
ら転送したデータ数を計数し、１セクタのデータが転送
したことを検出した時点でＣＰＵがアドレス生成器４に
バッファ・メモリに出力するアドレスを設定する。次セ
クタの先頭の同期パターンを同期検出回路１が検出した
らＣＰＵを介さずに、データのバッファ・メモリへの出
力を開始する。 【効果】同期パターン（１２バイト）の転送中に、ＣＰ
Ｕ処理が終了すればよいことになり、従来のＦＩＦＯメ
モリによる構成で１２バイトのメモリを用いたのと同じ
効果となる。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理回路に関し、
特に、ＣＤ−ＲＯＭのデータのデータ処理回路に関す
る。
特に、ＣＤ−ＲＯＭのデータのデータ処理回路に関す
る。
【０００２】
【従来の技術】従来のＣＤ−ＲＯＭのデータに対するデ
ータ処理回路ではＣＤ−ＲＯＭのデータの各セクタの区
切りの検出を１２バイトで構成される同期パターンを検
出することのみで行っている。ブロック図を図２に示
す。
ータ処理回路ではＣＤ−ＲＯＭのデータの各セクタの区
切りの検出を１２バイトで構成される同期パターンを検
出することのみで行っている。ブロック図を図２に示
す。
【０００３】ＣＤドライブ装置６から入力されたデータ
の同期パターンを同期検出回路１が検出し、中央処理装
置３に伝える。中央処理装置３は、バッファ・メモリ２
に出力するアドレスの初期値をアドレス生成器４に設定
し、ＦＩＦＯメモリ７とアドレス生成器４をスタートさ
せる。ＦＩＦＯメモリ７は中央処理装置３が処理してい
る間にドライブ装置から送られてくるデータを一時的に
記憶する。アドレス生成器４はバッファ・メモリ２に１
バイト出力する度に、出力するアドレス値を１ずつ増加
する。
の同期パターンを同期検出回路１が検出し、中央処理装
置３に伝える。中央処理装置３は、バッファ・メモリ２
に出力するアドレスの初期値をアドレス生成器４に設定
し、ＦＩＦＯメモリ７とアドレス生成器４をスタートさ
せる。ＦＩＦＯメモリ７は中央処理装置３が処理してい
る間にドライブ装置から送られてくるデータを一時的に
記憶する。アドレス生成器４はバッファ・メモリ２に１
バイト出力する度に、出力するアドレス値を１ずつ増加
する。
【０００４】１セクタのデータ（２３４０バイト）を受
け取り終わった後に同期検出回路１が同期パターンを検
出し、そのことを中央処理装置３に伝え、中央処理装置
３はＦＩＦＯメモリ７からの転送とアドレス生成器４を
停止し、次のセクタを出力するバッファ・メモリ２のア
ドレスを設定し、ＦＩＦＯメモリ７からの転送とアドレ
ス生成器４をスタートさせることで次のセクタのデータ
を受け取りを開始する。中央処理装置３が処理中にＣＤ
ドライブ装置６から送られてきたデータはＦＩＦＯメモ
リ７に記憶されるが、このメモリの容量によって中央処
理装置３が処理を終了しなければならない最大の時間が
規定される。（ＦＩＦＯメモリ１バイトあたり約５．６
７μ秒）
け取り終わった後に同期検出回路１が同期パターンを検
出し、そのことを中央処理装置３に伝え、中央処理装置
３はＦＩＦＯメモリ７からの転送とアドレス生成器４を
停止し、次のセクタを出力するバッファ・メモリ２のア
ドレスを設定し、ＦＩＦＯメモリ７からの転送とアドレ
ス生成器４をスタートさせることで次のセクタのデータ
を受け取りを開始する。中央処理装置３が処理中にＣＤ
ドライブ装置６から送られてきたデータはＦＩＦＯメモ
リ７に記憶されるが、このメモリの容量によって中央処
理装置３が処理を終了しなければならない最大の時間が
規定される。（ＦＩＦＯメモリ１バイトあたり約５．６
７μ秒）
【発明が解決しようとする課題】ＣＤドライブ装置の回
転速度を通常の２倍速、３倍速…にすると、データの転
送速度も、２倍、３倍…になる。そのために、同期パタ
ーンを検出したことが中央処理装置に伝わってからバッ
ファ・メモリへの出力を開始するまでの処理が、１／
２，１／３…の時間で終了しなければデータの先頭が欠
けてしまう。そのために、従来の回路では、中央処理装
置３の処理速度を高速化するか、ＦＩＦＯメモリの容量
を２倍、３倍…にしなければならなかった。
転速度を通常の２倍速、３倍速…にすると、データの転
送速度も、２倍、３倍…になる。そのために、同期パタ
ーンを検出したことが中央処理装置に伝わってからバッ
ファ・メモリへの出力を開始するまでの処理が、１／
２，１／３…の時間で終了しなければデータの先頭が欠
けてしまう。そのために、従来の回路では、中央処理装
置３の処理速度を高速化するか、ＦＩＦＯメモリの容量
を２倍、３倍…にしなければならなかった。
【０００５】
【課題を解決するための手段】上述した従来のデータ処
理回路の問題を解決するために、図１のように計数器を
用いてデータの転送を開始してから転送したデータ数を
計数する事により、１セクタのデータ数が転送された時
点を転送の終了と判断する。
理回路の問題を解決するために、図１のように計数器を
用いてデータの転送を開始してから転送したデータ数を
計数する事により、１セクタのデータ数が転送された時
点を転送の終了と判断する。
【０００６】また、１セクタの転送終了から次のセクタ
の同期パターンの転送が終了するまでに中央処理装置が
バッファ・メモリに出力するアドレス値をアドレス生成
器に設定し、同期検出回路が次のセクタの同期パターン
を検出したら中央処理装置を介さずにデータのバッファ
・メモリへの出力の開始処理を行う。
の同期パターンの転送が終了するまでに中央処理装置が
バッファ・メモリに出力するアドレス値をアドレス生成
器に設定し、同期検出回路が次のセクタの同期パターン
を検出したら中央処理装置を介さずにデータのバッファ
・メモリへの出力の開始処理を行う。
【０００７】
【実施例】図１は、本発明の実施例のブロック図であ
る。データを受け取る前準備として、中央処理装置３は
アドレス生成器４に、バッファ・メモリ２に出力するア
ドレスの初期値を設定する。ＣＤドライブ装置６からデ
ータの出力が開始され、同期検出回路１が同期パターン
を検出しアドレス生成器４と計数器８をスタートさせて
バッファ・メモリ２への出力をスタートする。
る。データを受け取る前準備として、中央処理装置３は
アドレス生成器４に、バッファ・メモリ２に出力するア
ドレスの初期値を設定する。ＣＤドライブ装置６からデ
ータの出力が開始され、同期検出回路１が同期パターン
を検出しアドレス生成器４と計数器８をスタートさせて
バッファ・メモリ２への出力をスタートする。
【０００８】ＣＤドライブ装置６から１バイトのデータ
をバッファ・メモリ２に出力する度に、アドレス生成器
４は出力するアドレスを１増加し、計数器８は転送バイ
ト数を計数する。
をバッファ・メモリ２に出力する度に、アドレス生成器
４は出力するアドレスを１増加し、計数器８は転送バイ
ト数を計数する。
【０００９】計数器８が１セクタのバイト数のデータ
（２３４０バイト）が送られてきたことを検出すると、
バッファ・メモリ２への出力を停止し、同時に、中央処
理装置３に伝える。これで１セクタのデータのバッファ
・メモリ２への出力が終了する。中央処理装置３は次の
セクタのバッファ・メモリ２に出力するアドレスを設定
する。中央処理装置３が処理している間に同期パターン
がＣＤドライブ装置６から送られてくる。同期パターン
の１２バイトの転送時間（通常速度で約６８μ秒）に処
理が終了する処理能力を中央処理装置３が持つ。同期検
出回路１が同期パターンを検出すると次のセクタのデー
タのバッファ・メモリ２への出力が開始される。
（２３４０バイト）が送られてきたことを検出すると、
バッファ・メモリ２への出力を停止し、同時に、中央処
理装置３に伝える。これで１セクタのデータのバッファ
・メモリ２への出力が終了する。中央処理装置３は次の
セクタのバッファ・メモリ２に出力するアドレスを設定
する。中央処理装置３が処理している間に同期パターン
がＣＤドライブ装置６から送られてくる。同期パターン
の１２バイトの転送時間（通常速度で約６８μ秒）に処
理が終了する処理能力を中央処理装置３が持つ。同期検
出回路１が同期パターンを検出すると次のセクタのデー
タのバッファ・メモリ２への出力が開始される。
【００１０】
【発明の効果】以上説明したように、１セクタの転送終
了を転送データ数で検出し、次のセクタの先頭を同期パ
ターンの検出によって行うことにより、１セクタの終了
を検出してから次のセクタの同期検出をするまでに、Ｃ
Ｄ−ＲＯＭの同期パターンである１２バイトの転送時間
（約６８μ秒）があるので従来の構成でＦＩＦＯメモリ
７が１２バイトあるのと等しくなる。従来の構成でＦＩ
ＦＯメモリが２バイト、ドライブ装置が通常速度の場合
で中央処理装置の処理が間に合っていたならば（約１
１．３μ秒以内に中央処理装置の処理が終了していた場
合）、同じ処理能力の中央処理装置を用いて本発明の構
成では６倍速まで対応できることになる。
了を転送データ数で検出し、次のセクタの先頭を同期パ
ターンの検出によって行うことにより、１セクタの終了
を検出してから次のセクタの同期検出をするまでに、Ｃ
Ｄ−ＲＯＭの同期パターンである１２バイトの転送時間
（約６８μ秒）があるので従来の構成でＦＩＦＯメモリ
７が１２バイトあるのと等しくなる。従来の構成でＦＩ
ＦＯメモリが２バイト、ドライブ装置が通常速度の場合
で中央処理装置の処理が間に合っていたならば（約１
１．３μ秒以内に中央処理装置の処理が終了していた場
合）、同じ処理能力の中央処理装置を用いて本発明の構
成では６倍速まで対応できることになる。
【図面の簡単な説明】
【図１】本発明のブロック図である。
【図２】従来例のブロック図である。
１ 同期検出回路 ２ バッファ・メモリ ３ 中央処理装置 ４ アドレス生成器 ５ アドレス・バス ６ ＣＤドライブ装置 ７ ＦＩＦＯメモリ ８ 計数器 ９ データ・バス
Claims (1)
- 【特許請求の範囲】 【請求項１】 同期検出回路とバッファ・メモリとバッ
ファ・メモリへ出力するアドレスを制御する中央処理装
置を有するデータ処理回路において１ブロックの先頭を
転送データ中の同期パターンで検出し、１ブロックの終
了を転送したデータ数で判断することを特徴とするデー
タ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17640291A JPH0519974A (ja) | 1991-07-17 | 1991-07-17 | データ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17640291A JPH0519974A (ja) | 1991-07-17 | 1991-07-17 | データ処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519974A true JPH0519974A (ja) | 1993-01-29 |
Family
ID=16013048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17640291A Pending JPH0519974A (ja) | 1991-07-17 | 1991-07-17 | データ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591829B1 (ko) * | 2004-08-10 | 2006-06-20 | 주식회사 현대오토넷 | 워셔노즐 어셈블리 |
-
1991
- 1991-07-17 JP JP17640291A patent/JPH0519974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591829B1 (ko) * | 2004-08-10 | 2006-06-20 | 주식회사 현대오토넷 | 워셔노즐 어셈블리 |
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