JPH05199399A - 画像転送中の画素のモザイク化及びクワド化装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像データの移動に要する回数を最小化し、
画像処理速度を向上し、プロセッサの介入をなくす画像
記憶装置を提供する。 【構成】 画像記憶装置は、印刷する画像の画素を記憶
するためのアドレス制御回路１０２を有する。このアド
レス制御回路１０２は、一度にメモリに記憶するには大
きすぎる画像をモザイク化して一連のロケーションに記
憶する。同時かつ交互に入出力動作するタイル・バッフ
ァ・メモリ１０３，１０５は、パイプライン動作を提供
する。該バッファ・メモリ１０３、１０５から画像の画
素をクワド化して読み出すためのアドレス指定装置１０
７も有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データの全ポイン
トアドレス指定可能プリンタへの転送に関し、特に転送
中の画像データのモザイク化及びクワド化に関するもの
である。

【０００２】

【従来技術及びその問題点】クワド（後述）で構成され
る画像データを使用するページ・プリンタ（全ポイント
アドレス指定可能プリンタ）における文字と画像の回転
を示すため、本明細書においては、米国特許出願第２１
９，６８６号（発明の名称：ＩＭＰＲＯＶＥＤ ＰＡＴ
ＴＥＲＮ ＭＯＶＥＲ ＦＯＲ ＲＡＳＴＥＲ ＰＲＩ
ＮＴＩＮＧ）を参照する。

【０００３】ページ・プリンタは、その名の示す通り、
全ページを構成後に印刷するものであり、一度に一行の
み印刷するライン・プリンタとは異なる。ページ・プリ
ンタの利点は、図形、画像及びデータを即座に一ページ
に容易に割り付けられることである。ページ・プリンタ
は通常レーザを使用するタイプで、一分間に百ページ以
上を印刷する。ページ・プリンタは、また、文字及び画
像をあらゆる方向に印刷できる。すなわち、ランドスケ
ープ方向やポートレイト方向、二重や回転二重印刷をす
るためページ上のどの４方向にも９０度の回転が可能で
ある。

【０００４】各４方向印刷に備え、文字のフォント及び
画像データの全てを保存するには大容量のメモリを必要
とし、画像転送中にフォントや画像を自在な方向に回転
するために使用される論理回路はクワド化された画像デ
ータを使用する。クワドとは、ビットで表される各画素
の４×４の配列である。

【０００５】全ページの構成には大容量のメモリが必要
である。インチ当たり２４０画素の解像度では、８．５
×１１インチ（Ａサイズ）のページは５，３８５，６０
０画素を有する。他ページを印刷中に別のページ割り付
けを行うには２倍のメモリが必要となるので、画素あた
り１ビットでは１０，７７１，２００ビットのメモリが
必要となってしまう。そこで、メモリ容量が少なくて済
むように、プリンタ制御装置は、各ページに印刷される
画素のわずかな幅あるいは一区画を保存するのに十分な
ラスタ・バッファ・メモリのみを有するように設計され
ている。１ページを印刷すると、その区画はページの次
の部分の画素で埋まる。

【０００６】レーザ・プリント・ヘッドがラスタ走査同
様に動作し、印刷すべきページを作り上げてゆくのでラ
スタ・バッファと呼ばれ、区画はこのラスタ・バッファ
内で構成される。画像が区画幅より大きい場合は、区画
バッファに合うよう長方形のタイル状に分割される。
（この分割をモザイク化と呼ぶ。）

【０００７】

【課題を解決するための手段】本発明によれば、ページ
・プリンタ・コントローラは、印刷される画像の画素を
保存するためメモリを使用する。メモリは入力アドレス
指定回路を有し、一度にメモリに保存するには大きすぎ
る画像をモザイク化するため、データを記憶するメモリ
内の一連のロケーションを発生する。また、出力アドレ
ス指定回路も有し、該回路は、画像の画素をクワド形式
で読み出すために、メモリ内の一連のロケーションを発
生する。

【０００８】画像転送時にモザイク化及びクワド化処理
を行うことにより、画像データの移動に要する回数が最
小化でき、画像処理速度が上がり、プロセッサの介入を
なくすことができる。

【０００９】

【実施例】画素（時にはピクセルと呼ばれる）は画像要
素であり、通常ドットからなり、文字、画像あるいはそ
の組み合わせで１ページを構成する。白黒印刷では、０
の値を有した画素が通常白いドット、すなわちインクな
しを表し、１の値を有した画素が黒いドット、すなわち
インク一滴あるいは１ドットを表す。画素の解像度は矩
形面積の線形ユニット当たりのドット数を示し、すなわ
ち２４０画素は２．５４ｃｍ平方（１平方インチ）当た
り合計５７，６００画素で、それぞれ２４０画素が２４
０列並んでいる２．５４ｃｍ平方（１平方インチ）を表
す。入力画像は一連の画素として視覚化でき、印刷ペー
ジのある部分を表す。この列は白黒の２進値で、１ビッ
トは各画素を表す。

【００１０】下記の説明において、レジスタの内容はし
ばしばレジスタ内の独立のビットあるいはサブグループ
のビットで表される。ビットはコロンで区切られた数値
で示され、たとえば、Ａ（４：９）はレジスタＡからの
ビット４〜９を意味する。高位ビットはビット０で、３
２ビットレジスタの低位ビットはビット３１である。１
ビットのみが記述される場合は、コロンが前につき、例
えばＡ（：８）となる。

【００１１】図１のシステムはプロセッサ・バス１０１
からラスタ・バッファ・バス１１５への画像転送を示
す。画像記憶装置はプロセッサ・バスと結合し、印刷さ
れる画像を保持している。印刷用に選択された画像は画
像記憶装置から、ラスタ・バッファ・バス上のパターン
記憶装置へと転送される。印刷データは、パターン記憶
装置から、実際に印刷を制御するデータを記憶するラス
タ・バッファへ転送される。ラスタ・バッファはページ
の一区画、すなわち１ページ上に印刷される幅の狭い一
連のデータを保持する。全ページの印刷が完了するまで
後続の区画が続々に１ページにわたり印刷されるように
新しいデータがパターン記憶装置からバッファ・メモリ
へ送られる。

【００１２】画像をどの９０度の４方向にも印刷するた
めに、印刷データはクワドの画素としてパターン記憶装
置に記憶される。各画素は１ビットを表すので、クワド
の画素は２次元の４×４配列の１６画素即ち１６ビット
である。このクワドを操作して画像を回転させるシステ
ムの詳細は、本明細書で参照した上記米国特許出願に示
されている。

【００１３】図１に示すように、２つのタイル・バッフ
ァ・メモリ１０３及び１０５が、プロセッサ・バス１０
１からアクセスされる画像記憶装置と、ラスタ・バッフ
ァ・バス１１５からアクセスされるパターン記憶装置の
間で一時的な記憶装置として使用される。この２つのタ
イル・バッファ・メモリ１０３及び１０５はピンポン式
に機能し、画像パイプラインとして動作する。すなわ
ち、一方のタイル・バッファ・メモリを空にしつつある
間もう一方がデータで満たされる。これにより、データ
の可用性エラーを防ぐと共にシステム全体の性能を高め
るため、各々の独立したバス上での同時転送が可能とな
る。

【００１４】各画像転送装置はデータ・パイプラインと
して動作するデュアル・バッファの使用により、各バス
上で同時に最大の帯域幅での操作ができる。さらに性能
を高めるため、セットアップ遅延を防ぐように画像転送
要求をハードウエアにより、待ち行列即ちスタックに入
れることができる。また、全て黒あるいは空白箇所の画
像ブロックも識別される。これらのブロックは新しい画
像情報を含まないので、転送時にこれらブロックを取り
除くことによって、全体の画像転送速度を上げることが
できる。

【００１５】タイル・バッファ・メモリ１０３及び１０
５はプロセッサ・バス１０１上のＤＭＡ操作により、画
像記憶装置からの画像データで満たされる。このメモリ
はラスタ・バッファ・バス上のＤＭＡ操作によりラスタ
・バッファ・バス１１５へとアンロードされる。制御論
理により、ロード及びアンロードは正確な順序で行わ
れ、データの破壊及び消失を防ぐ。

【００１６】ラスタ・バッファ・バスＤＭＡはセットア
ップを行い、画像記憶装置からタイル・バッファ・メモ
リへの画像転送を起動する。セットアップが終了する
と、ラスタ・バッファＤＭＡはタイル・バッファ・メモ
リが一杯になるまで待ち、その後ラスタ・バッファ・バ
スへのデータ転送を始める。転送ブロック・サイズは、
通常，最低４×４ビット、最大１２８×１２８ビットの
大きさの完全なタイルである。

【００１７】タイル・バッファ・メモリ１０３及び１０
５が一杯になっていることを知らせる適切なビットを使
用し、システムはタイル・バッファ・メモリのロード及
びアンロードを交互に行う。各移動コマンドにつきタイ
ル・バッファ・メモリ１つを使用すると、２つの移動要
求をスタックすることができる。ＤＭＡ動作については
当業技術のため、これについての詳細説明はここでは必
要としない。

【００１８】アドレス指定及び制御装置１０７はタイル
・バッファ・メモリ１０３及び１０５のアドレス指定を
行い、マルチプレクサ１０９及び１１１を制御する。こ
れらのマルチプレクサは後述のようにネットワークを成
している。アドレス指定及び制御装置１０７は、また、
ラスタ・バッファ・バス１１５にアクセスするタイル・
バッファ・メモリの交替に使用するマルチプレクサ１１
７を制御する。

【００１９】アドレス指定及び制御装置１０７を制御す
るコマンド及びレジスタ・データは、ＤＭＡ装置により
ラスタ・バッファ・バス１１５から与えられる。

【００２０】アドレス制御回路１０２はプロセッサ・バ
ス１０１を通して画像記憶装置をアドレス指定する。画
像記憶装置内のロケーションから読み出されたデータ
は、アドレス指定及び制御装置１０７により指定された
タイル・バッファ・メモリ１０３及び１０５のロケーシ
ョン・アドレスに書き込まれる。

【００２１】後述のように、アドレス制御回路１０２は
一連のアドレスを与え、転送される画像をモザイク化す
る。アドレス指定及び制御装置１０７からのアドレスは
一連のアドレスを成し、タイル・バッファ・メモリ１０
３及び１０５からの出力データをクワドにフォーマット
化する。

【００２２】まず、モザイク化について説明する。説明
のため、タイルの最大の大きさ、すなわち区画に収まる
長方形をページの１．２７×１．２７ｃｍ（１／２×１
／２インチ）の箇所、もしくは２．５４ｃｍ（１イン
チ）当たり２４０画素の解像度での１２８画素とする。
区画幅はタイル幅と同じで、長さは印刷されるページと
同じとする。ページ上をプリントヘッドが横断し、すな
わち、ページの下から上まで、あるいはその逆に走査方
向に動くとする。

【００２３】画像の大きさのために、ハードウエアによ
るモザイク化が必要となる場合は、画像データ検索の間
に画像記憶装置へ正確に連続してアドレス指定を行い、
それにより画像は四角形のタイルへと細分化される。ア
ドレス制御回路１０２は、画像をモザイク化するかどう
かにかかわらず、その画像を伝送するための、正確な一
連のアドレスを供給する。

【００２４】ＴＴＷ（全モザイク幅）で示される値で表
される画像の幅がＰＷ（パターン幅）の値で示されるパ
ターン（区画）幅より大きい場合、その画像はモザイク
化される。ＴＴＷおよびＰＷ値はワードで測定される。
この実施例で述べられるワードは３２ビットとし、各ビ
ットは１画素を示す。ＴＴＷ値がＰＷ値と等しいかある
いはそれより小さい場合はモザイク化の必要はなく、画
像記憶装置へのアドレス指定は単に１ワード増分するの
みである。

【００２５】本発明では、走査ラインを構成する複数の
ワードがタイル・バッファ１０３及び１０５に記憶され
る時に、ＴＴＷ−ＰＷで計算されたオフ・セット値によ
り画像アドレスが増分し、モザイク化が行われる。後述
のように、１走査は高さ１画素、長さ１〜４ワードで行
われる。

【００２６】画像記憶装置からの入力データはＨ（高
さ）×Ｗ（幅）画素の大きさで直列に読み出され、整列
されたワードと見なされる。空白画素および空白走査を
加えて入力データをワード境界の幅にパッドし、そして
４倍の走査高にする。データを画像記憶装置からパター
ンへ転送する時、バッファ・データは１タイル（１２８
×１２８画素あるいは３２×３２のクワド）より大きく
することはできないが、小さくすることはできる。

【００２７】プロセッサ・バス・マスタＤＭＡはパター
ン記述レジスタから開始アドレスをロードするが、その
開始アドレスはモザイク化するかどうかに関わらず同じ
ものである。プロセッサ・バス・マスタＤＭＡは、１走
査ライン内の語数を示す２ビット・レジスタであるＰＷ
レジスタと同様に、画像幅内の語数を示すＴＴＷレジス
タをセットする。ＰＷレジスタの値は本実施例では最大
４とする。

【００２８】ワード・カウンタ値（後述）がＰＷ値と等
しくない場合は、アドレスは１ワードで増分する。等し
い場合は、走査ラインの終了位置に達しており、（ハー
ドウエアによるモザイク化が要求されている時には）ア
ドレスはモザイク化のオフセット値分の増分をする。

【００２９】図２はプロセッサ・バスに送られる画像記
憶アドレスを順序付けるためのアドレス制御１０２の論
理回路である。８ビットの加算器２０１はＰＷおよびＴ
ＴＷレジスタと結合する。ＰＷビットの１の補数は加算
器２０１と結合し、１の補数を２の補数と同等とする桁
上げ信号が供給される。１１１１１１の上位ビットが加
算器２０１へのＰＷ入力ビットヘ供給される。その結果
生じる加算器２０１からの出力信号はＴＴＷ−ＰＷとな
る。ＴＴＷ値がＰＷ値よりも大きい場合は、桁上げ信号
が発生する。この桁上げ値がマルチプレクサ２０３の制
御入力端子へ送られ、第２加算器２０５への加算器出力
信号をゲート制御する。

【００３０】プロセッサ・バス・マスタＤＭＡから与え
られた開始アドレスはマルチプレクサ２０７へ送られ
る。マルチプレクサ２０７へのセレクト信号はアドレス
・カウンタ２０９へ送られる開始アドレスをゲート制御
する。アドレス・カウンタ出力信号はプロセッサ・バス
を通って画像記憶装置と結合する。この図の例ではアド
レス・ビット数は３０とし、２つの下位バス・ビットは
ゼロでワード境界のアドレス指定をするものとする。

【００３１】各メモリ・サイクルの間にアドレス・カウ
ンタ２０９を増分させ、画像記憶装置から後続のワード
を読み出す。１走査に要する適切な数のワードがアドレ
ス指定されると、加算器２０５からの出力信号がマルチ
プレクサ２０７を通ってアドレス・カウンタ２０９と結
合する。加算器２０５への他の入力信号はアドレス・カ
ウンタ２０９からの出力信号である。よって、各走査が
終了するたびに、アドレスはモザイク化オフセット値、
ＴＴＷ−ＰＷにより修正される。

【００３２】ＴＴＷ値がＰＷ値よりも小さいか、あるい
は等しい場合には、加算器２０１は桁上げ信号を発生せ
ず、マルチプレクサ２０３からの出力信号はゼロにな
る。すなわちオフセット信号が発生せず、モザイク化を
行わない。アドレスは１ワード分増分する。

【００３３】図４はタイル・バッファ・メモリ内の画素
の記憶の説明用である。ドットは記憶されている画素を
示す。行及び列は１から１２８まで番号づけられてい
る。行１では列１〜３２が第１ワードで、列３３〜６４
は第２ワード、というように続く。よって、各行はＰＷ
レジスタの値に応じて１〜４個の３２ビット・ワードを
保持することができる。１２８×１２８画素で区画幅の
１タイルを構成する。

【００３４】２．５４ｃｍ（１インチ）当たり２４０画
素の印刷解像度で３．０４８ｃｍ（１．２インチ）、画
像幅が９ワード（２８８画素）を例とする。第一区画が
画像の始めの部分と一致する場合、ＰＷレジスタは値４
にセットされる。ＴＴＷ値は９、すなわち９個の３２ビ
ット・ワードである。よって、開始アドレスは、行１の
列１〜３２に書き込まれる画像の第１ワードとなる。ア
ドレスは１ワードずつ増分されるので、第２ワードは次
のアドレスに指定される、行１の列３３〜６４に記憶さ
れる。同様に第３及び第４ワードは画像記憶装置から検
索されて行１の列６５〜９６へ、及び行１の列９７〜１
２８へと夫々記憶される。モザイク化オフセット値は９
ワード（ＴＴＷ）−４ワード（ＰＷ）即ち５である。ア
ドレス・カウンタ２０９が各ワードが検索されるたびに
増分されるので、次にアドレス指定される画像のワード
は、ワード５である。ワード４が検索されると、アドレ
ス・カウンタ２０９が増分されてワード５のアドレス指
定をする。よってモザイク化オフセット値の５が、画像
ワード５を指示しているアドレス・カウンタ２０６のア
ドレスに加算され、画像ワード１０を指示する。新アド
レスはマルチプレクサ２０７を通ってアドレス・カウン
タ２０９へロードされる。次に画像記憶装置をアクセス
し、行２の列１〜３２に記憶されている画像ワード１０
を読み出す。上記説明のように、画像記憶装置からの次
の３個のワードが行２の列３３〜６４、６５〜９６及び
９７〜１２８に記憶される。前述のように、ここでモザ
イク化オフセット値が再度加算器２０５からアドレス・
カウンタ２０９へ加算される。アドレス・カウンタ２０
９のアドレスは画像記憶装置内のワード１４を指してい
たので、次に画像記憶装置からタイル・メモリ・バッフ
ァへ移動するワードはワード１９である。よってワード
１９〜２２が行３へロードされる。 画像の長さが１２
８画素以上、すなわち１タイル以上と仮定すると、上記
の過程はタイル・バッファが一杯になるまで続く。最後
の行１２８にはワード１１４４から１１４７が入る。

【００３５】次のタイル・バッファを一杯にするため、
新しいＤＭＡバースト・サイクルが開始される。マルチ
プレクサ２０７を通った開始アドレスは、転送されてい
る画像のワード５となる。ＰＷおよびＴＴＷの設定は同
じである。よって、次のタイル・バッファはワード５〜
８を行１へ、ワード１４〜１７を行２へ、そしてワード
１１４８〜１１５１を行１２８へ保存する。

【００３６】続いて、次のタイル（上記説明の最初のタ
イル）が、画像内のワードの最終列で満たされる。新し
いＤＭＡサイクルはワード９のアドレス、ＴＴＷ値９、
及び新ＰＷ値１をロードする。画像ワード９は行１の列
１〜３２に記憶される。オフセット値は今８（９−１）
であり、画像ワード１０を指しているアドレス・カウン
タ２０９に加算され、画像ワード１８のアドレスを指定
する。画像ワード１８はその後行２の列１〜３２へロー
ドされる。ワード２７及び３６はそれぞれ行４と５の列
１〜３２へロードされる。１行当たり１ワードがワード
１１５２まで行１２８の列１〜３２へ記憶される。

【００３７】画像１１５３で始まる次の区画部分に対し
てこの全過程が繰り返される。画像がタイル・バッファ
の行すべてを満たさない場合には、４行のうち奇数番が
満たされるまで、行がパッドされる。

【００３８】図４は画像記憶装置内の画像ワードの連続
アドレス指定を説明するためだけのものなので、タイル
・バッファ・メモリ内のワードの配列は図４のようにき
ちんと整列してはいない。

【００３９】上記の説明では区画より広い幅の画像をモ
ザイク化するための画像記憶装置のアドレス指定につい
て述べた。次にタイル・バッファに画像データ・ワード
を記憶するためのタイル・バッファのアドレス指定につ
いて説明する。

【００４０】図３はタイル・バッファ入力アドレス指定
を示している。各タイル・バッファはアドレス制御論理
付の４つのメモリ・モジュール３０１〜３０４で構成さ
れている。図３で示されている構成のタイル・バッファ
は２つあるが、その動作は同一であるので１つのみを示
す。

【００４１】この実施例の４つのメモリ・モジュール３
０１〜３０４は、一貫した説明のため各々１２８個の３
２ビット・ワードの容量となっている。書き込みサイク
ルの間、書き込み信号が活動化される。各書き込みサイ
クルに対してクロック信号が与えられる。書き込み信号
及びクロック信号は３０１〜３０４のメモリ・モジュー
ル全てに同時に与えられる。また、各メモリ・モジュー
ルに７ビット・アドレス（１２８箇所指定可能）が送ら
れるが、ＳＥＬ信号で選択されたモジュールのみが活動
化される。４ビット・モジュール・カウンタ３０７は内
蔵のエンコーダを介してセレクト信号を順番に与える。

【００４２】２ビット・ワード・カウンタ３０９は７ビ
ット・アドレスの下位２ビットを与える。５ビット高さ
カウンタ３１１は７ビット・アドレスの上位５ビットを
与える。カウンタはすべてリセット状態、すなわちゼロ
で始まる。

【００４３】画像データ・ワードの転送が始まると、第
１メモリ・モジュール３０１の第１ワードがアドレス指
定され、第１画像が記憶される。クロック信号がワード
・カウンタ３０９を増分させる。これにより、同じモジ
ュール内の次のワードがアドレス指定される。ワード・
カウンタ３０９の内容がＰＷレジスタの内容と同じ場
合、コンパレータ３０５の出力信号が活動化され、モジ
ュール・カウンタ３０７を増分させて第２メモリ・モジ
ュール３０２のアドレス指定を行い、ワード・カウンタ
３０９をゼロにリセットする。高さカウンタの内容は変
わらない。

【００４４】ＰＷレジスタで指定されたワード数が各モ
ジュールに書き込まれるまで、このシーケンスが続く。
モジュール・カウンタ３０７が４をカウントした時、す
なわち最終ワードが４番目のメモリ・モジュール３０４
に書き込まれると、モジュール・カウンタはゼロにリセ
ットされ、高さカウンタ３１１は増分される。高さカウ
ンタが、ＰＨレジスタから与えられコンパレータ３１５
で判定されるパターン高さに達すると、高さカウンタ３
１１はリセットされる。

【００４５】このアドレス指定の構成は、図４の第１行
の４ワードは第１メモリ・モジュール３０１に、第２行
の４ワードは第２メモリ・モジュール３０２に、第３行
の４ワードは第３メモリ・モジュール３０３に、第４行
の４ワードは第４メモリ・モジュール３０４に、そして
第５行の４ワードは第１メモリ・モジュール３０１にあ
るということを意味している。メモリ・モジュール３０
１〜３０４の行は走査（スキャン）と呼ばれる。

【００４６】高さカウンタ３１１の値がＰＨレジスタ値
と等しく、モジュール・カウンタ値が４でワード・カウ
ンタの値がＰＷと等しくなると、ＤＭＡバースト・サイ
クルは完了する。

【００４７】次に説明する読み出しでは、上記の記憶構
成を用いて、タイル・メモリのクワドあるいは線形のフ
ォーマットでのアンロードを容易にし、その速度はメモ
リ・サイクル時間によってのみ制限されるだけとなる。
これにより、クワドにフォーマット化された画像データ
が線形に走査され、本明細書で参照する上記米国特許出
願で述べられているような画像の回転が行われる。

【００４８】診断用及び他の応用用途のためにも線形に
データを読み出すのが望ましい。

【００４９】図５は読み出しの構成である。コントロー
ラ内のＳ及びＴレジスタからラスタ・バッファ・アドレ
ス・バスを介して、メモリ・モジュール３０１〜３０４
にアドレスが供給される。読み出し時、各モジュール内
の同一走査ラインにアクセスするため、４つのモジュー
ル全ては同時に選択される。クワドを構成するために各
走査ラインの４ビットが読み出される。上記例では４つ
のモジュールの第１走査ラインが、各々画像ワード１、
１０、１９、２８を保持する。よって、メモリ・モジュ
ールから読み出される第１のクワドは各画像ワード１、
１０、１９、２８の最初の４ビットから成る。次のクワ
ドは上記各ワードの２番目の４ビットから成る。第１の
クワドが画像の左上角のクワドであると見なされるの
で、回転に適した構成であることがわかる。

【００５０】クワド読み出しのためのアドレス構成は、
ＴおよびＳレジスタからのビットで構成されているこの
実施例のアドレスを含む。各モジュール内のワード・ア
ドレスの最初の５ビットを送って、Ｔ（６：１０）の５
ビットは３２のクワド群から１つを選択する。言い換え
ると、モジュール・アドレスの最初の５ビットが４つの
走査群を選択する。

【００５１】７ビット・アドレスの残りは２ビット、Ｓ
（６：７）であり、最初の５ビットにより選択された４
つの群から、４つの走査ラインのうち１つを選択する。
各モジュールからの３２ビット・ワードは１６ビットの
半ワードに分割される。各モジュールからは２つの半ワ
ードずつ、クワドを構成する合計８つの半ワードがあ
り、正しいものは３ビットＳ（８：１０）で選択され
る。

【００５２】図５では、アドレス指定および制御装置１
０７から、Ｔ（６：１０）及びＳ（６：７）ビットが各
モジュールへ供給される。セレクト及びクロック信号
が、同時にメモリ・モジュール３０１〜３０４の各々へ
与えられる。書き込み信号は活動化しておらず、読み出
しが行われる。

【００５３】メモリ・モジュール３０１〜３０４から検
索された各ワードからのビットはマルチプレクサ５０５
〜５０８と結合する。各ワードの最初の１６ビット
（０：１５）はマルチプレクサ５０５及び５０７と結合
する。各ワードの次の１６ビット（１６：３１）はマル
チプレクサ５０６及び５０８と結合する。

【００５４】マルチプレクサ５０５及び５０６はクワド
を読み出すのに使用され、マルチプレクサ５０７及び５
０８は線形に読み出すのに使用される。

【００５５】ビットＳ（９：１０）はマルチプレクサ５
０５及び５０６から適切な半ワードを選択することによ
り１ワードを選択する。クワドモード時のＳ（：８）ビ
ット及びＬＩＮ／ＱＵＡＤ信号により、マルチプレクサ
５０９が適切な半ワードを選択する。

【００５６】選択された１６ビットクワドは、図１で示
すようにどのタイル・バッファ・メモリをバスに結合す
るかの選択に使用されるマルチプレクサ１１７を介し
て、ラスタ・バッファ・データ・バスと結合される。ま
た、本発明とは関係ない目的のために、レジスタ・デー
タをラスタ・バッファ・データ・バスと結合することも
できる。

【００５７】このアドレス指定の構成では、クワドのフ
ォーマット化に対して、タイル・バッファ・データを正
確な順序で読み出す。以下のアドレス指定の構成では、
線形フォーマット化のためのタイル・バッファ・データ
の読み出しに用いられる。

【００５８】Ｔ（８：１０）ビットは、上記説明のよう
に４つの走査群をアドレス指定する。Ｓ（４：５）は、
そのアドレス指定された４つの走査のうち１つを選択す
る。これらのアドレス指定ビットはメモリ・モジュール
３０１〜３０４のアドレス端子へ与えられる。

【００５９】Ｓ（４：５）ビットは、マルチプレクサ５
０７及び５０８から２つの半ワードを選択する。Ｓ（：
８）ビットは、ＬＩＮ／ＱＵＡＤ信号が線形モードの
時、マルチプレクサ５０９を介して、正確な線形の半ワ
ードを選択する。

【００６０】本発明を好ましい実施例を参照して特に図
示しかつ説明したが、当業者は、特許請求の範囲に記載
の本発明の原理及び範囲を逸脱することなく、形態及び
その詳細において種々の変形及び変更を行うことができ
ることは理解されよう。

【図面の簡単な説明】

【図１】本発明のシステムのブロック図である。

【図２】画像をモザイク化するかどうか判断し、モザイ
ク化された画像を保存するに必要なアドレス・オフセッ
ト値を画像記憶装置に送る入力アドレス発生器の論理図
である。

【図３】バッファ・メモリ・モジュール内に入力画像デ
ータを保存するためのアドレス発生器の論理図である。

【図４】説明のための画像データの記憶の図である。

【図５】出力データをクワド形式にフォーマット化する
ための、バッファ・メモリ・モジュールからの画像デー
タ検索の論理図である。

【符号の説明】

１０１ プロセッサ・バス １０２ アドレ
ス制御 １０３ タイル・バッファ・メモリＡ １０５ タイル・バッファ・メモリＢ １０７ アドレス制御 １０９ マルチ
プレクサ １１１ マルチプレクサ １１５ ラスタ
・バッファ・バス １１５Ａ ラスタ・バッファ・バス １１５Ｂ ラス
タ・バッファ・バス １１７ マルチプレクサ ２０１ 加算器 ２０３ マルチプレクサ ２０５ 加算器 ２０７ マルチプレクサ ２０９ アドレ
ス・カウンタ ３０１ メモリ１ ３０２ メモリ
２ ３０３ メモリ３ ３０４ メモリ
４ ３０５ コンパレータ ３０７ デコー
ダ付１／４カウンタ ３０９ ２ビット・カウンタ ３１１ ５ビッ
ト・カウンタ ３１５ コンパレータ ５０５ マルチ
プレクサ ５０６，５０７，５０８，５０９ マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 13/28 ３１０ Ｊ 9072−5Ｂ (72)発明者 リサ・リン・フィッシャー アメリカ合衆国80302、コロラド州 ボー ルダー、アラパホー・アベニュー 428番 地 (72)発明者 スティーブン・デイル・ハンナ アメリカ合衆国85715−1101、アリゾナ州 トゥーソン、イースト・パセオ・シマロ ン 5540番地

Claims (4)

【特許請求の範囲】
1. 【請求項１】 印刷される画像を表す画素を記憶するた
   めのメモリ手段と、該メモリ手段内に記憶するには大き
   すぎる画像をモザイク化するためにデータを記憶する前
   記メモリ手段内の一連のロケーションを指定する入力ア
   ドレス指定手段と、前記画素をクワドとして読み出すた
   めにデータ検索を行う前記メモリ手段内の一連のロケー
   ションを指定する出力アドレス指定手段とを備えて成る
   ページ・プリンタ制御装置。
2. 【請求項２】 請求項１の装置において、前記出力アド
   レス指定手段が、前記画素を線形に選択的に読み出すた
   めの手段を含むことを特徴とする装置。
3. 【請求項３】 請求項１の装置において、前記入力アド
   レス指定手段が、画像を前記メモリ手段に記憶するため
   に画像をモザイク化するかどうかを決定する手段と、該
   決定する手段に応答して画像を前記メモリ手段に記憶す
   るためのアドレスを与える手段とを含むことを特徴とす
   る装置。
4. 【請求項４】 請求項１の装置において、前記メモリ手
   段が、複数の別々にアドレス指定可能なモジュール手段
   を含むことを特徴とする装置。