JPH05198173A

JPH05198173A - メモリ装置

Info

Publication number: JPH05198173A
Application number: JP3016900A
Authority: JP
Inventors: Jr John E Barth; ジョン・エドワード・バース、ジュニア; Charles E Drake; チャールス・エドワード・ドレイク; William P Hovis; ウイリアム・ポール・ホービス; Howard L Kalter; ハワード・レオ・カルター; Arthur Kelly Gordon Jr; ゴードン・アーサー・ケリー、ジュニア; Scott C Lewis; スコット・クラレンス・ルイス; Daniel J Nickel; ダニエル・ジョン・ニッケル; James A Yankosky; ジェームス・アンドリュ・ヤンコスキー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-02-13
Filing date: 1991-01-18
Publication date: 1993-08-06
Anticipated expiration: 2010-04-12
Also published as: JPH0734310B2; EP0442283B1; EP0442283A3; US4999815A; DE69119258D1; DE69119258T2; EP0442283A2

Abstract

(57)【要約】【目的】複数のモジュールを用いるダイナミック・ラン
ダム・アクセス・メモリの電力を低減させる。【構成】メモリは複数のメモリ・アレイ２６〜４０を含
み、各メモリ・アレイのワード線は関連する１／５１２
復号回路４２〜５６によって、ビット／センス線は関連
する１／１０２４復号回路６８〜８２によって選択され
る。１／５１２復号回路４２〜５６は伝送ゲート装置５
８〜６４によって選択的に動作され、伝送ゲート装置５
８〜６４は１／４復号回路６６によって選択的に動作さ
れる。１／１０２４復号回路６８〜８２は伝送ゲート装
置８４〜９０によって選択的に動作される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路のため
の低電力アドレス装置に関し、さらに詳細には、複数の
モジュールを使用し、それぞれがセル集積度の高い少な
くとも１つのチップを有し、好ましくは、それぞれがた
とえばチップ１個当たり１６００万以上のセルを含む、
高集積度のダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）を備えたメモリ・チップを有するモジュー
ルを含む上記の装置に関するものである。

【０００２】

【従来の技術】半導体チップ中のダイナミック・ランダ
ム・アクセス・メモリ・セルなどの半導体集積回路の集
積度が増大するにつれて、メモリを含むチップに使用さ
れる有効電力も増大する。たとえばチップの電源電圧の
半分の大きさ、すなわち１／２Ｖｄｄまたは１／２Ｖｃ
ｃのプリチャージされたビット線電圧を使用し、または
活性サイクル中、すなわちメモリの書込みまたは読取り
中に給電されたアレイをセグメントに分け、あるいはそ
の両方を行なうことにより、有効電力、すなわちメモリ
・セルの書込みまたは読取り中に使用される電力を最小
にする各種の方法が試みられ、または提案されている。
これらの方法は、有効電力を約３００ないし４００ｍＷ
の範囲に限定することができるため、広く受け入れられ
てきた。しかし、チップ上のメモリ・セルの集積度が１
６００万セル以上に増大すると、必要な多重化アドレス
のためにチップ上に要するスペースが、メモリ・アレイ
を集積度が失われる点までセグメントに分けずに、有効
電力を望ましいまたは受け入れ可能な範囲に限定するに
は、充分でなくなる。

【０００３】１６００万以上のセル、または記憶された
情報のビットを有するチップを使用するメモリ中の有効
電力を制限するために、通常の１１／１１アドレス方式
の代りに１２／１０アドレス方式を使用して、すなわ
ち、行エネーブル（ＲＥ）時間または行アドレス・スト
ローブ（ＲＡＳ）時間中に、１１のアドレスに多重化
し、列エネーブル（ＣＥ）時間または列アドレス・スト
ローブ（ＣＡＳ）時間中に１１のアドレスに多重化する
代りに、ＲＥ時間中に１２のアドレスに多重化し、ＣＥ
時間中に１０のアドレスに多重化することにより、メモ
リ・チップのアドレス方式を変更することが提案されて
いる。１２／１０アドレス方式は、チップの集積度を犠
牲にすることなく、有効電力を低下させることが分かっ
ている。しかし、１２／１０アドレス方式は有効電力を
低下させるが、２０００アドレスの代りに４０００アド
レスのメモリ・セル・リフレッシュ速度が必要であり、
すなわちメモリ・セルの内容を有効に維持するのに一般
に必要なリフレッシュ電力が２倍になる。一例を挙げる
と、１１／１１アドレス方式を使用する標準の１６メガ
ビットＤＲＡＭは、３２ミリ秒ごとに２０００のリフレ
ッシュ・サイクルを有し、リフレッシュ・サイクルの間
隔は平均１５．７マイクロ秒で、メモリ可用度が９９．
３％となる。一方、１２／１０アドレス方式は、４００
０のリフレッシュ・サイクルを必要とし、メモリ可用度
が９８．７％に低下する。

【０００４】より小型の装置、すなわち大容量のメモリ
を持たない装置では、メモリ・チップの大部分が活性と
なる頻度が高いため、リフレッシュ電力の増大は著しく
ないが、４０００のリフレッシュ・サイクルを必要とす
るときは、可用度の損失が生じる。バッテリによるバッ
クアップ、または低電力モードを使用するメモリ装置で
は、リフレッシュ電力を増大すなわち倍化すると、この
ような電力装置の需要が増大する。大型の装置、すなわ
ち多数のメモリ・チップを設けた装置では、所与の時間
に活性となるチップが少なく、メモリの残りは待機状態
である、バンクとしてメモリが使用される。大部分のチ
ップが待機状態であるため、リフレッシュ電力を増大す
ると、メモリ装置、特にメモリを含むモジュールをサポ
ートするカードが大きな影響を受ける。この電力の問題
を緩和するもうひとつの方法は、歩留りの損失を受け入
れ、または半導体集積回路技術の改良により、メモリ・
セルの保存時間を増大、たとえば倍化することである
が、これは現在ではきわめてコストが高くつく。

【０００５】米国特許第４８３１５９７号明細書には、
メモリのビット線が第１のタイミングで多重化アドレス
信号の行アドレス信号によって選択され、ワード線が第
１のタイミングの後の第２のタイミングで列アドレス信
号によって選択される、メモリ装置が開示されている。

【０００６】米国特許第４７６３３０２号明細書には、
メモリ装置のアレイのセルが、２つのアドレス構成に従
ってアクセスできる、メモリ装置が開示されている。

【０００７】

【発明が解決しようとする課題】本発明の目的は、２０
００のリフレッシュ・サイクルを使用する１１／１１ア
ドレス方式でも、４０００のリフレッシュ・サイクルを
使用する１２／１０アドレス方式でも共通のカード上で
作動できるように半導体メモリ・チップを設計すること
により、低電力のアドレス装置を提供することにある。
２０００のリフレッシュとして行エネーブル（ＲＥ）パ
ルスの前に列エネーブル（ＣＥ）パルスを発生すること
により、ユーザは１２／１０アドレス方式の低い有効電
力と、１１／１１アドレス方式の低いリフレッシュ電力
の両方の利益を得ることができる。さらに、ＲＥの前に
ＣＥパルス・リフレッシュを行なうことにより、セルの
可用度が増大するとともに、１１／１１アドレス方式で
は残す必要のある既存のチップ設計からの移行が可能に
なる。

【０００８】

【課題を解決するための手段】本発明の教示によれば、
それぞれがワード線とビット／センス線を有する所与の
複数のメモリ・セグメントと、所与の複数のメモリ・セ
グメントに接続された、メモリ・セグメントのそれぞれ
で１本のワード線を選択するための所与の複数のデコー
ダと、それぞれが第１および第２のゲートを有し、各ゲ
ートがそれぞれ異なるデコーダに結合された第１の複数
の伝送ゲート装置と、それぞれが伝送ゲート装置の１つ
に結合された第１の複数の出力を有する第２のデコーダ
と、第１の複数の伝送ゲート装置の第１および第２のゲ
ートのそれぞれを選択的に活動化する手段と、所与の複
数のメモリ・セグメントに接続された、それぞれのメモ
リ・セグメントで１本のビット／センス線を選択するた
めの、所与の複数のデコーダと同数の第２の複数のデコ
ーダと、それぞれが第１および第２のゲートを有し、各
ゲートがそれぞれ異なるデコーダに結合された第２の複
数の伝送ゲート装置と、第２の複数の伝送ゲート装置の
それぞれの第１および第２のゲートを選択的に活動化す
る手段とを具備する低電力アドレス装置が提供される。

【０００９】

【実施例】図１および図２を詳細に参照すると、図１に
は、図２にブロック図で示す大型ランダム・アクセス・
メモリを作動させるのに必要なパルスを供給するための
回路をブロック図で示してある。図１では、１２本のア
ドレス線Ａ０−Ａ１１がアドレス・バッファ１０の入力
に接続され、このアドレス・バッファ１０の出力が、行
アドレス・バッファ１２および列アドレス・バッファ１
４に接続されている。行アドレス・バッファ１２からの
出力は、１２本の行アドレス線ＲＡ０−ＲＡ１１を含
み、列アドレス・バッファ１４からの出力は、１１本の
列アドレス線ＣＡ０ないしＣＡ１０を含んでいる。

【００１０】行エネーブル端子ＲＥは、行アドレス・ス
トローブ（ＲＡＳ）クロック１６の入力に接続されてい
る。クロック１６の一方の出力は行アドレス・バッファ
１２に接続され、他方の出力はメモリ・アレイ、復号回
路、センス増幅器等のタイミング・パルスとして一般に
使用される行エネーブル（ＲＥ）フェーズ用のものであ
る。列エネーブル端子ＣＥは、列アドレス・ストローブ
（ＣＡＳ）クロック１８の入力に接続されている。クロ
ック１８の一方の出力は、列アドレス・バッファ１４に
接続され、他方の出力はやはりメモリ・アレイ、復号回
路、センス増幅器等のタイミング・パルスとして一般に
使用される列エネーブル（ＣＥ）フェーズ用のものであ
る。リフレッシュ・アドレス・カウンタ２０は、ＲＡＳ
クロック１６の行エネーブル（ＲＥ）フェーズの出力か
ら接続された第１の入力と、列エネーブル（ＣＥ）端子
からの第２の入力を有し、その出力は行アドレス・バッ
ファ１２の入力に接続されている。リフレッシュ・アド
レス・カウンタ２０はまた、ＣＢＲで識別される出力も
有する。この出力は、後で詳しく述べる、行リフレッシ
ュ・パルスの前の列リフレッシュ・パルスを示す。図１
にはさらに、メモリ装置の適切なメモリ・チップまたは
モジュール中の１１／１１アドレスまたは１２／１０ア
ドレスを制御するための高電圧または低電圧を有する制
御電圧端子ＴＴＣが示されている。制御端子ＴＴＣは、
反転出力ＴＴＣ'を有するインバータ２２の入力に接続
されている。

【００１１】図２は、公称４メガビットのメモリ２４を
示す。これは、１６メガビットのメモリ・チップの１／
４でよい。４メガビットすなわち４メガセルのメモリ２
４は、８つのメモリ・アレイ２６、２８、３０、３２、
３４、３６、３８、４０を含み、周知のように各メモリ
・アレイがそれぞれ５２４，２８８個、すなわち５１２
ｋのメモリ・セルを有し、水平に配置された５１２本の
ワード線、および垂直に配置された１０２４本のビット
線またはビット／センス線を有する。図２には、８つの
１／５１２復号回路４２、４４、４６、４８、５０、５
２、５４、５６も示されており、それらの復号回路の出
力は、それぞれ５１２ｋアレイ２６、２８、３０、３
２、３４、３６、３８、４０に接続されている。各１／
５１２復号回路は、当該の５１２ｋアレイから５１２本
のワード線のうちの１本を選択するように設計されてい
る。図１の行アドレス・バッファ１２からの行アドレス
ＲＡ０−ＲＡ８が各１／５１２復号回路の入力に印加さ
れる。第１の複数の伝送ゲート装置が、ブロック５８、
６０、６２、６４で示してあるが、各伝送ゲート装置は
４つの入力と２つの出力を有し、各装置は相互に類似し
ている。伝送ゲート装置５８からの第１の出力５８ａ
は、１／５１２復号回路４２の入力に接続され、その第
２の出力５８ｂは、１／５１２復号回路４４に接続され
ている。伝送ゲート装置６０からの第１の出力６０ａ
は、１／５１２復号回路４６の入力に接続され、その第
２の出力６０ｂは、１／５１２復号回路４８に接続され
ている。伝送ゲート装置６２からの第１の出力６２ａ
は、１／５１２復号回路５０の入力に接続され、その第
２の出力６２ｂは、１／５１２復号回路５２に接続され
ている。伝送ゲート装置６４からの第１の出力６４ａ
は、１／５１２復号回路５４の入力に接続され、その第
２の出力６４ｂは、１／５１２復号回路５６に接続され
ている。

【００１２】伝送ゲート装置５８、６０、６２、６４は
それぞれ、図１に示す各端子ＣＢＲ、ＴＴＣ、ＲＡ１１
に接続された３つの入力を有する。伝送ゲート装置５
８、６０、６２、６４への第４の入力は、１／４復号回
路６６の異なる出力に接続されている。１／４復号回路
６６の入力は、行アドレス線ＲＡ９、ＲＡ１０によって
図１の行アドレス・バッファ１２に接続されている。１
／４復号回路６６の出力は、線６３、６５、６７、６９
で示され、線６３は伝送ゲート装置５８に、線６５は伝
送ゲート装置６０に、線６７は伝送ゲート装置６２に、
線６９は伝送ゲート装置６４に接続されている。

【００１３】８つの１／１０２４列復号回路６８、７
０、７２、７４、７６、７８、８０、８２が、それぞれ
５１２ｋアレイ２６、２８、３０、３２、３４、３６、
３８、４０に結合され、周知のように、各５１２ｋアレ
イの１０２４本のビット線のうちから１本を選択するよ
うに配列されている。各１／１０２４列復号回路６８、
７０、７２、７４、７６、７８、８０、８２の入力に
は、それぞれ列アドレス線ＣＡ０−ＣＡ９が接続されて
いる。第２の複数の伝送ゲート装置は、８４、８６、８
８、９０で示してあるが、各伝送ゲート装置は４つの入
力と１つの出力を有し、各装置は相互に類似している。

【００１４】各伝送ゲート装置８４、８６、８８、９０
の第１の入力は、列アドレス・バッファ１４の列アドレ
ス線ＣＡ１０に接続され、第２の入力は、図１のインバ
ータ２２の１２／１０制御線ＴＴＣ'に接続されてい
る。伝送ゲート装置８４の第３の入力８４ａは、１／１
０２４列復号回路６８を介して５１２ｋアレイ２６の選
択されたビット線に接続され、第４の入力８４ｂは、１
／１０２４列復号回路７０を介して５１２ｋアレイ２８
の選択されたビット線に接続されている。伝送ゲート装
置８６の第３の入力８６ａは、１／１０２４列復号回路
７２を介して５１２ｋアレイ３０の選択されたビット線
に接続され、第４の入力８６ｂは、１／１０２４列復号
回路７４を介して５１２ｋアレイ３２の選択されたビッ
ト線に接続されている。伝送ゲート装置８８の第３の入
力８８ａは、１／１０２４列復号回路７６を介して５１
２ｋアレイ３４の選択されたビット線に接続され、第４
の入力８８ｂは、１／１０２４列復号回路７８を介して
５１２ｋアレイ３６の選択されたビット線に接続されて
いる。伝送ゲート装置９０の第３の入力９０ａは、１／
１０２４列復号回路８０を介して５１２ｋアレイ３８の
選択されたビット線に接続され、第４の入力９０ｂは、
１／１０２４列復号回路８２を介して５１２ｋアレイ４
０の選択されたビット線に接続されている。第２グルー
プの伝送ゲート装置８４、８６、８８、９０のそれぞれ
の伝送ゲート装置の出力は、たとえば、オフチップ・ド
ライバ回路（図示せず）を通過した後、出力端子ＤＱ０
に接続されている。端子ＤＱ０は、入力端子としても機
能する。

【００１５】図３に、図２に示す第１のグループの伝送
ゲート装置のうちの１つの伝送ゲート装置６４をさらに
詳細にブロック図で示す。伝送ゲート装置６４は、第１
および第２の伝送ゲート９２および９４、第１および第
２のＯＲゲート９６および９８、ならびに１／２復号回
路１００を有する。図１のリフレッシュ・アドレス・カ
ウンタ２０からの出力ＣＢＲおよび制御パルス端子ＴＴ
Ｃが、第１および第２のＯＲゲートに、これらのゲート
を選択的に活動化させるように接続されている。図１の
行アドレス・バッファ１２からの行アドレスＲＡ１１
は、１／２復号回路１００の入力に接続され、１／２復
号回路１００の第１の出力は第１のＯＲゲート９６の入
力に接続され、１／２復号回路１００の第２の出力は第
２のＯＲゲート９８の入力に接続されている。第１のＯ
Ｒゲート９６の出力は、第１の伝送ゲート９２に、ゲー
ト９２を選択的に活動化させるように接続され、第２の
ＯＲゲート９８の出力は、第２の伝送ゲート９４に、ゲ
ート９４を選択的に活動化させるように接続されてい
る。図２の１／４復号回路６６からの出力線６９は、第
１の伝送ゲート９２の入力および第２の伝送ゲート９４
の入力に接続されている。第１の伝送ゲート９２からの
出力は、伝送ゲート装置６４の第１の出力６４ａに接続
され、第２の伝送ゲート９４からの出力は、伝送ゲート
装置６４の第２の出力６４ｂに接続されている。

【００１６】図４に、図２に示す第２のグループの伝送
ゲート装置８４、８６、８８、９０のうちの１つの伝送
ゲート装置９０をさらに詳細にブロック図で示す。伝送
ゲート装置９０は、第１および第２の伝送ゲート１０２
および１０４、第１および第２のＯＲゲート１０６およ
び１０８、ならびに１／２復号回路１１０を有する。図
１のインバータ２２からの出力ＴＴＣ'は、第１および
第２のＯＲゲート１０６および１０８に、これらのＯＲ
ゲートを選択的に活動化させるように接続されている。
図１の列アドレス・バッファ１４からの行アドレスＣＡ
１０は、１／２復号回路１１０の入力に接続され、１／
２復号回路１１０の第１の出力は第１のＯＲゲート１０
６の入力に接続され、１／２復号回路１１０の第２の出
力は第２のＯＲゲート１０８の入力に接続されている。
第１のＯＲゲート１０６の出力は、第１の伝送ゲート１
０２に、ゲート１０２を選択的に活動化させるように接
続され、第２のＯＲゲート１０８の出力は、第２の伝送
ゲート１０４に、ゲート１０４を選択的に活動化させる
ように接続されている。伝送ゲート装置９０の第３の入
力線９０ａは、伝送ゲート１０２の入力に接続され、伝
送ゲート装置９０の第４の入力線９０ｂは、伝送ゲート
１０４の入力に接続されている。第１および第２の伝送
ゲート１０２および１０４のそれぞれの出力は、出力端
子ＤＱ０に接続され、上述のように、端子ＤＱ０は入力
を兼ねている。

【００１７】図１、図２、図３、図４に示す回路の動作
について、まず１１／１１アドレス方式、すなわちチッ
プ上のメモリが、行エネーブル（ＲＥ）時間に１１のア
ドレスに、列エネーブル（ＣＥ）時間に１１のアドレス
に応答するように配列された場合、次に１２／１０アド
レス方式、すなわちチップ上のメモリが、行エネーブル
（ＲＥ）時間に１２のアドレスに、列エネーブル（Ｃ
Ｅ）時間に１０のアドレスに応答するように配列された
場合について説明する。

【００１８】図２の大型メモリ中で単一のセルが選択さ
れる、従来の１１／１１アドレス方式を使用した場合、
図１、図２、図３、図４に示す回路の動作に当って、チ
ップ上の一定な高電位の任意の点に端子ＴＴＣを接続ま
たはワイア・ボンディングすることにより、端子ＴＴＣ
上の電圧を、たとえば＋３．５ないし＋５．０Ｖの高レ
ベル値に設定する。この大型メモリは、メモリ・チップ
の１／４でよい。図５のパルス図に示すように、行エネ
ーブル（ＲＥ）時間、すなわち時間ｔ１から時間ｔ２の
間、すなわちＲＥ電圧が高レベル値から低レベル値たと
えば０Ｖになる時チップに印加される、図１に示す１２
個のアドレスが、行アドレス・バッファ１２に接続され
たアドレス・バッファ１０に緩衝記憶され、バッファ１
０からバッファ１２の出力に１２個の行アドレスＲＡ０
−ＲＡ１１が供給される。図５および図６のグラフから
わかるように、一連のＸで示した区域は、時間ｔ０から
ｔ１までの間などの時間における電圧を表す。これは本
発明の回路または装置の動作にとって重要ではない。こ
れらの区域を一般に「ドント・ケア電圧」という。４つ
の出力６３、６５、６７、６９のうちから１つを選択す
るため、行アドレスＲＡ９およびＲＡ１０が図２の１／
４復号回路６６に供給される。選択された出力たとえば
出力６９は、高電圧を有することが好ましく、これが伝
送ゲート装置６４に、さらに具体的には図３に示す第１
および第２の伝送ゲート９２、９４の入力に印加され
る。端子ＴＴＣの電圧が高く、ＯＲ回路９６、９８の両
方に供給されるため、ＯＲ回路９６、９８の出力は、伝
送ゲート９２、９４の両方を活動化すなわちオンにす
る。伝送ゲート９２、９４が開になると、出力線６９上
の高電圧は、伝送ゲート９２、９４を通過してそれぞれ
出力６４ａ、６４ｂへ移る。出力６４ａ、６４ｂ上の高
電圧は、１／５１２復号回路５４、５６の両方を活動化
し、したがって５１２ｋアレイ３８、４０の両方を活動
化し、行アドレスＲＡ０ないしＲＡ８が１／５１２復号
回路に印加されて、５１２ｋアレイ３８、４０それぞれ
の５１２本のワード線のうちから１本を選択する。

【００１９】列エネーブル（ＣＥ）時間、すなわち時間
ｔ３の後、すなわちＣＥ電圧が高レベル値から低レベル
値になる時、図５に示すように、チップに提示される１
２のアドレスＡ０−Ａ１１が、図１の列アドレス・バッ
ファ１４に接続されたアドレス・バッファ１０に緩衝記
憶され、バッファ１０からバッファ１４の出力に１１の
列アドレスＣＡ０−ＣＡ１０のみが供給され、ＲＥ時間
のアドレスＡ１１はＣＥ時間のアドレスＣＡ１０であ
る。列アドレスＣＡ０−ＣＡ９が、１／１０２４列復号
回路６８、７０、７２、７４、７６、７８、８０、８２
に印加されて、活動化されたアレイ、すなわちアレイ３
８、４０の１０２４本のビット／センス線のうちから１
本を選択する。列アドレスＣＡ１０は、伝送ゲート装置
８４、８６、８８、９０に印加されて、選択された２つ
のアレイからの２つの出力のうちの一方、すなわちアレ
イ３８からの出力９０ａまたはアレイ４０からの出力９
０ｂを選択する。この伝送ゲート装置９０の１／２動作
は、図４を参照するとさらによく理解できる。図４に示
すように、端子ＴＴＣの電圧が高レベル値に設定されて
いるため、図１のインバータ２２の出力であるＴＴＣ'
の電圧は低レベル値であり、したがってＯＲゲート１０
６、１０８の出力は伝送ゲート１０２、１０４を活動化
すなわちオンにしない。しかし、アドレスに応じて、列
アドレスＣＡ１０が高レベルまたは低レベルとなり、Ｏ
Ｒゲート１０６またはＯＲゲート１０８に活動化電圧を
印加して、それぞれ伝送ゲート１０２または伝送ゲート
１０４をオンにする。したがって、伝送ゲート１０２が
選択されたと仮定すると、大型メモリ２４の５１２ｋア
レイ３８中の選択されたセルを表す電圧が、出力９０ａ
を介して出力端子ＤＧ０に印加される。端子ＤＧ０は、
書き込み動作の間、データ入力端子兼データ出力端子と
して使用される。

【００２０】図２の大型メモリ２４中で単一セルが選択
される、１２／１０アドレス方式を使用した場合、図
１、図２、図３、図４に示す回路の動作に当って、この
特定のメモリ・チップ上の一定な低電圧の任意の点に端
子ＴＴＣを接続またはワイア・ボンディングすることに
より、端子ＴＴＣの電圧を、０Ｖさらには負等の低レベ
ル値に設定する。図５のパルスに示すように、行エネー
ブル（ＲＥ）時間にチップに印加される、図１に示す１
２個のアドレスＡ０−Ａ１１が、行アドレス・バッファ
１２に接続されたアドレス・バッファ１０中に緩衝記憶
され、バッファ１０からバッファ１２の出力に１２個の
行アドレスＲＡ０−ＲＡ１１が供給される。１１／１１
アドレス方式に関して上に説明したように、行アドレス
ＲＡ９およびＲＡ１０は、図２の１／４復号回路６６に
印加されて、４つの出力６３、６５、６７、６９のうち
の１つを選択する。選択された出力たとえば出力６９は
高電圧を有し、これが伝送ゲート装置６４に、具体的に
は第１および第２の伝送ゲート９２および９４の入力に
供給される。端子ＴＴＣの電圧が低く、ＯＲ回路９６、
９８の両方に供給されるため、ＯＲ回路９６、９８の出
力も低く、伝送ゲート９２および９４のいずれをも活動
化しない。同様に、線ＣＢＲの電圧も、メモリ２４中で
リフレッシュ動作が行なわれている時以外は低レベルで
ある。しかし、行アドレスＲＡ１１が１／２復号回路１
００の入力に印加されるため、２つのＯＲゲート９６、
９８のうちの一方が、それぞれ当該の伝送ゲート９２、
９４をオンすなわち開にする。第１のＯＲゲート９６の
出力で高電圧が発生すると仮定すると、第１の伝送ゲー
ト９２は出力６４ａに高電圧を供給して、１／５１２復
号回路５４を、したがって５１２ｋアレイ３８を活動化
し、行アドレスＲＡ０−ＲＡ８が１／５１２復号回路に
印加されて、５１２ｋアレイ３８の５１２本のワード線
のうちから１本を選択する。１／２復号回路１００に印
加されたアドレスＲＡ１１は第２のＯＲゲート９８を選
択しなかったため、伝送ゲート９４は活動化されず、し
たがって１／５１２復号回路５６は活動化されない。こ
のようにして、図１の行アドレス・バッファ１２から、
１２個の行アドレスＲＡ０−ＲＡ１１のすべてを使用し
て、メモリ２４全体中のただ１つの５１２ｋアレイの１
本のワード線だけが選択された。

【００２１】１２／１０方式を使用する場合は、図５に
示すように、列エネーブル（ＣＥ）時間には、チップに
提示される１２個のアドレスＡ０−Ａ１１も、図１の列
アドレス・バッファ１４に接続されたアドレス・バッフ
ァ１０に緩衝記憶され、バッファ１４からバッファ１０
の出力に１１個の列アドレスＣＡ０−ＣＡ１０だけが供
給される。列アドレスＣＡ０−ＣＡ９が、１／１０２４
列復号回路６８、７０、７２、７４、７６、７８、８
０、８２に供給されて、活動化されたアレイ、すなわち
アレイ３８の１０２４本のうちから１本を選択する。１
２／１０方式を使用する場合は、列アドレスＣＡ１０が
第２グループの伝送ゲート装置８４、８６、８８、９０
にも供給されるが、端子ＴＴＣ'が高電圧であるため、
列アドレスＣＡ１０はこれらの伝送ゲート装置には影響
を与えない。このことは、図４を参照するとさらによく
理解できる。すなわち、高電圧を有する端子ＴＴＣ'
が、ＯＲゲート１０６、１０８に接続されて、伝送ゲー
ト１０２、１０４の両方を活動化する。５１２アレイ３
８だけが活動化されているため、アレイ３８中の選択さ
れたセルからのデータが、出力９０ａを経て伝送ゲート
１０２を通り、出力端子ＤＱ０に供給される。

【００２２】１１／１１多重化アドレス・モードまたは
１２／１０多重化アドレス・モードのいずれかの方法を
使用する際に、図１および図６のパルス図に示すよう
に、リフレッシュ・アドレス・カウンタ２０の出力から
のＣＢＲ（ＲＡＳの前にＣＡＳ）パルスを使用しても、
同じ結果を生じる。時間ｔ３とｔ４の間に行エネーブル
（ＲＥ）電圧が活動状態になる前に、時間ｔ１とｔ２の
間に列エネーブル（ＣＥ）電圧が活動状態になっている
場合、リフレッシュ・アドレス・カウンタ２０は、ＣＢ
ＲパルスおよびアドレスＲＡ０−ＲＡ１０を行アドレス
・バッファ１２に供給する。ＲＥの前にＣＥをリフレッ
シュする動作では、ＣＥ電圧のタイミングは不要で、動
作しない。したがって、列アドレスＣＡ０−ＣＡ１０
は、不要である。図３で、線ＣＢＲの電圧が、１２／１
０制御線ＴＴＣの電圧に関係なく、ＯＲゲート９６、９
８の両方を活動化する。したがって、両方のＯＲゲート
９６、９８が、それぞれ伝送ゲート９２、９４に高電圧
を印加して、２つの１／５１２復号回路５４、５６なら
びに２つの５１２ｋアレイ３８、４０を、したがってこ
れら２つの５１２ｋアレイ３８、４０それぞれの１本の
ワード線を選択する。このようにして、これら２本のワ
ード線に関連する各セルが、内部で供給される行アドレ
スＲＡ０−ＲＡ１０からリフレッシュされる。やはり図
６に示すように、リフレッシュ動作の間、書込み選択電
圧Ｗは高レベルであり、出力ＤＱ０は３状態である。

【００２３】１２／１０アドレス方式を使用するには、
チップの１／８だけが給電されて、集積度にも性能にも
影響を与えずに、活動電力を節約することが必要であ
る。しかし、このように１２／１０アドレス方式を使用
するには、１１／１１アドレス方式を使用する場合のよ
うにメモリ・セルのリフレッシュ速度が２０００サイク
ルではなく、４０００サイクルであることが必要であ
り、したがってメモリ・セルに記憶された内容を有効に
保つためのリフレッシュ電力が増大する。１６００万セ
ルすなわち１６メガビットにおける１／４アレイ選択チ
ップ設計と１／８アレイ選択チップ設計の典型的な電力
の差は、通常約１５０ｍＷであり、１／４アレイ選択チ
ップ設計では約５００ｍＷであるのに比べて、１／８ア
レイ選択チップ設計では約３５０ｍＷである。したがっ
て、１２／１０アドレス・チップの活動電力収率は、１
１／１１アドレス・チップの活動電力収率の約０．７倍
となる。

【００２４】ダイナミック・ランダム・アクセス・メモ
リの最大リフレッシュ間隔は技術上制限されている。こ
の限度が３２ミリ秒で、２０００リフレッシュ・サイク
ルを必要とする場合、必要なリフレッシュの平均間隔は
３２／２０４８、すなわち１５．７マイクロ秒であり、
チップ・サイクルが１００ナノ秒の場合、メモリ可用度
は１５．６／１５．７、すなわち約９９．３％となる。
４０００リフレッシュ・サイクルでは、リフレッシュの
平均間隔は７．８５マイクロ秒となり、可用度は約９
８．７％となる。この場合、メモリの内容を有効に保つ
ための電力は次のようになる。キープ・アライブ電力（ＫＡＰ）＝［電力活動サイクル
（ＰＡＣ）ｘサイクル数（ＮＣ）］／リフレッシュ時間
（ＲＴ）したがって、（１）ＫＡＰ１１／１１＝［（ＰＡＣ１１／１１）
（２０４８）］／ＲＴおよび（２）ＰＡＣ１１／１１＝［（ＫＡＰ１１／１１）
（ＲＴ）］／２０４８また、（３）ＫＡＰ１２／１０＝［（ＰＡＣ１２／１０）
（４０９６）］／ＲＴしたがって、ＰＡＣ１２／１０に０．７ＰＡＣ１１／１
１を代入すると、（４）ＫＡＰ１２／１０＝（０．７ＰＡＣ１１／１
１）（４０９６）／ＲＴ式（２）のＰＡＣ１１／１１を
式（４）に代入すると、ＫＡＰ１２／１０＝１．４（Ｋ
ＡＰ１１／１１）となる。この式で、ＫＡＰ１１／１１
＝１１／１１多重化アドレス方式のキープ・アライブ電
力、ＫＡＰ１２／１０＝１２／１０多重化アドレス方式
のキープ・アライブ電力、ＰＡＣ１１／１１＝１１／１
１多重化アドレス方式の電力活動サイクル、ＰＡＣ１２
／１０＝１２／１０多重化アドレス方式の電力活動サイ
クル（０．７ＰＡＣ１１／１１）、ＮＣ１１／１１＝２
０４８サイクル、ＮＣ１２／１０＝４０９６サイクル、
ＲＴ＝リフレッシュ間隔（技術的に定義される）であ
る。

【００２５】以上述べたように、１２／１０多重化アド
レス・チップがメモリの内容を有効に保つには、１１／
１１多重化アドレス・チップの１．４倍の電力を必要と
する。１２／１０多重化アドレス・チップの単一サイク
ルの活動電力は、１１／１１多重化アドレス・チップの
わずか０．７倍である。１２／１０多重化アドレス・チ
ップの可用度は、１１／１１多重化アドレス・チップの
可用度より低い。また、端子ＴＴＣと、電圧ＣＢＲをリ
フレッシュするために行エネーブル（ＲＥ）パルスの前
に供給される列エネーブル（ＣＥ）パルスによって制御
されるオンボード・リフレッシュ・アドレス・カウンタ
とを使用すると、１１／１１多重化アドレス方式のチッ
プおよび１２／１０多重化アドレス方式のチップで、２
０００サイクルのリフレッシュが行なわれる。１１／１
１多重化アドレス方式のチップでは、２０００サイクル
の行エネーブル（ＲＥ）のみのリフレッシュ、または２
０００サイクルのＣＢＲ（行アドレスの前に列アドレ
ス）のリフレッシュが行なわれ、１２／１０多重化アド
レス方式のチップでは、４０００サイクルの行エネーブ
ル（ＲＥ）のみのリフレッシュ、または２０００サイク
ルのＣＢＲ（行アドレスの前に列アドレス）のリフレッ
シュが行なわれる。

【００２６】図１に示す回路は、１つのチップに１回だ
け必要であるが、必要ならば、歩留り、信頼度、性能を
高めるために、この回路の一部または全体を反復するこ
とができる。また、出力ＤＱ０は、図２に具体的に示す
１カドラントの入出力端子であり、他の３つのカドラン
トは、それぞれＤＱ１、ＤＱ２、ＤＱ３で表す、図８に
示す入出力端子を有する。周知のように、適当な電圧を
入出力端子ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に印加する
ことにより、４ビットの情報が同時に４つのカドラント
に書き込まれ、読取りサイクル中には、端子ＤＱ０、Ｄ
Ｑ１、ＤＱ２、ＤＱ３で４ビットの情報が４つのカドラ
ントから同時に読み取られる。

【００２７】１６メガビットすなわち４ｘ４メガビット
のメモリ・チップは、１２／１０多重化アドレス・チッ
プであっても１１／１１多重化アドレス・チップであっ
ても、異なるメモリ制御装置を有する異なるメモリ・バ
ス上で使用する必要がある。図５のタイミング図および
図７を参照すると、１２／１０アドレス方式も１１／１
１アドレス方式も、同じまたは共通のメモリ制御装置を
有する同じメモリ・バス上で同時に使用することができ
る。１２個のアドレスＡ０−Ａ１１が、行エネーブル
（ＲＥ）時間に送られる。チップが１１／１１アドレス
・チップである場合は、アドレスＡ０−Ａ１０が使用さ
れ、チップが１２／１０アドレス・チップである場合
は、アドレスＡ０−Ａ１１が使用される。列エネーブル
（ＣＥ）時間には、ＲＥ時間と同じアドレスＡ１１上の
アドレスがアドレスＡ１０上にも再伝送されて、メモリ
装置またはカード中の各チップの同じ位置をアドレスす
る。この場合、１１／１１アドレス・チップは、入力Ａ
０−Ａ１０を使用し、１２／１０アドレス・チップと同
じく合計２２個のアドレスを得る。１２／１０アドレス
・チップは、ＣＥ時間にアドレスＡ０−Ａ９のみを使用
する。２つのチップのアドレスの保全性が保たれる。以
上述べたように、この装置は、２０００サイクルでＣＢ
Ｒ電圧リフレッシュ法を使用することにより、メモリ・
バス上で混合チップを用いてリフレッシュ電力を低く、
可用度を高く保つことができるが、リフレッシュ間隔の
間に４０００サイクルを使用し、適切なアドレスＡ０−
Ａ１１を供給することにより、ＲＥのみのリフレッシュ
も依然として使用可能である。ＴＴＣ端子に適当なバイ
アスを加えると、チップが１１／１１アドレス・チップ
または１２／１０アドレス・チップとして動作するよう
にチップを設計することにより、ユーザが、低いリフレ
ッシュ電力、低い活動電力、必要な可用度、装置の移行
可能性等を考慮して、自分の適用分野に最も良く適合す
るように、この設計を使用することが可能になる。図７
に示すように、メモリ・チップ１１２、１１４、１１６
は、アドレス線Ａ１１が１１／１１多重化アドレスによ
って動作されるため、メモリ・チップ１１４には接続さ
れない点を除いて、共通アドレス線Ａ０−Ａ１１に沿っ
て、メモリ制御装置１１８からアドレスを受け取る。こ
れに対し、メモリ・チップ１１２および１１６は、１２
／１０多重化アドレスによって動作される。メモリ制御
装置１１８からの出力１２０は、周知のようにタイミン
グおよびチップ選択の制御を実現する。パッケージされ
た装置に、カード配線によりカードのプログラミングの
ための余分の２つの入力Ａ１１およびＴＴＣを設け、あ
るいは同じリード・フレームを使って、一方はＴＴＣに
バイアスをかけ、もう一方は工業標準のＸ４ピンアウト
を行なうためアドレスＡ１１に接続するように簡単なワ
イヤ・ボンドの変更を加えて使用することができる。

【００２８】２４個の端子またはピンを有し、位置７、
８、２１、２２には通常、端子すなわちピンがない、工
業型のパッケージを図８に示す。図８で、Ｖｃｃピンは
正電圧供給用、Ｖｓｓは低電圧または接地ピン、ＤＱ
０、ＤＱ１、ＤＱ２、ＤＱ３は、メモリの４つのカドラ
ントのそれぞれの入出力端子、Ｗは書込み／読取り制御
ピン、Ｇは出力エネーブル電圧ピン、ＮＣは一般に非接
続ピンまたは不使用ピンである。

【００２９】移行可能性に関して、１２／１０アドレス
方式を使用した１６メガビットのメモリ・チップが、主
として、本発明の設計により配列されたメモリ・チップ
を追加し、メモリ・制御装置からの１２番目のアドレス
を追加するだけで、どのように既存の１１／１１アドレ
ス方式を使用したメモリ装置に追加されるかを図９に示
す。

【００３０】したがって、本発明は、部品が入手できる
か否か、および同一カードまたは装置上の１１／１１ア
ドレス方式と１２／１０アドレス方式の混合に応じて、
１１／１１アドレス方式または１２／１０アドレス方式
をサポートするようにカードの配線を行なうことによ
り、１１／１１アドレス方式または１２／１０アドレス
方式、２０００サイクルでの行エネーブル（ＲＥ）前の
列エネーブル（ＣＥ）のリフレッシュ、１１／１１アド
レス方式でのＲＥだけのリフレッシュ、１２／１０アド
レス方式での４０００サイクルのリフレッシュの使用を
含めて、任意の適用業務に最適なアドレス方式をもつメ
モリ装置を提供する。

【００３１】本発明を好ましい実施例について示し説明
したが、当業者なら理解するように、本発明の原理及び
範囲を逸脱することなく、形態および詳細に各種の変更
を加えることが可能である。たとえば、本発明を１２／
１０アドレス方式と１１／１１アドレス方式について説
明したが、本発明の概念は、１３／１１アドレス方式と
１２／１２アドレス方式、１４／１０アドレス方式と１
２／１２アドレス方式等にも適用することができる。

【００３２】

【発明の効果】本発明によれば、低電力のメモリ装置を
実現できる。

【図面の簡単な説明】

【図１】本発明の教示による大型メモリの動作に使用す
るアドレス信号および制御信号を発生させる回路のブロ
ック図である。

【図２】図１の回路からの信号が印加される復号回路を
有する大型メモリのブロック図である。

【図３】図２の大型メモリのアレイ中の行を選択する制
御回路の１つの詳細ブロック図である。

【図４】図２の大型メモリのアレイ中の列を選択する制
御回路の１つの詳細ブロック図である。

【図５】図２の大型メモリの動作で、列エネーブル（Ｃ
Ｅ）パルスが印加される前に行エネーブル（ＲＥ）パル
スが印加される場合のパルス配列を示すパルス図であ
る。

【図６】セルのリフレッシュのため、図２の大型メモリ
の動作で、行エネーブル（ＲＥ）パルスが印加される前
に列エネーブル（ＣＥ）パルスが印加される場合のパル
ス配列を示すパルス図である。

【図７】本発明の教示によるメモリ制御装置からのアド
レス線と制御線が接続された複数のメモリ・チップまた
はモジュールを示す図である。

【図８】本発明で用いる信号が印加される端子またはピ
ンを示すメモリ・モジュールの外観図である。

【図９】既存のメモリ装置への、本発明の大型付加メモ
リの配置を示す図である。

【符号の説明】

１０アドレス・バッファ１２行アドレス・バッファ１４列アドレス・バッファ１６ＲＡＳクロック１８ＣＡＳクロック２０リフレッシュ・アドレス・カウンタ２６５１２ｋアレイ２８５１２ｋアレイ３０５１２ｋアレイ３２５１２ｋアレイ３４５１２ｋアレイ３６５１２ｋアレイ３８５１２ｋアレイ４０５１２ｋアレイ４２１／５１２復号回路４４１／５１２復号回路４６１／５１２復号回路４８１／５１２復号回路５０１／５１２復号回路５２１／５１２復号回路５４１／５１２復号回路５６１／５１２復号回路６６１／４復号回路９２伝送ゲート９４伝送ゲート９６ＯＲゲート９８ＯＲゲート１００１／２復号回路１０２伝送ゲート１０４伝送ゲート１０６ＯＲゲート１０８ＯＲゲート１１０１／２復号回路１１８メモリ制御装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者チャールス・エドワード・ドレイクアメリカ合衆国バーモント州アンダーヒル・ポスト・オフィス・ボッスク21、ポーカヒル・ロード（番地なし) (72)発明者ウイリアム・ポール・ホービスアメリカ合衆国ミネソタ州ロチェスター、ノース・ウエスト、トゥエンティフォース・ストリート 2602番地 (72)発明者ハワード・レオ・カルターアメリカ合衆国バーモント州コルチェスター、ビレッジ・ドライブ 14番地 (72)発明者ゴードン・アーサー・ケリー、ジュニアアメリカ合衆国バーモント州エセックス・ジャンクション、イースト・ストリート 37番地 (72)発明者スコット・クラレンス・ルイスアメリカ合衆国バーモント州エセックス・ジャンクション、アコーン・サークル７番地 (72)発明者ダニエル・ジョン・ニッケルアメリカ合衆国バーモント州ウエストフォード、ボックス 662、アール・デイ１番地 (72)発明者ジェームス・アンドリュ・ヤンコスキーアメリカ合衆国バーモント州エセックス・ジャンクション、セイジ・サークル 19番地

Claims

【特許請求の範囲】

【請求項１】それぞれがワード線とビット／センス線を
有する所与の数のメモリ・セグメントと、上記の所与の数のメモリ・セグメントに結合された、上
記のメモリ・セグメントのそれぞれで１本のワード線を
選択するための第１の複数の復号手段と、それぞれが第１および第２の伝送ゲートを有し、上記の
各ゲートがそれぞれ上記の異なる１つの復号手段の入力
に結合された、第１の複数の伝送ゲート装置と、第１の複数の出力を有し、上記の各出力が上記の伝送ゲ
ート装置の１つに結合された第２の復号手段と、上記の第１の複数の伝送ゲート装置それぞれの上記の第
１および第２の伝送ゲートを選択的に活動化させるため
の第１の手段と、上記の所与の数のメモリ・セグメントに結合された、上
記のメモリ・セグメントのそれぞれで１本のビット／セ
ンス線を選択するための第３の複数の復号手段と、それぞれが第１および第２の伝送ゲートを有し、上記の
ゲートがそれぞれ上記の第３の復号手段の異なる１つへ
の入力に結合された、第２の複数の伝送ゲート装置と、上記の第２の複数の伝送ゲート装置それぞれの上記の第
１および第２の伝送ゲートを選択的に活動化させるため
の第２の手段とを具備する、メモリ装置。
【請求項２】上記の各伝送ゲート装置がそれぞれさら
に、対応する伝送ゲート装置の第１の伝送ゲートに結合
された第１の出力と、第２の伝送ゲートに結合された第
２の出力とを有する１／２復号回路を含むことを特徴と
する、請求項１のメモリ装置。
【請求項３】上記の各伝送ゲート装置がそれぞれさら
に、第１および第２のＯＲゲートを含み、上記の１／２
復号回路の第１の出力が、上記の第１のＯＲゲートを介
して上記の第１の伝送ゲートに結合され、上記の１／２
復号回路の第２の出力が、上記の第２のＯＲゲートを介
して上記の第２の伝送ゲートに結合されることを特徴と
する、請求項２のメモリ装置。
【請求項４】上記の第１および第２の手段が、上記の１
／２復号回路の入力にメモリ・アドレス・パルスを印加
する手段と、上記のＯＲゲートの入力に固定の電圧を印
加する手段とを含むことを特徴とする、請求項３のメモ
リ装置。
【請求項５】上記の第１の複数の伝送ゲート装置の上記
の第１の手段がさらに、上記の各ＯＲゲートの入力に、
行エネーブル前に列エネーブル・パルスを選択的に印加
する手段を含むことを特徴とする、請求項４のメモリ装
置。
【請求項６】上記の第１の手段が、行アドレス手段、リ
フレッシュ・カウンタ、および真の電圧を有する端子を
含み、上記の第２の手段が、列アドレス手段、および真
の電圧の補電圧を有する端子を含むことを特徴とする、
請求項１のメモリ装置。
【請求項７】上記の第１の複数の伝送ゲート装置がそれ
ぞれさらに、上記の第１の伝送ゲートに接続された出力
を有する第１のＯＲゲートと、上記の第２の伝送ゲート
に接続された出力を有する第２のＯＲゲートと、上記の
第１のＯＲゲートの入力に接続された第１の出力および
上記の第２のＯＲゲートの入力に接続された第２の出力
を有する１／２復号回路を含むことを特徴とする、請求
項１のメモリ装置。
【請求項８】上記の第２の複数の伝送ゲート装置がそれ
ぞれさらに、上記の第１の伝送ゲートに接続された出力
を有する第１のＯＲゲートと、上記の第２の伝送ゲート
に接続された出力を有する第２のＯＲゲートと、上記の
第１のＯＲゲートの入力に接続された第１の出力および
上記の第２のＯＲゲートの入力に接続された第２の出力
を有する１／２復号回路を含み、上記の第１および第２
の伝送ゲートの出力が共通接続点に接続されていること
を特徴とする、請求項１のメモリ装置。
【請求項９】上記の第２の複数の伝送ゲート装置がそれ
ぞれさらに、上記の第１の伝送ゲートに接続された出力
を有する第１のＯＲゲートと、上記の第２の伝送ゲート
に接続された出力を有する第２のＯＲゲートと、上記の
第１のＯＲゲートの入力に接続された第１の出力および
上記の第２のＯＲゲートの入力に接続された第２の出力
を有する１／２復号回路を含むことを特徴とする、請求
項７のメモリ装置。
【請求項１０】上記の第１の手段が、上記の１／２復号
回路の入力に行アドレス・パルスを印加する手段と、上
記のＯＲゲートの入力に第１の固定電圧を印加する手段
と、上記のＯＲゲートの入力にリフレッシュ・アドレス
・カウンタからの信号を印加する手段とを含むことを特
徴とする、請求項７のメモリ装置。
【請求項１１】上記の第２の手段が、上記の１／２復号
回路の入力に行アドレス・パルスを印加する手段と、上
記のＯＲゲートの入力に、第１の固定電圧とは大きさの
異なる第２の固定電圧を印加する手段とを含むことを特
徴とする、請求項１０のメモリ装置。
【請求項１２】さらに、上記の第１の固定電圧を有する
入力と、上記の第２の固定電圧を有する出力を有するイ
ンバータを含むことを特徴とする、請求項１１のメモリ
装置。
【請求項１３】複数のビット線およびワード線で相互接
続された複数のメモリ・セル、上記の複数のワード線の
うちから１本を選択するため、第１の数のアドレス・ビ
ットを受け取る複数のワード・デコーダ、および上記の
複数のビット線のうちから１本を選択するため、第２の
数のアドレス・ビットを受け取る複数のビット・デコー
ダを有するメモリ装置において、上記の複数のワード・デコーダと上記の複数のビット・
デコーダへの入力に結合された、所与のメモリ装置の動
作サイクル中に外部制御信号がＸとＹの間の第１の所定
の関係を示す場合は、上記のワード・デコーダのうちあ
らかじめ選択されたものをディスエーブルし、上記のビ
ット・デコーダのうちあらかじめ選択されたものをエネ
ーブルし、所与のメモリ装置の動作サイクル中に上記の
外部制御信号がＸとＹの間の第２の所定の関係を示す場
合は、上記のビット・デコーダのうちあらかじめ選択さ
れたものをディスエーブルし、上記のワード・デコーダ
のうちあらかじめ選択されたものをエネーブルするため
の手段を含むことを特徴とする改良。