JPH05188399A - 液晶表示装置用アレイ基板 - Google Patents
液晶表示装置用アレイ基板Info
- Publication number
- JPH05188399A JPH05188399A JP598992A JP598992A JPH05188399A JP H05188399 A JPH05188399 A JP H05188399A JP 598992 A JP598992 A JP 598992A JP 598992 A JP598992 A JP 598992A JP H05188399 A JPH05188399 A JP H05188399A
- Authority
- JP
- Japan
- Prior art keywords
- electrodes
- film
- liquid crystal
- crystal display
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】この発明は、アドレス配線・電極の抵抗が低抵
抗となり、且つ信頼性の優れた良好なＴＦＴ特性が得ら
れ、液晶表示装置の大画面化，高精細化を図ることが出
来る液晶表示装置用アレイ基板を提供することを目的と
する。 【構成】この発明の液晶表示装置用アレイ基板は、絶縁
性基板１上に形成されるアドレス配線・電極２とそれに
交差して配置されるデータ配線・電極３，透明画素電極
５および薄膜トランジスタ４から構成され、更に、上記
アドレス配線・電極が異種金属薄膜の多層構造からなる
配線・電極で、且つ表面側第１層金属層が第２層以下の
金属層よりも基板水平方向に突き出ており、上記アドレ
ス配線・電極を被覆する絶縁膜が２層以上の積層膜で構
成され、上記アドレス配線・電極に隣接する側の絶縁膜
がＴＥＯＳを主原料とするＣＶＤ法又はプラズマＣＶＤ
法によるシリコン酸化膜であり、上記の目的を達成する
ことが出来る。
抗となり、且つ信頼性の優れた良好なＴＦＴ特性が得ら
れ、液晶表示装置の大画面化，高精細化を図ることが出
来る液晶表示装置用アレイ基板を提供することを目的と
する。 【構成】この発明の液晶表示装置用アレイ基板は、絶縁
性基板１上に形成されるアドレス配線・電極２とそれに
交差して配置されるデータ配線・電極３，透明画素電極
５および薄膜トランジスタ４から構成され、更に、上記
アドレス配線・電極が異種金属薄膜の多層構造からなる
配線・電極で、且つ表面側第１層金属層が第２層以下の
金属層よりも基板水平方向に突き出ており、上記アドレ
ス配線・電極を被覆する絶縁膜が２層以上の積層膜で構
成され、上記アドレス配線・電極に隣接する側の絶縁膜
がＴＥＯＳを主原料とするＣＶＤ法又はプラズマＣＶＤ
法によるシリコン酸化膜であり、上記の目的を達成する
ことが出来る。
Description
【０００１】
【産業上の利用分野】この発明は、スイッチ素子として
薄膜トランジスタ（以下、ＴＦＴと略称）を用いた液晶
表示装置用アレイ基板に関する。
薄膜トランジスタ（以下、ＴＦＴと略称）を用いた液晶
表示装置用アレイ基板に関する。
【０００２】
【従来の技術】一般に、液晶表示装置はテレビジョン表
示やグラフィックディスプレイ等に用いられ、大容量で
高精細のアクティブマトリクス型液晶表示装置の開発、
実用化が盛んになっている。そして、この種の液晶表示
装置では、クロストークのない高コントラストの表示が
行なえるように、各画素の駆動・制御を行なう手段とし
て半導体スイッチが用いられている。この半導体スイッ
チとしては、透過型の表示が可能で大面積化も容易なＴ
ＦＴが多く用いられている。
示やグラフィックディスプレイ等に用いられ、大容量で
高精細のアクティブマトリクス型液晶表示装置の開発、
実用化が盛んになっている。そして、この種の液晶表示
装置では、クロストークのない高コントラストの表示が
行なえるように、各画素の駆動・制御を行なう手段とし
て半導体スイッチが用いられている。この半導体スイッ
チとしては、透過型の表示が可能で大面積化も容易なＴ
ＦＴが多く用いられている。
【０００３】このようなアクティブマトリクス型液晶表
示装置に使用されるアレイ基板について、製造方法的に
説明する。先ず、絶縁性基板上に、特開平１−２９１４
６７号公報に示された６０〜８０原子％のタンタルを含
むモリブデン・タンタル（ＭｏＴａ）合金からなるアド
レス配線・電極材料を、スパッタ法などの成膜法により
堆積し、ドライエッチング法等の方法によりテーパ加工
を用いて形成する。その後、ＴＦＴの能動部，画素電極
部，データ配線およびソース・ドレイン電極を順次形成
する。このようなアレイ基板では、表示面積がＡ４サイ
ズでアドレス線本数が５００本程度の液晶表示装置まで
は、良好な表示特性が得られる。
示装置に使用されるアレイ基板について、製造方法的に
説明する。先ず、絶縁性基板上に、特開平１−２９１４
６７号公報に示された６０〜８０原子％のタンタルを含
むモリブデン・タンタル（ＭｏＴａ）合金からなるアド
レス配線・電極材料を、スパッタ法などの成膜法により
堆積し、ドライエッチング法等の方法によりテーパ加工
を用いて形成する。その後、ＴＦＴの能動部，画素電極
部，データ配線およびソース・ドレイン電極を順次形成
する。このようなアレイ基板では、表示面積がＡ４サイ
ズでアドレス線本数が５００本程度の液晶表示装置まで
は、良好な表示特性が得られる。
【０００４】又、アドレス配線・電極の抵抗を小さくす
るために、アルミニウム（Ａｌ）膜との積層構造が考案
され、モリブデン・タンタル合金やSID 90 DIGEST p408
および日経マイクロデバイス1991 9月号p51 に見れらる
タンタル（Ｔａ）でアルミニウム膜表面を包み混む２層
構造により、アドレス配線の抵抗を小さくしている。
るために、アルミニウム（Ａｌ）膜との積層構造が考案
され、モリブデン・タンタル合金やSID 90 DIGEST p408
および日経マイクロデバイス1991 9月号p51 に見れらる
タンタル（Ｔａ）でアルミニウム膜表面を包み混む２層
構造により、アドレス配線の抵抗を小さくしている。
【０００５】
【発明が解決しようとする課題】上記のような構造で
は、液晶表示装置の表示部分が大画面化や高精細化にな
るに伴ない、アドレス配線の長さが長くなることや、画
素の開口率をほぼ一定にすることによるアドレス配線の
幅が細くなることによるアドレス配線・電極の抵抗の高
抵抗化が起こる。このために、アドレス信号の波形が歪
み、信号の伝播遅延が起こる。このことが画像の不均一
となって現れ、画質低下を招くことになる。この問題を
解決するために、アドレス配線の抵抗を低抵抗化させる
必要がある。しかし、アドレス配線の抵抗を小さく出来
る従来の２層構造では、フォトプロセスを２回必要と
し、プロセスの複雑化，スループットの低下を招いてい
た。又、フォトプロセスが１回だけのプロセスを用いた
場合、下層の金属のサイドエッチは避けられず、ゲート
絶縁膜を堆積した際に上記のサイドエッチ部分が空洞と
なり、下層金属の腐蝕やステップカバレージの不良など
の問題があった。
は、液晶表示装置の表示部分が大画面化や高精細化にな
るに伴ない、アドレス配線の長さが長くなることや、画
素の開口率をほぼ一定にすることによるアドレス配線の
幅が細くなることによるアドレス配線・電極の抵抗の高
抵抗化が起こる。このために、アドレス信号の波形が歪
み、信号の伝播遅延が起こる。このことが画像の不均一
となって現れ、画質低下を招くことになる。この問題を
解決するために、アドレス配線の抵抗を低抵抗化させる
必要がある。しかし、アドレス配線の抵抗を小さく出来
る従来の２層構造では、フォトプロセスを２回必要と
し、プロセスの複雑化，スループットの低下を招いてい
た。又、フォトプロセスが１回だけのプロセスを用いた
場合、下層の金属のサイドエッチは避けられず、ゲート
絶縁膜を堆積した際に上記のサイドエッチ部分が空洞と
なり、下層金属の腐蝕やステップカバレージの不良など
の問題があった。
【０００６】この発明は、上記事情に鑑みなされたもの
で、アドレス配線の抵抗が低抵抗となり、且つ信頼性の
優れた良好なＴＦＴ特性が得られ、液晶表示装置の大画
面化，高精細化を図ることが出来る液晶表示装置用アレ
イ基板を提供することを目的とする。
で、アドレス配線の抵抗が低抵抗となり、且つ信頼性の
優れた良好なＴＦＴ特性が得られ、液晶表示装置の大画
面化，高精細化を図ることが出来る液晶表示装置用アレ
イ基板を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明は、絶縁性基板
上に形成されるアドレス配線・電極とそれに交差して配
置されるデータ配線・電極，透明画素電極および薄膜ト
ランジスタから構成される液晶表示装置用アレイ基板に
おいて、上記アドレス配線・電極が異種金属薄膜の多層
構造からなる配線・電極で、且つ表面側第１層金属層が
第２層以下の金属層よりも基板水平方向に突き出てお
り、上記アドレス配線・電極を被覆する絶縁膜が２層以
上の積層膜で構成され、上記アドレス配線・電極に隣接
する側の絶縁膜がＴＥＯＳを主原料とするＣＶＤ法又は
プラズマＣＶＤ法によるシリコン酸化膜である液晶表示
装置用アレイ基板である。
上に形成されるアドレス配線・電極とそれに交差して配
置されるデータ配線・電極，透明画素電極および薄膜ト
ランジスタから構成される液晶表示装置用アレイ基板に
おいて、上記アドレス配線・電極が異種金属薄膜の多層
構造からなる配線・電極で、且つ表面側第１層金属層が
第２層以下の金属層よりも基板水平方向に突き出てお
り、上記アドレス配線・電極を被覆する絶縁膜が２層以
上の積層膜で構成され、上記アドレス配線・電極に隣接
する側の絶縁膜がＴＥＯＳを主原料とするＣＶＤ法又は
プラズマＣＶＤ法によるシリコン酸化膜である液晶表示
装置用アレイ基板である。
【０００８】
【作用】この発明によれば、例えばアルミニウム膜厚１
０００オングストローム，モリブデン・タンタル膜厚２
０００オングストロームとした場合、モリブデン・タン
タル膜厚３０００オングストロームの場合と比べて、ア
ドレス配線・電極の線幅を同じとして、モリブデン・タ
ンタル単層で１０ｋΩに対して、積層配線構造では３ｋ
Ωとアドレス配線・電極の抵抗を３分の１以下に低減出
来る。又、アルミニウムは非常にエッチングされ易い材
料であり、アレイ基板の作製プロセスで採用されるエッ
チング処理等において、アルミニウム膜も同時にエッチ
ングされることが多いのに対し、Ｔａ，Ｎｂ，Ｗ，Ｍｏ
およびこれらの合金からなる金属膜は、これとは逆に、
例えば通常よく用いられる薄い弗酸系エッチング液にお
いてエッチングされ難い。アルミニウム膜の上部に金属
膜を形成すると共に、アルミニウム側面の空洞部がＴＥ
ＯＳ酸化膜により埋められることで、従来のプロセスと
殆ど変更することなく使用することが出来る。
０００オングストローム，モリブデン・タンタル膜厚２
０００オングストロームとした場合、モリブデン・タン
タル膜厚３０００オングストロームの場合と比べて、ア
ドレス配線・電極の線幅を同じとして、モリブデン・タ
ンタル単層で１０ｋΩに対して、積層配線構造では３ｋ
Ωとアドレス配線・電極の抵抗を３分の１以下に低減出
来る。又、アルミニウムは非常にエッチングされ易い材
料であり、アレイ基板の作製プロセスで採用されるエッ
チング処理等において、アルミニウム膜も同時にエッチ
ングされることが多いのに対し、Ｔａ，Ｎｂ，Ｗ，Ｍｏ
およびこれらの合金からなる金属膜は、これとは逆に、
例えば通常よく用いられる薄い弗酸系エッチング液にお
いてエッチングされ難い。アルミニウム膜の上部に金属
膜を形成すると共に、アルミニウム側面の空洞部がＴＥ
ＯＳ酸化膜により埋められることで、従来のプロセスと
殆ど変更することなく使用することが出来る。
【０００９】
【実施例】以下、図面を参照して、この発明の一実施例
を詳細に説明する。図２は逆スタガー型ＴＦＴ（保護膜
タイプ）を用いた実施例の等価回路図であり、図１はそ
のＴＦＴ部の断面図である。
を詳細に説明する。図２は逆スタガー型ＴＦＴ（保護膜
タイプ）を用いた実施例の等価回路図であり、図１はそ
のＴＦＴ部の断面図である。
【００１０】図２において、透明絶縁性基板１上にアド
レス配線２とデータ配線３がマトリクス状に配設されて
いる。そして、これらの配線２，３の各交差部にａ−Ｓ
ｉ膜のＴＦＴ４が形成されている。このＴＦＴ４のドレ
イン電極はデータ配線３に接続され、ゲート電極はアド
レス配線２と同時一体形成されている。又、ＴＦＴ４の
ソース電極には、各透明画素電極５と液晶容量６および
補助容量７が接続されている。このように構成されたア
レイ基板を、図１を参照して製造工程に従って説明する
ことにする。
レス配線２とデータ配線３がマトリクス状に配設されて
いる。そして、これらの配線２，３の各交差部にａ−Ｓ
ｉ膜のＴＦＴ４が形成されている。このＴＦＴ４のドレ
イン電極はデータ配線３に接続され、ゲート電極はアド
レス配線２と同時一体形成されている。又、ＴＦＴ４の
ソース電極には、各透明画素電極５と液晶容量６および
補助容量７が接続されている。このように構成されたア
レイ基板を、図１を参照して製造工程に従って説明する
ことにする。
【００１１】先ず、プラズマＣＶＤ法によるＳｉＯｘ膜
付き透明絶縁性基板１上に、スパッタリング法によりア
ルミニウム膜８を厚さ１０００オングストローム堆積し
た後、続いて連続的にモリブデン・タンタル膜９を厚さ
２０００オングストローム堆積させる。この時、アルミ
ニウム膜８は、アルミ合金例えば銅１原子％，シリコン
０．５原子％を含むアルミニウム膜でも可能である。こ
の積層膜上に、フォトリソグラフィ法を用いてゲート電
極を含むアドレス配線パターンを形成し、ＣＤＥ（Chem
ical Dry Eching)でＣＦ4 ＋Ｏ2 混合ガスを用いて、モ
リブデン・タンタル膜９を３０度以下のテーパ９ａが出
来るようにエッチングする。
付き透明絶縁性基板１上に、スパッタリング法によりア
ルミニウム膜８を厚さ１０００オングストローム堆積し
た後、続いて連続的にモリブデン・タンタル膜９を厚さ
２０００オングストローム堆積させる。この時、アルミ
ニウム膜８は、アルミ合金例えば銅１原子％，シリコン
０．５原子％を含むアルミニウム膜でも可能である。こ
の積層膜上に、フォトリソグラフィ法を用いてゲート電
極を含むアドレス配線パターンを形成し、ＣＤＥ（Chem
ical Dry Eching)でＣＦ4 ＋Ｏ2 混合ガスを用いて、モ
リブデン・タンタル膜９を３０度以下のテーパ９ａが出
来るようにエッチングする。
【００１２】次に、燐酸＋硝酸＋酢酸の混酸を用いてア
ルミニウムのエッチングを行ない、アドレス配線パター
ンを完成させる。このとき、補助容量７の電極も同時に
形成される。アルミニウム膜８は膜厚のバラツキなどを
考慮してオーバーエッチングされるため、側面がエッチ
ングされ、サイドエッチングが出来る。これは基板１が
大形になるほど顕著である。
ルミニウムのエッチングを行ない、アドレス配線パター
ンを完成させる。このとき、補助容量７の電極も同時に
形成される。アルミニウム膜８は膜厚のバラツキなどを
考慮してオーバーエッチングされるため、側面がエッチ
ングされ、サイドエッチングが出来る。これは基板１が
大形になるほど顕著である。
【００１３】続いて、ＴＥＯＳとＯ3 を用いたＣＶＤ法
により、シリコン酸化膜１０を厚さ１５００オングスト
ローム堆積させ、アドレス配線・ゲート電極であるアル
ミニウム／モリブデン・タンタル積層膜を空胴なく埋め
尽くす。このシリコン酸化膜１０はプラズマＣＶＤ法で
も可能である。
により、シリコン酸化膜１０を厚さ１５００オングスト
ローム堆積させ、アドレス配線・ゲート電極であるアル
ミニウム／モリブデン・タンタル積層膜を空胴なく埋め
尽くす。このシリコン酸化膜１０はプラズマＣＶＤ法で
も可能である。
【００１４】次に、熱ＣＶＤ法によりＳｉＯ2 １１、プ
ラズマＣＶＤ法によりａ−Ｓｉ（アモルファスシリコ
ン）１２、ＳｉＮｘ１３の３層を堆積する。そして、Ｓ
ｉＮｘ１３をパターニングし、前処理後にソース・ドレ
イン電極のコンタクトとして、ｎ+ ａ−Ｓｉ膜１４をプ
ラズマＣＶＤ法により堆積する。
ラズマＣＶＤ法によりａ−Ｓｉ（アモルファスシリコ
ン）１２、ＳｉＮｘ１３の３層を堆積する。そして、Ｓ
ｉＮｘ１３をパターニングし、前処理後にソース・ドレ
イン電極のコンタクトとして、ｎ+ ａ−Ｓｉ膜１４をプ
ラズマＣＶＤ法により堆積する。
【００１５】次に、ａ−Ｓｉ１２をパターニングし、Ｉ
ＴＯ（Indium Tin Oxide) からなる透明画素電極（表示
電極）１５を形成する。この透明画素電極１５は、補助
容量７の一方の電極の一部としても使用する。続いて、
アドレス配線パッド部の開口をＨＦ系エッチング液で行
なう。
ＴＯ（Indium Tin Oxide) からなる透明画素電極（表示
電極）１５を形成する。この透明画素電極１５は、補助
容量７の一方の電極の一部としても使用する。続いて、
アドレス配線パッド部の開口をＨＦ系エッチング液で行
なう。
【００１６】次に、スパッタ法によりクロム，アルミニ
ウム，クロムの３層を堆積させ、これをデータ配線、ソ
ース電極１６およびドレイン電極１７として形成する。
この後、ＲＩＥ（Reactive Ion Etching) により、バッ
クチャネル上のｎ+ ａ−Ｓｉ膜を除去する。次に、パッ
シベーションとしてプラズマＣＶＤ法によりＳｉＮｘ膜
１８を形成すれば、液晶表示装置用アレイ基板が完成す
る。
ウム，クロムの３層を堆積させ、これをデータ配線、ソ
ース電極１６およびドレイン電極１７として形成する。
この後、ＲＩＥ（Reactive Ion Etching) により、バッ
クチャネル上のｎ+ ａ−Ｓｉ膜を除去する。次に、パッ
シベーションとしてプラズマＣＶＤ法によりＳｉＮｘ膜
１８を形成すれば、液晶表示装置用アレイ基板が完成す
る。
【００１７】この場合、アドレス配線抵抗は、平均アド
レス配線幅を３０μｍ、アドレス配線長を２０ｃｍとし
たとき、約３ＫΩとなり、モリブデン・タンタル膜３０
００オングストロームでの９ＫΩの３分の１となる。
レス配線幅を３０μｍ、アドレス配線長を２０ｃｍとし
たとき、約３ＫΩとなり、モリブデン・タンタル膜３０
００オングストロームでの９ＫΩの３分の１となる。
【００１８】又、アドレス配線上部のモリブデン・タン
タル膜にテーパエッチングを施すことと、ＴＥＯＳによ
る酸化膜を用いることで、下層にアルミニウム膜が存在
してもゲート絶縁膜のステップカバレージが良好とな
り、モリブデン・タンタル膜単層の場合と変わらない層
間絶縁性が得られた。ＴＦＴ静特性はゲート絶縁膜とし
て、ＴＥＯＳ酸化膜単層の構造および熱ＣＶＤ酸化膜／
ＴＥＯＳ酸化膜二層の構造と共に、電界効果モビリティ
（μ）が〜１ｃｍ2 ／Ｖｓ、閾値電圧（Ｖth）〜３Ｖの
良好な特性が得られた。
タル膜にテーパエッチングを施すことと、ＴＥＯＳによ
る酸化膜を用いることで、下層にアルミニウム膜が存在
してもゲート絶縁膜のステップカバレージが良好とな
り、モリブデン・タンタル膜単層の場合と変わらない層
間絶縁性が得られた。ＴＦＴ静特性はゲート絶縁膜とし
て、ＴＥＯＳ酸化膜単層の構造および熱ＣＶＤ酸化膜／
ＴＥＯＳ酸化膜二層の構造と共に、電界効果モビリティ
（μ）が〜１ｃｍ2 ／Ｖｓ、閾値電圧（Ｖth）〜３Ｖの
良好な特性が得られた。
【００１９】図３にＢＴＳ（Bias Temperature Stress)
試験後のμとＶt の変化を示す。ここでのＢＴＳの条件
は、８０℃環境下でＴＦＴのゲートに＋又は−の電圧を
１５Ｖ、１００００秒間印加したものである。熱ＣＶＤ
酸化膜（２０００オングストローム）／ＴＥＯＳ酸化膜
（１５００オングストローム）二層の構造では、モビリ
ティが殆ど変化しない良好な特性であったが、ＴＥＯＳ
酸化膜（３０００オングストローム）単層では＋ＢＴ
Ｓ，−ＢＴＳ共にモビリティが減少し、特性が劣化し
た。
試験後のμとＶt の変化を示す。ここでのＢＴＳの条件
は、８０℃環境下でＴＦＴのゲートに＋又は−の電圧を
１５Ｖ、１００００秒間印加したものである。熱ＣＶＤ
酸化膜（２０００オングストローム）／ＴＥＯＳ酸化膜
（１５００オングストローム）二層の構造では、モビリ
ティが殆ど変化しない良好な特性であったが、ＴＥＯＳ
酸化膜（３０００オングストローム）単層では＋ＢＴ
Ｓ，−ＢＴＳ共にモビリティが減少し、特性が劣化し
た。
【００２０】このように、熱ＣＶＤ酸化膜／ＴＥＯＳ酸
化膜二層のゲート絶縁膜構造にすれば、信頼性に関して
も良好なＴＦＴ特性が得られた。この熱酸化膜の代わり
に、プラズマＣＶＤシリコン酸化膜、プラズマＣＶＤシ
リコン窒化膜および熱酸化膜を含めたそれらの積層膜で
も信頼性の良好なＴＦＴ特性が得られた。又、ＴＥＯＳ
による酸化膜以外のゲート絶縁膜の一部が、モノシラン
ガスを主原料とするＣＶＤ法によるシリコン酸化膜の場
合も、この発明に含まれる。
化膜二層のゲート絶縁膜構造にすれば、信頼性に関して
も良好なＴＦＴ特性が得られた。この熱酸化膜の代わり
に、プラズマＣＶＤシリコン酸化膜、プラズマＣＶＤシ
リコン窒化膜および熱酸化膜を含めたそれらの積層膜で
も信頼性の良好なＴＦＴ特性が得られた。又、ＴＥＯＳ
による酸化膜以外のゲート絶縁膜の一部が、モノシラン
ガスを主原料とするＣＶＤ法によるシリコン酸化膜の場
合も、この発明に含まれる。
【００２１】
【発明の効果】この発明によれば、アルミニウム膜とモ
リブデン・タンタル膜の積層構造で、且つゲート絶縁膜
がＴＥＯＳ酸化膜との２層以上の絶縁膜の積層構造を用
いているので、アドレス配線抵抗は低抵抗となり、信頼
性の良好なＴＦＴ特性が得られることから、液晶表示装
置の大画面化，高精細化を図ることが出来る。
リブデン・タンタル膜の積層構造で、且つゲート絶縁膜
がＴＥＯＳ酸化膜との２層以上の絶縁膜の積層構造を用
いているので、アドレス配線抵抗は低抵抗となり、信頼
性の良好なＴＦＴ特性が得られることから、液晶表示装
置の大画面化，高精細化を図ることが出来る。
【図１】この発明の一実施例に係る液晶表示装置用アレ
イ基板を示す断面図。
イ基板を示す断面図。
【図２】この発明の液晶表示装置用アレイ基板の等価回
路図。
路図。
【図３】ＴＦＴ特性のＢＴＳ試験での特性の変化を示す
説明図。
説明図。
【符号の説明】 １…絶縁性基板、２…アドレス配線、３…データ配線、
４…ＴＦＴ、５…透明画素電極、８…アルミニウム膜、
９…モリブデン・タンタル膜、１０…シリコン酸化膜
（ＴＥＯＳ酸化膜）、１１…熱ＣＶＤ酸化膜、１２…ａ
−Ｓｉ、１３…ＳｉＮｘ、１４…ｎ+ ａ−Ｓｉ膜、１５
…透明画素電極、１６…ソース電極、１７…ドレイン電
極、１８…ａ−Ｓｉ。
４…ＴＦＴ、５…透明画素電極、８…アルミニウム膜、
９…モリブデン・タンタル膜、１０…シリコン酸化膜
（ＴＥＯＳ酸化膜）、１１…熱ＣＶＤ酸化膜、１２…ａ
−Ｓｉ、１３…ＳｉＮｘ、１４…ｎ+ ａ−Ｓｉ膜、１５
…透明画素電極、１６…ソース電極、１７…ドレイン電
極、１８…ａ−Ｓｉ。
Claims (1)
- 【請求項１】 絶縁性基板上に形成されるアドレス配線
・電極とそれに交差して配置されるデータ配線・電極，
透明画素電極および薄膜トランジスタから構成される液
晶表示装置用アレイ基板において、 上記アドレス配線・電極が異種金属薄膜の多層構造から
なる配線・電極で、且つ表面側第１層金属層が第２層以
下の金属層よりも基板水平方向に突き出ており、上記ア
ドレス配線・電極を被覆する絶縁膜が２層以上の積層膜
で構成され、上記アドレス配線・電極に隣接する側の絶
縁膜がＴＥＯＳを主原料とするＣＶＤ法又はプラズマＣ
ＶＤ法によるシリコン酸化膜であることを特徴とする液
晶表示装置用アレイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP598992A JPH05188399A (ja) | 1992-01-16 | 1992-01-16 | 液晶表示装置用アレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP598992A JPH05188399A (ja) | 1992-01-16 | 1992-01-16 | 液晶表示装置用アレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05188399A true JPH05188399A (ja) | 1993-07-30 |
Family
ID=11626208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP598992A Pending JPH05188399A (ja) | 1992-01-16 | 1992-01-16 | 液晶表示装置用アレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05188399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103070A (ja) * | 1997-08-01 | 1999-04-13 | Sony Corp | 薄膜トランジスタ |
-
1992
- 1992-01-16 JP JP598992A patent/JPH05188399A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103070A (ja) * | 1997-08-01 | 1999-04-13 | Sony Corp | 薄膜トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7259035B2 (en) | Methods of forming thin-film transistor display devices | |
| US6081308A (en) | Method for manufacturing liquid crystal display | |
| JP2963529B2 (ja) | アクティブマトリクス表示装置 | |
| JP4272272B2 (ja) | 配線用組成物、この組成物を用いた金属配線およびその製造方法、この配線を用いた表示装置およびその製造方法 | |
| US5968850A (en) | Wiring using chromium nitride and methods of fabrication therefor, liquid crystal display panels using the same wiring and methods of fabrication therefor | |
| US7795690B2 (en) | Thin film transistor substrate and method of fabricating the same | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| JP2003107523A (ja) | 液晶表示装置 | |
| JPH11271792A (ja) | 液晶表示装置 | |
| JPH04336530A (ja) | 液晶ディスプレイ | |
| JPH08248442A (ja) | 液晶表示装置 | |
| JPH04372934A (ja) | 液晶表示装置用アレイ基板の製造方法 | |
| JPH0784284A (ja) | 液晶表示装置 | |
| JP3488551B2 (ja) | 電極配線材料およびこれを用いた電極配線基板 | |
| JPH06188422A (ja) | 薄膜トランジスタ | |
| JPH06317814A (ja) | 液晶表示装置 | |
| JP2000305104A (ja) | 液晶表示装置及びその製造方法 | |
| JP2809153B2 (ja) | 液晶表示装置及びその製造方法 | |
| JPH05188399A (ja) | 液晶表示装置用アレイ基板 | |
| JPH04240824A (ja) | 液晶表示装置用アレイ基板 | |
| JP3192813B2 (ja) | 液晶表示装置 | |
| JPH08262492A (ja) | 液晶表示装置 | |
| JP3169322B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH052189A (ja) | 液晶表示装置 | |
| JPH08297299A (ja) | 薄膜トランジスタとこれを用いた液晶表示装置 |