JPH0518395B2 - - Google Patents
Info
- Publication number
- JPH0518395B2 JPH0518395B2 JP61153017A JP15301786A JPH0518395B2 JP H0518395 B2 JPH0518395 B2 JP H0518395B2 JP 61153017 A JP61153017 A JP 61153017A JP 15301786 A JP15301786 A JP 15301786A JP H0518395 B2 JPH0518395 B2 JP H0518395B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- alarm
- output
- flip
- frequency dividing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト機能付集積回路に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an integrated circuit with a test function.
例えば水晶時計用の集積回路においては、高い
精度と信頼性が要求される。そのため製造時に
は、分周回路が正常に動作するかどうか集積回路
の一つ一つをテストする必要があり、このテスト
に要する時間が大きな問題となる。
For example, integrated circuits for quartz watches require high precision and reliability. Therefore, during manufacturing, it is necessary to test each integrated circuit to determine whether the frequency dividing circuit operates normally, and the time required for this test becomes a major problem.
従来はこのテストを行うために、集積回路にテ
スト用の端子を設け、この端子から分周回路の途
中段にテスト用の高速の外部クロツクパルスを供
給してテストを行つている。このテストの際には
前段の分周段を停止させておく必要があるため、
上記テスト用の端子の他にストツプ用の端子も設
けていた。 Conventionally, in order to perform this test, a test terminal is provided on the integrated circuit, and a high-speed external clock pulse for testing is supplied from this terminal to an intermediate stage of the frequency dividing circuit. During this test, it is necessary to stop the previous frequency division stage, so
In addition to the test terminals mentioned above, a stop terminal was also provided.
従来のものでは、テスト用およびストツプ用の
端子を必要とし、そのために集積回路のチツプサ
イズが大きくなり、コストアツプにつながるもの
であつた。
Conventional devices require test and stop terminals, which increases the chip size of the integrated circuit, leading to increased costs.
本発明は、テスト専用の端子を付加することな
く機能回路のテストが行えるようにしたテスト機
能付集積回路を提供するものである。 The present invention provides an integrated circuit with a test function that allows testing of a functional circuit without adding a terminal exclusively for testing.
本発明は、アラーム端子に外部からテスト用ク
ロツクパルスを供給することにより所望の分周段
をリセツトするとともに機能回路に上記テスト用
クロツクパルスを供給してテストを行うとともに
アラーム制御回路のテストも同時に行うようにし
たものである。
The present invention is designed to reset a desired frequency dividing stage by supplying a test clock pulse from the outside to an alarm terminal, and to perform a test by supplying the test clock pulse to a functional circuit, and also to test an alarm control circuit at the same time. This is what I did.
第１図において、１は発振器、２，３は分周
段、４はモータの駆動回路である。この駆動回路
４および分周段３がテストを受ける機能回路を構
成するものである。５はアラーム制御回路で、そ
の入力端子が“１”の間アラーム信号を発生する
ものである。６はアラーム端子、７，８はフリツ
プフロツプ回路、９，１０，１１はゲート回路で
ある。
In FIG. 1, 1 is an oscillator, 2 and 3 are frequency dividing stages, and 4 is a motor drive circuit. This drive circuit 4 and frequency dividing stage 3 constitute a functional circuit to be tested. 5 is an alarm control circuit which generates an alarm signal while its input terminal is "1". 6 is an alarm terminal, 7 and 8 are flip-flop circuits, and 9, 10, and 11 are gate circuits.
以上の構成において、通常時は、アラーム端子
６が“０”になつており、フリツプフロツプ回路
７の出力Ｑが“０”保持されている。したがつて
アラーム制御回路５は不動作状態に保持され、ゲ
ート回路９，１０の出力が“０”に保持されて分
周段２が動作し、分周段３からの出力によつて駆
動回路４からモータの駆動パルスが発生する。 In the above configuration, normally the alarm terminal 6 is at "0" and the output Q of the flip-flop circuit 7 is held at "0". Therefore, the alarm control circuit 5 is held in an inactive state, the outputs of the gate circuits 9 and 10 are held at "0", the frequency dividing stage 2 is operated, and the drive circuit is activated by the output from the frequency dividing stage 3. A driving pulse for the motor is generated from 4.
そしてアラーム時刻にアラームスイツチが動作
して第２図Ａのようにアラーム端子６が“１”
になると、その後の分周段３の出力Q3からの出
力の立下り（第２図F3図示）によつてフリツプ
フロツプ回路７の出力Ｑ，Ｑがそれぞれ第２図
PA，PRのように“１”，“０”になり、アラーム
制御回路５が動作してアラーム信号が発生する。 Then, at the alarm time, the alarm switch operates and the alarm terminal 6 becomes "1" as shown in Fig. 2A.
Then, due to the subsequent fall of the output from the output Q3 of the frequency dividing stage 3 (as shown in Figure 2, F3 ), the outputs Q and Q of the flip-flop circuit 7 become as shown in Figure 2, respectively.
P A and PR become "1" and "0", and the alarm control circuit 5 operates to generate an alarm signal.
一方、ゲート回路９の出力が第２図Pcのように
“１”になるが、フリツプフロツプ回路８の出力
Ｑは第２図PEのように“０”に保持されたまま
であり、ゲート回路１０の出力が第２図PTのよ
うに“０”に保持される。したがつて分周段２，
３の動作はそのまま保持される。 On the other hand, the output of the gate circuit 9 becomes "1" as shown in FIG. 2 P c , but the output Q of the flip-flop circuit 8 remains "0" as shown in FIG. 2 P E , and the gate circuit The output of 10 is held at "0" as shown in FIG. 2 P T . Therefore, the frequency dividing stage 2,
The operation in step 3 is maintained as is.
鳴止めを行うと、アラーム端子６が“０”に反
転し、ゲート回路９の出力が第２図PCのように
“０”に反転し、フリツプフロツプ回路８の出力
Ｑが第２図PEのように“１”に反転する。とこ
ろがこのときゲート回路１０は閉じているため、
ゲート回路１０の出力は“０”に保持されたまま
である。その後の分周段３の出力Q3の立下りに
よつてフリツプフロツプ回路７からの出力Ｑ，Ｑ
がそれぞれ第２図PA，PRのように“０”，“１”
に反転する。そのためアラーム制御回路５からの
アラーム信号が停止してアラーム音が停止する。
またフリツプフロツプ回路８がリセツトされて通
常状態に復帰する。 When the ringing is stopped, the alarm terminal 6 is inverted to "0", the output of the gate circuit 9 is inverted to "0" as shown in Fig. 2 P C , and the output Q of the flip-flop circuit 8 is inverted to "0" as shown in Fig. 2 P E It is inverted to “1” as shown below. However, since the gate circuit 10 is closed at this time,
The output of the gate circuit 10 remains held at "0". The subsequent fall of the output Q3 of the frequency divider stage 3 causes the outputs Q, Q from the flip-flop circuit 7 to
are “0” and “1” as shown in Figure 2 P A and P R, respectively.
to be reversed. Therefore, the alarm signal from the alarm control circuit 5 stops and the alarm sound stops.
Furthermore, the flip-flop circuit 8 is reset and returns to its normal state.
つぎにテスト動作について説明する。この場合
には、アラーム端子６を一旦“１”にしたのち、
第３図Ａのようにテスト用クロツクパルスを供
給する。このクロツクパルスが“０”の状態で分
周段３の出力Q3からのパルスが立下がらなけれ
ば、フリツプフロツプ回路７の出力Ｑ，Ｑはそれ
ぞれ“１”，“０”に保持され、アラーム制御回路
５からアラーム信号が発生するとともにゲート回
路９から上記クロツクパルスが通過する。このク
ロツクパルスによつてフリツプフロツプ回路８の
出力Ｑが“１”に保持される。そのため上記クロ
ツクパルスが第３図PTのようにゲート回路１０
を通過し、さらにゲート回路１１を通過して分周
段３に供給される。 Next, the test operation will be explained. In this case, after setting the alarm terminal 6 to "1",
A test clock pulse is supplied as shown in FIG. 3A. If this clock pulse is "0" and the pulse from the output Q3 of the frequency dividing stage 3 does not fall, the outputs Q and Q of the flip-flop circuit 7 are held at "1" and "0", respectively, and the alarm control circuit 5 generates an alarm signal, and the gate circuit 9 passes the clock pulse. The output Q of the flip-flop circuit 8 is held at "1" by this clock pulse. Therefore, the above clock pulse is applied to the gate circuit 10 as shown in FIG .
further passes through the gate circuit 11 and is supplied to the frequency dividing stage 3.
一方、上記クロツクパルスは分周段２のリセツ
ト端子に供給され、リセツトがかけられる。上記
クロツクパルスの“０”レベルのパルス幅は分周
段２からの出力パルスのパルス幅の１／２より短
く設定しておくことにより、上記クロツクパルス
の周波数によらず、分周段２から出力が発生する
ことはない。 On the other hand, the above clock pulse is supplied to the reset terminal of the frequency dividing stage 2 and is reset. By setting the pulse width of the "0" level of the clock pulse to be shorter than 1/2 of the pulse width of the output pulse from the frequency divider stage 2, the output from the frequency divider stage 2 is independent of the frequency of the clock pulse. It will never occur.
したがつて上記クロツクパルスによつて分周段
３および駆動回路４がテストされる。 Therefore, the frequency divider stage 3 and the drive circuit 4 are tested by said clock pulse.
またフリツプフロツプ回路７の出力Ｑによつて
アラーム制御回路５が動作し、そのテストも同時
に行われる。 Furthermore, the alarm control circuit 5 is operated by the output Q of the flip-flop circuit 7, and its test is also performed at the same time.
なお上記の実施例では、機能回路として分周段
およびモータの駆動回路をテストする場合につい
て説明したが、これに限らず、例えばスヌーズ用
のカウンタ等をテストするようにしてもよい。 In the above embodiment, a case has been described in which a frequency dividing stage and a motor drive circuit are tested as functional circuits, but the present invention is not limited to this, and, for example, a snooze counter or the like may be tested.
本発明によれば、専用のテスト端子を設けるこ
となく、極めて簡単な構成で機能回路のテストが
行え、集積回路のチツプサイズが小さくてすみコ
ストダウンを図ることができる。しかも同時にア
ラーム音を発生させてアラーム制御回路のテスト
も行うことができる。
According to the present invention, it is possible to test a functional circuit with an extremely simple configuration without providing a dedicated test terminal, and the chip size of the integrated circuit can be small, thereby reducing costs. Furthermore, the alarm control circuit can be tested by generating an alarm sound at the same time.
特に、機能回路として分周段をテストする場合
には、分周段の途中段からテスト用クロツクパル
スを供給でき、高速でテストが行えるものであ
る。 Particularly, when testing a frequency division stage as a functional circuit, test clock pulses can be supplied from an intermediate stage of the frequency division stage, and the test can be performed at high speed.
第１図は本発明の一実施例を示した論理回路
図、第２図および第３図は動作説明のためのタイ
ムチヤートである。
２，３……分周段、４……駆動回路、５……ア
ラーム制御回路、６……アラーム端子、７，８…
…フリツプフロツプ回路、９，１０，１１……ゲ
ート回路。
FIG. 1 is a logic circuit diagram showing one embodiment of the present invention, and FIGS. 2 and 3 are time charts for explaining the operation. 2, 3... Frequency division stage, 4... Drive circuit, 5... Alarm control circuit, 6... Alarm terminal, 7, 8...
...Flip-flop circuit, 9,10,11...gate circuit.
Claims (1)
分周回路からの出力を受けて動作する機能回路
と、アラームスイツチの動作によつて所望の電位
レベルになるアラーム端子と、このアラーム端子
が上記所望の電位レベルになつたときに一出力を
生じるフリツプフロツプ回路と、このフリツプフ
ロツプ回路から上記一出力が生じたときにアラー
ム信号を発生するアラーム制御回路と、上記フリ
ツプフロツプ回路から上記一出力が発生した状態
で上記アラーム端子にテスト用クロツクパルスを
供給することによつて上記分周回路の所望の分周
段をリセツトするとともに上記機能回路に上記テ
スト用クロツクパルスを供給する制御回路とから
なるテスト機能付集積回路。1. A frequency dividing circuit that divides the reference frequency signal, a functional circuit that operates in response to the output from this frequency dividing circuit, an alarm terminal that reaches a desired potential level by the operation of an alarm switch, and this alarm terminal. a flip-flop circuit that generates one output when the desired potential level is reached; an alarm control circuit that generates an alarm signal when the flip-flop circuit generates the one output; and a flip-flop circuit that generates the one output from the flip-flop circuit. a control circuit that resets a desired frequency dividing stage of the frequency dividing circuit by supplying a test clock pulse to the alarm terminal in the state, and a control circuit that supplies the test clock pulse to the functional circuit. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15301786A JPS638587A (en) | 1986-06-30 | 1986-06-30 | Integrated circuit with testing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15301786A JPS638587A (en) | 1986-06-30 | 1986-06-30 | Integrated circuit with testing function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS638587A JPS638587A (en) | 1988-01-14 |
| JPH0518395B2 true JPH0518395B2 (en) | 1993-03-11 |
Family
ID=15553142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15301786A Granted JPS638587A (en) | 1986-06-30 | 1986-06-30 | Integrated circuit with testing function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS638587A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201885A (en) * | 1981-06-08 | 1982-12-10 | Seiko Instr & Electronics Ltd | Electronic circuit |
| JPS58154688A (en) * | 1982-03-09 | 1983-09-14 | Sanyo Electric Co Ltd | Integrated circuit for electronic watch |
-
1986
- 1986-06-30 JP JP15301786A patent/JPS638587A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201885A (en) * | 1981-06-08 | 1982-12-10 | Seiko Instr & Electronics Ltd | Electronic circuit |
| JPS58154688A (en) * | 1982-03-09 | 1983-09-14 | Sanyo Electric Co Ltd | Integrated circuit for electronic watch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS638587A (en) | 1988-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0562705B2 (en) | ||
| US4031448A (en) | Motor driving system and circuit therefor | |
| US4011516A (en) | Frequency correction arrangement | |
| JPS634151B2 (en) | ||
| EP0403047B1 (en) | A frequency divider circuit | |
| US4801875A (en) | Integrated circuit with frequency dividing test function | |
| JPH0518395B2 (en) | ||
| JPS6129577B2 (en) | ||
| JP3670067B2 (en) | Integrated circuit device | |
| GB1214980A (en) | Electronic watch | |
| JPS6148726B2 (en) | ||
| JPS62285090A (en) | Integrated circuit with testing function | |
| US4247932A (en) | Electronic timepiece | |
| JPH07244124A (en) | Integrated circuit chip | |
| JPS60113532A (en) | Ad converter | |
| JPS635713B2 (en) | ||
| JPH0158697B2 (en) | ||
| JPH045037Y2 (en) | ||
| JPH0125033B2 (en) | ||
| JP2723741B2 (en) | Clock generation circuit for semiconductor integrated circuit | |
| JPS6036640B2 (en) | traffic signal control device | |
| JPS6239951B2 (en) | ||
| JPS60259982A (en) | Load detection circuit of pulse motor for electronic timepiece | |
| JPH0232595B2 (en) | ||
| JPS61165680A (en) | Electronic timepiece |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |