JPH05183528A - コンカチネーション多重化合成装置 - Google Patents

Abstract

(57)【要約】 電子出願以前の出願であるので 要約・選択図及び出願人の識別番号は存在しない。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、Ｂ−ＩＳＤＮ（Broad band- Integrated Sarvices Digital Network ；広帯域 サービス統合デジタル網）におけるコンカチネー ション多重化合成装置に関する。

（従来の技術） 近時、ＩＳＤＮが普及されつつあるが、さら に伝送効率をあげるため、広帯域化の開発（Ｂ− ＩＳＤＮと称される）が進められている。この 方式の１つには、従来のＳＴＭ（Synchronous Transmision Mode：同期転送モード）伝送フォ ーマットを改良し、ＳＴＭ−１ベースのＡＴＭ （Asynchronous Transmision Mode ：非同期転送 モード）セル流を複数個作成し、これらをまと めてコンカチネーション多重することにより、 ＡＴＭセル流をフレーム合成して伝送しようとす るものがある。

しかしながら、上記のような伝送方式の開発に おいて、ＳＴＭ−１ベースのＡＴＭセル流をみる と、各系統別にはそれぞれセル同期が確立されて いるが、系統間でセルが互いに非同期であるため、 複数個のセル流をそのままコンカチネーション多 重することはできない。したがって、複数個の ＡＴＭセル流のフレーム合成の実現は、伝送効率 を上げる上で一つの大きな課題となっている。

（発明が解決しようとする課題） 以上述べたように、従来よりＢ−ＩＳＤＮ の開発にあたり、複数個のＳＴＭ−１ベースの ＡＴＭセル流について、各系統間でセルが互いに 非同期であるため、各そのままコンカチネーショ ン多重することはできず、複数個のＡＴＭセル流 のフレーム合成の実現が困難で、伝送効率を上げ る上で一つの大きな課題となっている。

この発明は上記の課題に鑑みてなされたもので、 各ＳＴＭ−１ベースのＡＴＭセル流を簡単かつ確 実にフレーム合成することができ、Ｂ−ＩＳＤＮ の伝送効率の向上と高速の多様なサービス提供に 寄与するコンカチネーション多重化合成装置を提 供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するためにこの発明に係るコ ンカチネーション多重化合成装置は、 それぞれセル同期が確立され、ＳＴＭ−１ベー スのＮ（Ｎは２以上の自然数）系列のＡＴＭセル 流について、 前記Ｎ系列毎にバッファメモリを設け、各メモ リにセル流をセル単位で書き込み、各メモリから ＳＴＭ−Ｎベースの速度で系統順に読出すセル保 持手段と、 この手段で各バッファメモリから読み出された Ｎ個のＡＴＭセルをコンカチネーション多重化し て合成することによりＳＴＭ−Ｎｃベースのフレ ーを作成するフレーム作成手段と、 を具備して構成される。

（作用） 上記構成によるコンカチネーション多重化合 成装置では、セル同期が確立されたＳＴＭ−１ベ ースのＮ系列のＡＴＭセル流を、各系列毎に設け られたバッファメモリにセル単位で書き込み、各 メモリからＳＴＭ−Ｎベースの速度で系統順に読 出し、読み出されたＮ個のＡＴＭセルをコンカ チネーション多重化して合成することにより、 ＳＴＭ−Ｎｃベースのフレームを作成する。

（実施例） 以下、図面を参照してこの発明の一実施例を 説明する。

第２図はこの発明に係る合成装置が合成しよう とするＳＴＭ−１フレームの構成を示すもので、 ヘッダ部分は９バイト９行、ペイロード部分は ２６１バイト９行であり、１フレームの伝送速度 は１２５μsecである。ヘッダ部分は上位３行及び 下位５行のＳＯＨ（セクション・オーバー・ヘッ ド）、４行めのＡＵ−４ポインタで構成される。

ペイロード部分はＡＵ−４ポインタで指定され、 １バイドのＰＯＨ（パス・オーバー・ヘッド）と ２６０バイトの情報領域で構成される。情報領域 には、全体で５３バイト、ヘッダ部分が５バイ トのＡＴＭセルが適当な位置に配置されるが、 ＡＴＭセルの先頭位置はＨ４ポインタで指定され る。

この発明に係る合成装置は、上記ＳＴＭ−１フ レームをＮ系統分まとめて伝送速度１２５μsec のＳＴＭ−Ｎｃフレームを作成するものである。

第３図にＳＴＭ−Ｎｃフレームの構成を示す。同 図からわかるように、このＳＴＭ−Ｎｃフレーム は全体でＮ×２７０バイト９行、ヘッダ部分は ９Ｎバイト９行であり、残りはペイロード部分 である。ヘッダ部分の上位３行及び下位５行は ＳＯＨ、４行めはＡＵ−４ポインタである。また、 ペイロード部分の先頭ＮバイトはＰＯＨ領域であ る。

第１図はこの発明に係る合成装置の構成を示す もので、ここでは上記Ｎが４の場合である。図中 １_１〜１_４は４系統のＳＴＭ−１伝送路のインタ ーフェースが接続される入力端子で、それぞれ第 ２図に示したＳＴＭ−１ベースのＡＴＭセル流が 供給される。このセル流は、ＳＴＭ−１フレーム の情報領域速度１４９．７６ＭＨｚをベースとし、 装置の動作速度を低減して実現性を高めるため、 例えば８ビットパラレル伝送され、セルフレーマ によってヘッダの処理、挿入とＨＥＣ算定、ス クランブルが実行されて、最終的に１８．７２ ＭＨｚとなって各入力端子１_１〜１_４に送られる。

各入力端子１_１〜１_４からのＡＴＭセル流はそ れぞれＦＩＦＯ（First-In-First-Out）バッファ メモリ２_１〜２_４に供給される。これらのメモリ ２_１〜２_４は少なくともセル単位（５３バイト） で１セル長（５３バイト）容量を持つ。これらは タイミング制御回路３からのロード信号＃１〜 ＃４によって４４．１５１ｋＨｚ（＝７４．８８ ＭＨｚ／（５３×８×４）であり、７４．８８ ＭＨｚはＳＴＭ−４ｃフレームの情報領域速度 ５９９．０４ＭＨｚを８ビットパラレル伝送する 速度である）のタイミングでロードされ、同回路 ３で生成される書込み制御信号ｆ_１（１８．７２ ＭＨｚ）によって同時にＡＴＭセル流を取り込 んで１セル単位で書込み、読出し制御信号ｆ_２ （７４．８８ＭＨｚ）によって４倍の速度で書き 込んでＡＴＭセルを＃１，＃２，＃３，＃４の順 に読出し出力する。各ＦＩＦＯバッファメモリ ２_１〜２_４から読み出されたＡＴＭセル流は共に ＦＡ（フレームアセンブラ）回路４に供給される。

上記ＦＡ回路４は、具体的には第４図に示すよ うに構成される。すなわち、このＦＡ回路４は各 ＦＩＦＯバッファメモリ２_１〜２_４から順次入力 される８ビットパラレル４系統のＡＴＭセル流 にＰＯＨ挿入部４_１でＰＯＨコードを挿入し、 ＳＯＨ挿入部４_２でＳＯＨコードを挿入した後、 スクランブラ４_３でスクランブルをかけてコンカ チネーション多重を実行するものである。

ここで、４系統ＡＵ−４の合成では、第３図に 示したＳＴＭ−ＮフレームのＳＯＨ配置とＰＯＨ 配置のように、ＳＯＨとＰＯＨの各コードはバイ ト多重し、ＳＴＭ−４ｃフレームでは９行３６バ イトのＳＯＨ領域と９行４バイトのＰＯＨ領域を 生成する。このとき、各コードの最初のバイトを ＳＴＭ−４ｃのＳＯＨ，ＰＯＨとして使用する。

尚、このＦＡ回路４は、図示しない送信系 ＣＰＵ（中央演算装置）によってプログラム制御 されており、ＣＰＵには予めＰＯＨデータ及び ＳＯＨデータが格納されている。すなわち、セル 流を入力すると、まずＨ４ポインタ設定部４_４で 各セルのオフセット量に対するＨ４ポインタを設 定し、Ｂ３設定部４_５でエラー訂正用のポインタ Ｂ３を設定して、これらをバッファメモリ４_６に 送り、ＣＰＵから送られてくるＰＯＨデータと共 にＰＯＨ挿入部４_１で挿入すべきＰＯＨコードを 作成する。

また、ＰＯＨ挿入後、ＡＵ−４ポインタ設定部 ４_７で各系統のＡＵ−４ポインタを設定し、Ｂ３ 設定部４_８でエラー訂正用のポインタＢ２を設定 し、さらにＢ１設定部４_９でスクランブラ４_３の 出力データに基づくエラー訂正用のポインタＢ１ を設定し、これらをバッファメモリ４_１０に送り、 ＣＰＵから送られてくるＳＯＨデータと共に、 ＳＯＨ挿入部４_２で挿入すべきＳＨＯコードを作 成する。

以上の各ブロツク４_１〜４_１０は、タイミング制 御部４_１１により、ＣＰＵから与えられるＳＯＨ及 びＰＯＨアドレス及び送信系タイミングに基づい て動作タイミングが制御される。

上記ＦＡ回路４でコンカチネーション多重され たＳＴＭ−４ｃベースのＡＴＭセル流は８ビット ７７．７６ＭＨｚである。そこで、この合成装置 では、８Ｐ／Ｓ変換部５で６２２．０８ＭＨｚの シリアル信号に変換し、これをさらにＥ／Ｏ（電 気／光）変換部６で光信号に変換して、合成した ＳＴＭ−４ｃベースのＡＴＭセル流を送出するよ うにしている。

以上のように、上記合成装置では、４系統の ＳＴＭ−１ベースのＡＴＭセル流をいったんセル 単位でＦＩＦＯバッファメモリ２_１〜２_４に格納 し、４倍の速度で読出してＦＡ回路４に供給し、 コンカチネーション多重してＳＴＭ−４ｃベース のフレームを生成するようにしている。したがっ て、上記構成の合成装置は、各入力系統間でセル の同期がずれていても、各ＳＴＭ−１ベースの ＡＴＭセル流を簡単かつ確実にフレーム合成する ことができ、Ｂ−ＩＳＤＮの伝送効率の向上に寄 与することができる。

以上のことは、１６系統の場合でも同様に実施 可能である。第５図に１６系統の場合の合成装置 の全体構成を示す。第５図からわかるように、 １６系統の場合であっても、処理速度が高速にな るだけであり、その基本構成は何等かわるところ はない。同図において、第１図と同一部分には同 一符号を付してその説明を省略する。

尚、上記実施例において、ＦＡ回路４の出力を シリアルに変換したり、光信号に変換したりして いるが、パラレル信号のままあるいは電気信号の まま伝送してもよいことはもちろんである。その 他、この発明の要旨を変更しない範囲で種々変形 しても同様に実施可能であることはいうまでもな 。

［発明の効果］ 以上のようにこの発明によれば、各ＳＴＭ− １ベースのＡＴＭセル流を簡単かつ確実にフレー ム合成することができ、Ｂ−ＩＳＤＮの伝送効率 の向上と高速の多様なサービス提供に寄与するコ ンカチネーション多重化合成装置を提供すること ができる。

【図面の簡単な説明】

図面はこの発明に係るコンカチネーション多 重化合成装置の実施例を示すもので、第１図は４ 系統分の合成を行う場合の全体構成を示すブロッ ク回路図、第２図は同実施例で取り扱うＳＴＭ− １ベースのＡＴＭセル流のフレーム構成を示す構 成図、第３図は第２図に示すＳＴＭ−１ベースの ＡＴＭセル流をＮ個をコンカチネーション多重し たＳＴＭ−Ｎｃベースのフレーム構成を示す構成 図、第４図は同実施例のＦＡ回路の具体的な構成 を示すブロツク回路図、第５図は１６系統分の合 成を行う場合の全体構成を示すブロツク回路図で ある。 １_１〜１_Ｎ…入力端子、２_１〜２_Ｎ…ＦＩＦＯ バッファメモリ、３…タイミング制御回路、＃１ 〜＃４…ロード信号、ｆ_１…書込み制御信号、 ｆ_２…読出し制御信号、４…ＦＡ回路、４_１… ＰＯＨ挿入部、４_２…ＳＯＨ挿入部、４_３…スク ランブラ、４_４…Ｈ４ポインタ設定部、４_５… Ｂ３設定部、４_６…バッファメモリ、４_７… ＡＵ−４ポインタ設定部、４_８…Ｂ３設定部、 ４_９…Ｂ１設定部、４_１０…バッファメモリ、４_１１ …タイミング制御部、５…８Ｐ／Ｓ変換部、６… Ｅ／Ｏ変換部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれセル同期が確立され、ＳＴＭ−
   １ベ ースのＮ（Ｎは２以上の自然数）系列のＡＴＭセ ル流について、 前記Ｎ系列毎にバッファメモリを設け、各メモ リにセル流をセル単位で書き込み、各メモリから ＳＴＭ−Ｎベースの速度で系統順に読出すセル保 持手段と、 この手段で各バッファメモリから読み出された Ｎ個のＡＴＭセルをコンカチネーション多重化し て合成することによりＳＴＭ−Ｎｃベースのフレ ームを作成するフレーム作成手段と、 を具備するコンカチネーション多重化合成装置。