JPH05183401A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05183401A JPH05183401A JP3358670A JP35867091A JPH05183401A JP H05183401 A JPH05183401 A JP H05183401A JP 3358670 A JP3358670 A JP 3358670A JP 35867091 A JP35867091 A JP 35867091A JP H05183401 A JPH05183401 A JP H05183401A
- Authority
- JP
- Japan
- Prior art keywords
- synchronizing signal
- distribution
- circuit
- integrated circuit
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 環境条件の影響による分配遅延時間のばらつ
きを少なくした半導体集積回路を提供すること。 【構成】 外部より入力した同期信号１に同期して動作
する半導体集積回路において、集積回路内における同期
信号１の分配回路に入力スレショルド電圧を調整した論
理回路１０〜１３を用たこと。
きを少なくした半導体集積回路を提供すること。 【構成】 外部より入力した同期信号１に同期して動作
する半導体集積回路において、集積回路内における同期
信号１の分配回路に入力スレショルド電圧を調整した論
理回路１０〜１３を用たこと。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に同期信号に同期して動作する半導体集積回路に
関する。
し、特に同期信号に同期して動作する半導体集積回路に
関する。
【０００２】
【従来の技術】従来の半導体集積回路は、集積回路内に
おけるディジタル論理回路の入力スレショルド電圧を意
図的に個々に調整せず、入力スレショルド電圧がすべて
ほぼ一定になっていた。
おけるディジタル論理回路の入力スレショルド電圧を意
図的に個々に調整せず、入力スレショルド電圧がすべて
ほぼ一定になっていた。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路は、集積回路内における同期信号の分配回路を構成
する論理回路の入力スレショルド電圧がすべてほぼ一定
となっているため、分配遅延時間が大きく、また、集積
回路の製造ばらつきや電源電圧，温度などの環境条件の
ばらつきなどにより、同期信号の分配遅延時間のばらつ
きも大きくなるという不都合が生じていた。
回路は、集積回路内における同期信号の分配回路を構成
する論理回路の入力スレショルド電圧がすべてほぼ一定
となっているため、分配遅延時間が大きく、また、集積
回路の製造ばらつきや電源電圧，温度などの環境条件の
ばらつきなどにより、同期信号の分配遅延時間のばらつ
きも大きくなるという不都合が生じていた。
【０００４】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、環境条件の影響による分配遅延時間
のばらつきを少なくした半導体集積回路を提供すること
を、その目的とする。
を改善し、とくに、環境条件の影響による分配遅延時間
のばらつきを少なくした半導体集積回路を提供すること
を、その目的とする。
【０００５】
【課題を解決するための手段】本発明では、同期信号の
分配回路に入力スレショルド電圧を調整した論理回路を
用いる、という構成を採っている。これによって前述し
た目的を達成しようとするものである。
分配回路に入力スレショルド電圧を調整した論理回路を
用いる、という構成を採っている。これによって前述し
た目的を達成しようとするものである。
【０００６】
【実施例】以下、本発明の一実施例を図１ないし図２に
基づいて説明する。図１において、同期信号入力１に入
力された信号は、インバータ（ａ）１０，インバータ
（ｂ）１１，インバータ（ｃ）１２，インバータ（ｄ）
１３と４段のインバータ回路を通り、同期信号分配出力
２に出力される。各段において分岐分配を行うことによ
り、集積回路内に多数の同期信号分配出力２を得る。
基づいて説明する。図１において、同期信号入力１に入
力された信号は、インバータ（ａ）１０，インバータ
（ｂ）１１，インバータ（ｃ）１２，インバータ（ｄ）
１３と４段のインバータ回路を通り、同期信号分配出力
２に出力される。各段において分岐分配を行うことによ
り、集積回路内に多数の同期信号分配出力２を得る。
【０００７】この同期信号の分配回路において、同期信
号の立ち上りもしくは立ち下りのエッジのいづれかを同
期タイミングとして利用する場合、分配回路を構成する
４段の論理回路、インバータ（ａ）１０，インバータ
（ｂ）１１，インバータ（ｃ）１２，インバータ（ｄ）
１３の入力スレショルド電圧を各々調整する事により、
同期信号入力１に入力する同期信号の立ち上りもしくは
立ち下りどちらかの信号のみを高速に伝搬させることが
できる。
号の立ち上りもしくは立ち下りのエッジのいづれかを同
期タイミングとして利用する場合、分配回路を構成する
４段の論理回路、インバータ（ａ）１０，インバータ
（ｂ）１１，インバータ（ｃ）１２，インバータ（ｄ）
１３の入力スレショルド電圧を各々調整する事により、
同期信号入力１に入力する同期信号の立ち上りもしくは
立ち下りどちらかの信号のみを高速に伝搬させることが
できる。
【０００８】これを図２に示す分配回路の波形図を用い
て説明する。同期信号入力波形２０の立ち上りエッジを
同期タイミングとして高速に伝搬させたい時、分配回路
の１段目のインバータ（ａ）１０の入力スレショルド電
圧３０と３段目のインバータ（ｃ）１２の入力スレショ
ルド電圧３２を通常電圧振幅の中心、すなわち“Ｈ”レ
ベル電圧と“Ｌ”レベル電圧の中心に設定される入力ス
レショルド電圧よりも低く設定し、一方２段目のインバ
ータ（ｂ）１１の入力スレショルド電圧３１と４段目の
インバータ（ｄ）１３の入力スレショルド電圧３３を通
常の入力スレショルド電圧よりも高く設定する。
て説明する。同期信号入力波形２０の立ち上りエッジを
同期タイミングとして高速に伝搬させたい時、分配回路
の１段目のインバータ（ａ）１０の入力スレショルド電
圧３０と３段目のインバータ（ｃ）１２の入力スレショ
ルド電圧３２を通常電圧振幅の中心、すなわち“Ｈ”レ
ベル電圧と“Ｌ”レベル電圧の中心に設定される入力ス
レショルド電圧よりも低く設定し、一方２段目のインバ
ータ（ｂ）１１の入力スレショルド電圧３１と４段目の
インバータ（ｄ）１３の入力スレショルド電圧３３を通
常の入力スレショルド電圧よりも高く設定する。
【０００９】これにより、同期信号入力波形２０の立ち
上りに対するインバータ（ａ）１０の出力波形２１の立
ち下り、インバータ（ａ）１０の出力波形２１の立ち下
りに対するインバータ（ｂ）１１の出力波形２２の立ち
上り、インバータ（ｂ）１１の出力波形２２の立ち上り
に対するインバータ（ｃ）１２の出力波形２３の立ち下
り、インバータ（ｃ）１２の出力波形２３の立ち下りに
対する同期信号分配出力波形２４の立ち上りが通常の入
力スレショルド電圧に設定した時よりも高速に伝搬す
る。
上りに対するインバータ（ａ）１０の出力波形２１の立
ち下り、インバータ（ａ）１０の出力波形２１の立ち下
りに対するインバータ（ｂ）１１の出力波形２２の立ち
上り、インバータ（ｂ）１１の出力波形２２の立ち上り
に対するインバータ（ｃ）１２の出力波形２３の立ち下
り、インバータ（ｃ）１２の出力波形２３の立ち下りに
対する同期信号分配出力波形２４の立ち上りが通常の入
力スレショルド電圧に設定した時よりも高速に伝搬す
る。
【００１０】
【発明の効果】以上のように本発明によると、同期信号
の分配回路に入力スレショルド電圧を調整した論理回路
を用いて、分配遅延時間を高速化したので、集積回路の
製造ばらつきや電源電圧，温度などの環境条件のばらつ
きなどによる分配遅延時間のばらつきを小さくできると
いう従来にないすぐれた半導体集積回路を提供すること
ができる。
の分配回路に入力スレショルド電圧を調整した論理回路
を用いて、分配遅延時間を高速化したので、集積回路の
製造ばらつきや電源電圧，温度などの環境条件のばらつ
きなどによる分配遅延時間のばらつきを小さくできると
いう従来にないすぐれた半導体集積回路を提供すること
ができる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の動作タイミングを示す説明図である。
１ 同期信号入力 ２ 同期信号分配出力 １０〜１３ 理論回路としてのインバータ
Claims (1)
- 【請求項１】 外部より入力した同期信号に同期して動
作する半導体集積回路において、集積回路内における同
期信号の分配回路に入力スレショルド電圧を調整した論
理回路を用いることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358670A JPH05183401A (ja) | 1991-12-28 | 1991-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358670A JPH05183401A (ja) | 1991-12-28 | 1991-12-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183401A true JPH05183401A (ja) | 1993-07-23 |
Family
ID=18460516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3358670A Withdrawn JPH05183401A (ja) | 1991-12-28 | 1991-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183401A (ja) |
-
1991
- 1991-12-28 JP JP3358670A patent/JPH05183401A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |