JPH05181696A - Microcomputer system - Google Patents
Microcomputer systemInfo
- Publication number
- JPH05181696A JPH05181696A JP3345631A JP34563191A JPH05181696A JP H05181696 A JPH05181696 A JP H05181696A JP 3345631 A JP3345631 A JP 3345631A JP 34563191 A JP34563191 A JP 34563191A JP H05181696 A JPH05181696 A JP H05181696A
- Authority
- JP
- Japan
- Prior art keywords
- data
- microcomputer system
- self
- self test
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、マイクロコンピュータ
システムに関し、特にマイクロコンピュータシステムの
セルフテスト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer system, and more particularly to a self-test circuit for a microcomputer system.
【0002】[0002]
【従来の技術】従来のマイクロコンピュータシステムの
セルフテスト回路は、図4に示すようにROM部1,R
AM部2,CPU部3及び入出力回路部4が内部データ
バス5によって相互に接続されている。従来のマイクロ
コンピュータシステムのセルフテストの方法は、ROM
部1に格納されたセルフテスト実行命令群を内部データ
バス5を介してCPU部3へ入力し、CPU部3におい
て前記セルフテスト実行命令群を解読して実行すること
でマイクロコンピュータシステムのセルフテストを実行
している。2. Description of the Related Art A conventional self-test circuit of a microcomputer system is shown in FIG.
The AM section 2, the CPU section 3 and the input / output circuit section 4 are connected to each other by an internal data bus 5. A conventional microcomputer system self-test method is a ROM
The self-test execution instruction group stored in the section 1 is input to the CPU section 3 through the internal data bus 5, and the CPU section 3 decodes and executes the self-test execution instruction group to execute the self-test of the microcomputer system. Is running.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来のマイクロコンピュータシステムのセルフテストの方
法では、マイクロコンピュータシステム内部でのデータ
の転送や演算命令の実行動作についてはテストできる
が、外部データに依存するマイクロコンピュータシステ
ムの動作についてのセルフテストが不可能であるという
重大な問題点がある。However, in the above-described conventional microcomputer system self-test method, data transfer and operation instruction execution operation inside the microcomputer system can be tested, but it depends on external data. There is a serious problem that the self-test on the operation of the microcomputer system is impossible.
【0004】本発明はかかる問題点に鑑みてなされたも
のであって、マイクロコンピュータシステムのセルフテ
ストにおいて、外部データに依存するマイクロコンピュ
ータシステムの動作についてのセルフテストが実行でき
ることにより、セルフテストの効果が従来のマイクロコ
ンピュータシステムのセルフテストより高いマイクロコ
ンピュータシステムを提供することを目的とする。The present invention has been made in view of the above problems, and in the self-test of the microcomputer system, the self-test of the operation of the microcomputer system depending on the external data can be executed, so that the self-test effect can be obtained. It is an object of the present invention to provide a microcomputer system higher than the self-test of the conventional microcomputer system.
【0005】[0005]
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータシステムは、セルフテストのための命令コー
ド発生手段と、データ発生手段と、外部データを入力す
る入出力回路部と、この入出力回路部における外部端子
の状態をセルフテスト実行時において任意に設定するデ
ータ転送手段とを有することを特徴とする。A microcomputer system according to the present invention comprises an instruction code generating means for self-test, a data generating means, an input / output circuit section for inputting external data, and this input / output circuit section. Data transfer means for arbitrarily setting the state of the external terminal at the time of executing the self test.
【0006】[0006]
【作用】本発明に係るマイクロコンピュータシステムに
おいては、外部データに依存したセルフテストを実行す
るときにおいて、ROM部より出力される外部端子スキ
ャン信号により外部端子に入力されている外部データを
入出力回路部に取り込むことで、外部データに依存した
セルフテストを実行することができる。In the microcomputer system according to the present invention, when the self test depending on the external data is executed, the external data input to the external terminal is input / output circuit by the external terminal scan signal output from the ROM section. By incorporating it into a section, a self test depending on external data can be executed.
【0007】[0007]
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings.
【0008】図1は、本発明の第1の実施例に係るマイ
クロコンピュータシステムを示すブロック図である。図
1に示す本発明の第1の実施例に係るマイクロコンピュ
ータシステムは、ROM部1,RAM部2,CPU部3
及び入出力回路部4が内部データバス5によって相互に
接続されている。更に、ROM部1から出力される外部
端子スキャン信号6が入出力回路部4に入力されてい
る。FIG. 1 is a block diagram showing a microcomputer system according to a first embodiment of the present invention. The microcomputer system according to the first embodiment of the present invention shown in FIG. 1 includes a ROM section 1, a RAM section 2, and a CPU section 3.
And the input / output circuit unit 4 are connected to each other by the internal data bus 5. Further, the external terminal scan signal 6 output from the ROM section 1 is input to the input / output circuit section 4.
【0009】図2は、図1に示す本発明の第1の実施例
に係るマイクロコンピュータシステムにおけるROM部
1と入出力回路部4の周辺回路の詳細なブロック図であ
る。図2に示すように、入出力回路部4と外部端子11
〜14の間には、夫々スキャンレジスタ7〜10が接続
されている。また、スキャンレジスタ7〜10は、RO
M部1から出力される外部端子スキャン信号6に対して
直列に接続され、スキャンレジスタ7より順々に外部端
子スキャン信号6を入力する。FIG. 2 is a detailed block diagram of peripheral circuits of the ROM section 1 and the input / output circuit section 4 in the microcomputer system according to the first embodiment of the present invention shown in FIG. As shown in FIG. 2, the input / output circuit unit 4 and the external terminal 11
The scan registers 7 to 10 are connected between 14 and 14, respectively. Further, the scan registers 7 to 10 are RO
The external terminal scan signal 6 output from the M unit 1 is connected in series, and the external terminal scan signal 6 is sequentially input from the scan register 7.
【0010】次に、上述の如く構成された本発明の第1
の実施例に係るマイクロコンピュータシステムの動作に
ついて説明する。本実施例に係るマイクロコンピュータ
システムによるセルフテストは、ROM部1に格納され
たセルフテスト実行命令群を内部データバス5を介して
CPU部3に転送してセルフテストを実行する。このセ
ルフテストにより、マイクロコンピュータシステム内部
でのデータの転送や演算命令の実行動作についてテスト
することができる。更に、外部データに依存したセルフ
テストを実行するときは、ROM部1より出力される外
部端子スキャン信号6により外部端子11〜14に入力
されている外部データをスキャンレジスタ7〜10に取
り込むことで、外部データに依存したセルフテストを実
行することができる。Next, the first aspect of the present invention constructed as described above
The operation of the microcomputer system according to the embodiment will be described. In the self-test by the microcomputer system according to the present embodiment, the self-test execution instruction group stored in the ROM section 1 is transferred to the CPU section 3 via the internal data bus 5 to execute the self-test. With this self-test, it is possible to test the data transfer and the operation of executing the arithmetic instruction within the microcomputer system. Further, when executing the self-test depending on the external data, the external data input to the external terminals 11 to 14 by the external terminal scan signal 6 output from the ROM unit 1 is fetched into the scan registers 7 to 10. , It is possible to execute self-test depending on external data.
【0011】次に、本発明の第2の実施例に係るマイク
ロコンピュータシステムついて説明する。図3は、本発
明の第2の実施例に係るマイクロコンピュータシステム
を示すブロック図である。図2に示す本発明の第1の実
施例に係るマイクロコンピュータシステムとの違いは、
スキャンデータ発生回路15を設けたことである。RO
M部1より出力されるスキャンデータ制御信号16は、
スキャンデータ発生回路15に入力される。スキャンデ
ータ発生回路15は、入力したスキャンデータ制御信号
16を外部端子スキャン信号6に変換してスキャンレジ
スタ7〜10に出力する。スキャンレジスタ7〜10
は、外部端子スキャン信号6により外部端子11〜14
に入力されている外部データを取り込む。以上により、
本発明の第2の実施例に係るマイクロコンピュータシス
テムは、本発明の第1の実施例に係るマイクロコンピュ
ータシステムと同様に外部データに依存したセルフテス
トを実行することができる。Next, a microcomputer system according to a second embodiment of the present invention will be described. FIG. 3 is a block diagram showing a microcomputer system according to the second embodiment of the present invention. The difference from the microcomputer system according to the first embodiment of the present invention shown in FIG.
That is, the scan data generating circuit 15 is provided. RO
The scan data control signal 16 output from the M section 1 is
It is input to the scan data generation circuit 15. The scan data generation circuit 15 converts the input scan data control signal 16 into the external terminal scan signal 6 and outputs it to the scan registers 7 to 10. Scan registers 7-10
The external terminals 11 to 14 according to the external terminal scan signal 6.
Capture the external data input to. From the above,
The microcomputer system according to the second embodiment of the present invention can execute the self-test depending on the external data, like the microcomputer system according to the first embodiment of the present invention.
【0012】なお、上記実施例では、シリアルデータを
用いて入出力回路部4における外部端子11〜14の状
態を任意に設定しているが、パラレルデータを用いて入
出力回路部4における外部端子11〜14の状態を任意
に設定することにより、外部データに依存したセルフテ
ストを実行してもよい。In the above embodiment, the states of the external terminals 11 to 14 in the input / output circuit section 4 are arbitrarily set by using the serial data, but the external terminals in the input / output circuit section 4 are set by using the parallel data. The self test depending on the external data may be executed by arbitrarily setting the states 11 to 14.
【0013】[0013]
【発明の効果】以上説明したように本発明に係るマイク
ロコンピュータシステムによれば、マイクロコンピュー
タシステムのセルフテストにおいて、マイクロコンピュ
ータシステム内部でのデータの転送や演算命令実行のセ
ルフテストと共に、外部データに依存するマイクロコン
ピュータシステムの動作についてのセルフテストも実行
することができる。従って、本発明に係るマイクロコン
ピュータシステムによれば、セルフテストの効果が従来
のマイクロコンピュータシステムによるセルフテストよ
り高くなり、信頼性の高いマイクロコンピュータシステ
ムを構成することが可能となる。As described above, according to the microcomputer system of the present invention, in the self-test of the microcomputer system, the self-test of the data transfer and the execution of the operation instruction in the microcomputer system and the external data are performed. A self-test on the operation of the dependent microcomputer system can also be performed. Therefore, according to the microcomputer system of the present invention, the self-test effect is higher than that of the conventional microcomputer system, and it is possible to configure a highly reliable microcomputer system.
【図1】本発明の第1の実施例に係るマイクロコンピュ
ータシステムを示すブロック図である。FIG. 1 is a block diagram showing a microcomputer system according to a first embodiment of the present invention.
【図2】図1に示す本発明の第1の実施例に係るマイク
ロコンピュータシステムにおけるROM部1と入出力回
路部4の周辺回路の詳細なブロック図である。FIG. 2 is a detailed block diagram of peripheral circuits of a ROM section 1 and an input / output circuit section 4 in the microcomputer system according to the first embodiment of the present invention shown in FIG.
【図3】本発明の第2の実施例に係るマイクロコンピュ
ータシステムを示すブロック図である。FIG. 3 is a block diagram showing a microcomputer system according to a second embodiment of the present invention.
【図4】従来のマイクロコンピュータシステムの一例を
示すブロック図である。FIG. 4 is a block diagram showing an example of a conventional microcomputer system.
1 ;ROM部 2 ;RAM部 3 ;CPU部 4 ;入出力回路部 6 ;外部端子スキャン信号 1; ROM part 2; RAM part 3; CPU part 4; Input / output circuit part 6; External terminal scan signal
Claims (1)
段と、データ発生手段と、外部データを入力する入出力
回路部と、この入出力回路部における外部端子の状態を
セルフテスト実行時において任意に設定するデータ転送
手段とを有することを特徴とするマイクロコンピュータ
システム。1. A self-test instruction code generation means, a data generation means, an input / output circuit section for inputting external data, and the states of external terminals in this input / output circuit section are arbitrarily set during execution of the self-test. A microcomputer system comprising: a data transfer means for setting.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3345631A JP2924392B2 (en) | 1991-12-26 | 1991-12-26 | Microcomputer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3345631A JP2924392B2 (en) | 1991-12-26 | 1991-12-26 | Microcomputer system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05181696A true JPH05181696A (en) | 1993-07-23 |
JP2924392B2 JP2924392B2 (en) | 1999-07-26 |
Family
ID=18377914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3345631A Expired - Lifetime JP2924392B2 (en) | 1991-12-26 | 1991-12-26 | Microcomputer system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2924392B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102010040009A1 (en) * | 2010-08-31 | 2012-03-01 | Bizerba Gmbh & Co. Kg | labeling |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01154248A (en) * | 1987-12-10 | 1989-06-16 | Nec Corp | Logical integrated circuit |
JPH03115872A (en) * | 1989-09-29 | 1991-05-16 | Toshiba Corp | Test facilitating circuit in digital integrated circuit |
-
1991
- 1991-12-26 JP JP3345631A patent/JP2924392B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01154248A (en) * | 1987-12-10 | 1989-06-16 | Nec Corp | Logical integrated circuit |
JPH03115872A (en) * | 1989-09-29 | 1991-05-16 | Toshiba Corp | Test facilitating circuit in digital integrated circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102010040009A1 (en) * | 2010-08-31 | 2012-03-01 | Bizerba Gmbh & Co. Kg | labeling |
Also Published As
Publication number | Publication date |
---|---|
JP2924392B2 (en) | 1999-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04257932A (en) | Chip for emulation for digital signal processor | |
JPH07198799A (en) | High-speed test pattern generator | |
JPH05181696A (en) | Microcomputer system | |
JPH0267979A (en) | Testing circuit for logic circuit | |
JPS6167148A (en) | Microcomputer | |
KR100318315B1 (en) | One Chip Microcomputer | |
JPH04296112A (en) | Register circuit | |
JPS61165171A (en) | Microcomputer | |
JPS60178524A (en) | One-chip microcomputer | |
KR100219567B1 (en) | Self diagnastic test system and method | |
JPS648381B2 (en) | ||
JPH04191680A (en) | Semiconductor integrated circuit having incorporated self-diagnostic function | |
JPH07151825A (en) | Semiconductor integrated circuit | |
JPH04277839A (en) | Semiconductor integrated circuit device | |
JPH117800A (en) | Semiconductor device and its monitoring burn-in method | |
JPH06109818A (en) | Test circuit | |
JPS63146103A (en) | Sequence controller | |
JPH04352238A (en) | Semiconductor integrated circuit | |
JPS62151943A (en) | Test system for microcomputer | |
JPH0420881A (en) | Test-mode setting circuit in semiconductor integrated circuit | |
JPH0318775A (en) | Function verifying method for logic circuit | |
JPS62165162A (en) | Test circuit for logic circuit | |
JPS6345644A (en) | Microprocessor | |
JPH0345406B2 (en) | ||
JPH05334113A (en) | Microcomputer |