JPH05176333A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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- JPH05176333A JPH05176333A JP3336991A JP33699191A JPH05176333A JP H05176333 A JPH05176333 A JP H05176333A JP 3336991 A JP3336991 A JP 3336991A JP 33699191 A JP33699191 A JP 33699191A JP H05176333 A JPH05176333 A JP H05176333A
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- 238000006243 chemical reaction Methods 0.000 claims description 17
- 230000015654 memory Effects 0.000 abstract description 20
- 239000002131 composite material Substances 0.000 abstract description 7
- 239000011159 matrix material Substances 0.000 abstract description 6
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/63—Generation or supply of power specially adapted for television receivers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Image Signal Generators (AREA)
- Processing Of Color Television Signals (AREA)
- Studio Devices (AREA)
Abstract
(57)【要約】
【目的】 消費電力を低減し、ディジタル処理回路を小
型化する。 【構成】 Ａ／Ｄ変換器１２は、撮像素子１０の出力を
ディジタル信号に変換する。ライン・メモリ１４，１６
により１Ｈ前及び２Ｈ前の信号を生成し、同時化回路１
８が同時化し、マトリクス演算回路２０が同時化回路１
８の出力からＲＧＢ信号を生成する。垂直ブランキング
検出回路２６は複合同期信号Ｃｓｙｎｃから垂直ブラン
キング期間を検出し、垂直ブランキング期間の間、Ａ／
Ｄ変換器１２及びライン・メモリ１４，１６を電源オフ
状態にする。
型化する。 【構成】 Ａ／Ｄ変換器１２は、撮像素子１０の出力を
ディジタル信号に変換する。ライン・メモリ１４，１６
により１Ｈ前及び２Ｈ前の信号を生成し、同時化回路１
８が同時化し、マトリクス演算回路２０が同時化回路１
８の出力からＲＧＢ信号を生成する。垂直ブランキング
検出回路２６は複合同期信号Ｃｓｙｎｃから垂直ブラン
キング期間を検出し、垂直ブランキング期間の間、Ａ／
Ｄ変換器１２及びライン・メモリ１４，１６を電源オフ
状態にする。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオ・カメラの映像
信号処理回路に関する。
信号処理回路に関する。
【０００２】
【従来の技術】民生用カラー・ビデオ・カメラ等で用い
られる単板方式では、固体撮像素子の前面にストライプ
・フィルタを装着し、当該固体撮像素子の出力をサンプ
リングし、必要により補間して輝度・色差信号やＲＧＢ
信号などを形成する。周知のように、ＲＧＢ信号のＲは
赤、Ｇは緑、Ｂは青である。
られる単板方式では、固体撮像素子の前面にストライプ
・フィルタを装着し、当該固体撮像素子の出力をサンプ
リングし、必要により補間して輝度・色差信号やＲＧＢ
信号などを形成する。周知のように、ＲＧＢ信号のＲは
赤、Ｇは緑、Ｂは青である。
【０００３】例えば、補色フィルタを装着した固体撮像
素子の出力は、図２に示すような信号になる。ここで、
Ｗｒ（＝２Ｒ＋Ｇ＋Ｂ）に注目すると、図３に示すよう
に、水平方向には１画素おき、垂直方向には１ライン
（インターレース走査の場合には２ライン）おきにし
か、信号が得られない。残りの画素に対しては、例えば
図４に示すように、近傍のＷｒ信号の平均値を採用する
ようにしている。この処理は、同時化と呼ばれる。この
ような同時化処理によって得たＷｂ（＝Ｒ＋Ｇ＋２
Ｂ），Ｇｂ（＝２Ｇ＋Ｂ），Ｇｒ（＝Ｒ＋２Ｇ）の各信
号をマトリクス演算して、輝度・色差信号やＲＧＢ信号
を得る。
素子の出力は、図２に示すような信号になる。ここで、
Ｗｒ（＝２Ｒ＋Ｇ＋Ｂ）に注目すると、図３に示すよう
に、水平方向には１画素おき、垂直方向には１ライン
（インターレース走査の場合には２ライン）おきにし
か、信号が得られない。残りの画素に対しては、例えば
図４に示すように、近傍のＷｒ信号の平均値を採用する
ようにしている。この処理は、同時化と呼ばれる。この
ような同時化処理によって得たＷｂ（＝Ｒ＋Ｇ＋２
Ｂ），Ｇｂ（＝２Ｇ＋Ｂ），Ｇｒ（＝Ｒ＋２Ｇ）の各信
号をマトリクス演算して、輝度・色差信号やＲＧＢ信号
を得る。
【０００４】近年、上述のようなカメラ信号処理は、デ
ィジタル化され、ライン間処理を行なうための１Ｈ遅延
手段にもライン・メモリが使用されるようになった。そ
して、撮像素子の出力をＡ／Ｄ変換器により先ずディジ
タル信号に変換し、その後、上述の及びその他のカメラ
信号処理を行なうようになっている。
ィジタル化され、ライン間処理を行なうための１Ｈ遅延
手段にもライン・メモリが使用されるようになった。そ
して、撮像素子の出力をＡ／Ｄ変換器により先ずディジ
タル信号に変換し、その後、上述の及びその他のカメラ
信号処理を行なうようになっている。
【０００５】
【発明が解決しようとする課題】ディジタル化により複
雑な信号処理も正確に行なえるようになるが、Ａ／Ｄ変
換器やビット数分の信号線などが必要になり、回路規模
が増大するという欠点がある。特に、Ａ／Ｄ変換器は他
の回路に比べて消費電力が大きく、オン・チップ化や低
消費電力化の妨げになっている。
雑な信号処理も正確に行なえるようになるが、Ａ／Ｄ変
換器やビット数分の信号線などが必要になり、回路規模
が増大するという欠点がある。特に、Ａ／Ｄ変換器は他
の回路に比べて消費電力が大きく、オン・チップ化や低
消費電力化の妨げになっている。
【０００６】本発明は、このような課題を解決する映像
信号処理回路を提示することを目的とする。
信号処理回路を提示することを目的とする。
【０００７】
【課題を解決するための手段】第１の発明に係る映像信
号処理回路は、アナログ映像信号をディジタル信号に変
換するＡ／Ｄ変換手段と、当該Ａ／Ｄ変換手段の出力を
時間遅延し、所定数の水平ライン信号を形成する遅延手
段と、当該Ａ／Ｄ変換手段及び当該遅延手段の出力から
所定形式の映像信号を生成するディジタル演算手段と、
垂直ブランキング期間、当該Ａ／Ｄ変換手段及び当該遅
延手段の少なくとも一方を、通常時より少ない消費電力
状態にする制御手段とからなることを特徴とする。
号処理回路は、アナログ映像信号をディジタル信号に変
換するＡ／Ｄ変換手段と、当該Ａ／Ｄ変換手段の出力を
時間遅延し、所定数の水平ライン信号を形成する遅延手
段と、当該Ａ／Ｄ変換手段及び当該遅延手段の出力から
所定形式の映像信号を生成するディジタル演算手段と、
垂直ブランキング期間、当該Ａ／Ｄ変換手段及び当該遅
延手段の少なくとも一方を、通常時より少ない消費電力
状態にする制御手段とからなることを特徴とする。
【０００８】第２の発明に係る映像信号処理回路は、ア
ナログ映像信号をディジタル信号に変換するＡ／Ｄ変換
手段と、当該Ａ／Ｄ変換手段の出力するディジタル映像
信号を処理するディジタル処理手段と、当該アナログ映
像信号の垂直ブランキング期間を検出する検出手段と、
当該検出手段の出力に応じて当該Ａ／Ｄ変換手段への電
力供給を制御する制御手段とからなることを特徴とす
る。
ナログ映像信号をディジタル信号に変換するＡ／Ｄ変換
手段と、当該Ａ／Ｄ変換手段の出力するディジタル映像
信号を処理するディジタル処理手段と、当該アナログ映
像信号の垂直ブランキング期間を検出する検出手段と、
当該検出手段の出力に応じて当該Ａ／Ｄ変換手段への電
力供給を制御する制御手段とからなることを特徴とす
る。
【０００９】
【作用】上記手段により、上記Ａ／Ｄ変換手段及び／又
は上記遅延手段による電力消費を低減できる。また、垂
直部ランキング期間の分だけ、ディジタル信号量が少な
くなるので、ディジタル演算手段及びその他のディジタ
ル処理回路を小さくすることができ、これもまた、消費
電力の低減に役立つ。
は上記遅延手段による電力消費を低減できる。また、垂
直部ランキング期間の分だけ、ディジタル信号量が少な
くなるので、ディジタル演算手段及びその他のディジタ
ル処理回路を小さくすることができ、これもまた、消費
電力の低減に役立つ。
【００１０】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。
明する。
【００１１】図１は、本発明の一実施例の構成ブロック
図を示す。図１において、１０はＣＣＤ固体撮像素子、
１２は固体撮像素子１０のアナログ出力をディジタル信
号に変換するＡ／Ｄ変換器である。１４，１６は１Ｈ
（１水平期間）の遅延手段としてのライン・メモリであ
り、ライン・メモリ１４はＡ／Ｄ変換器１２の出力を１
Ｈ遅延し、ライン・メモリ１６はライン・メモリ１４の
出力を１Ｈ遅延する。１８はＡ／Ｄ変換器１２の出力、
ライン・メモリ１４の出力及びライン・メモリ１６５の
出力から上述の同時化処理を行なう同時化回路、２０は
同時化回路１８の出力をマトリクス演算してＲＧＢ信号
を生成するマトリクス演算回路である。
図を示す。図１において、１０はＣＣＤ固体撮像素子、
１２は固体撮像素子１０のアナログ出力をディジタル信
号に変換するＡ／Ｄ変換器である。１４，１６は１Ｈ
（１水平期間）の遅延手段としてのライン・メモリであ
り、ライン・メモリ１４はＡ／Ｄ変換器１２の出力を１
Ｈ遅延し、ライン・メモリ１６はライン・メモリ１４の
出力を１Ｈ遅延する。１８はＡ／Ｄ変換器１２の出力、
ライン・メモリ１４の出力及びライン・メモリ１６５の
出力から上述の同時化処理を行なう同時化回路、２０は
同時化回路１８の出力をマトリクス演算してＲＧＢ信号
を生成するマトリクス演算回路である。
【００１２】２２は撮像素子１０を駆動する駆動回路、
２４は、駆動回路２２に必要なクロック、水平同期信号
Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ及び複合同期信号
Ｃｓｙｎｃを発生する同期信号発生回路、２６は、同期
信号発生回路２４が発生する複合同期信号Ｃｓｙｎｃか
ら垂直ブランキング期間を検出する垂直ブランキング検
出回路であり、検出した垂直ブランキング期間の間、Ａ
／Ｄ変換器１２及びライン・メモリ１４，１６を電源オ
フ状態（又は低消費電力状態）にする。
２４は、駆動回路２２に必要なクロック、水平同期信号
Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ及び複合同期信号
Ｃｓｙｎｃを発生する同期信号発生回路、２６は、同期
信号発生回路２４が発生する複合同期信号Ｃｓｙｎｃか
ら垂直ブランキング期間を検出する垂直ブランキング検
出回路であり、検出した垂直ブランキング期間の間、Ａ
／Ｄ変換器１２及びライン・メモリ１４，１６を電源オ
フ状態（又は低消費電力状態）にする。
【００１３】なお、図１では、同期信号発生回路２４が
発生する複合同期信号Ｃｓｙｎｃが直接、垂直ブランキ
ング検出回路２６に印加されているが、他の回路を経由
して垂直ブランキング検出回路２６に供給してもよいこ
とはいうまでもない。
発生する複合同期信号Ｃｓｙｎｃが直接、垂直ブランキ
ング検出回路２６に印加されているが、他の回路を経由
して垂直ブランキング検出回路２６に供給してもよいこ
とはいうまでもない。
【００１４】本実施例の動作を説明する。駆動回路２２
は、同期信号発生回路２４からのクロックに従い撮像素
子１０を駆動し、撮像素子１０の出力はＡ／Ｄ変換器１
２によりディジタル信号に変換され、同時化回路１８及
びライン・メモリ１４に印加される。ライン・メモリ１
４の出力は同時化回路１８及びライン・メモリ１６に印
加され、ライン・メモリ１６の出力は同時化回路１８に
印加される。即ち、同時化回路１８には、隣接する３ラ
インの信号が同時に印加される。
は、同期信号発生回路２４からのクロックに従い撮像素
子１０を駆動し、撮像素子１０の出力はＡ／Ｄ変換器１
２によりディジタル信号に変換され、同時化回路１８及
びライン・メモリ１４に印加される。ライン・メモリ１
４の出力は同時化回路１８及びライン・メモリ１６に印
加され、ライン・メモリ１６の出力は同時化回路１８に
印加される。即ち、同時化回路１８には、隣接する３ラ
インの信号が同時に印加される。
【００１５】同時化回路１８は、隣接する３ラインの信
号から、空間的に整合の取れたＭｇ，Ｙｅ，Ｇ，Ｃｙの
補色信号を生成する。マトリクス演算回路２０は同時化
回路１８からの補色信号をマトリクス演算して、ＲＧＢ
信号を形成する。
号から、空間的に整合の取れたＭｇ，Ｙｅ，Ｇ，Ｃｙの
補色信号を生成する。マトリクス演算回路２０は同時化
回路１８からの補色信号をマトリクス演算して、ＲＧＢ
信号を形成する。
【００１６】垂直ブランキング検出回路２６は、同期信
号発生回路２４が発生する複合同期信号Ｃｓｙｎｃから
垂直ブランキング期間を検出し、垂直ブランキング期間
の間、Ａ／Ｄ変換器１２及びライン・メモリ１４，１６
を電源オフ状態（又は低消費電力状態）にする。電源の
オン／オフによりＡ／Ｄ変換器１２及びライン・メモリ
１４，１６の動作に全く支障がなければ、垂直ブランキ
ング期間の間、完全に電源オフにする。電源投入時にこ
れらの動作が不安定になるようであれば、垂直ブランキ
ング期間の途中で、安定化するのに要する時間だけ早く
電源オンにするか、又は、垂直ブランキング期間の間、
安定動作を確保できる程度にＡ／Ｄ変換器１２及び／又
はライン・メモリ１４，１６を低消費電力のスタンバイ
状態にしておく。
号発生回路２４が発生する複合同期信号Ｃｓｙｎｃから
垂直ブランキング期間を検出し、垂直ブランキング期間
の間、Ａ／Ｄ変換器１２及びライン・メモリ１４，１６
を電源オフ状態（又は低消費電力状態）にする。電源の
オン／オフによりＡ／Ｄ変換器１２及びライン・メモリ
１４，１６の動作に全く支障がなければ、垂直ブランキ
ング期間の間、完全に電源オフにする。電源投入時にこ
れらの動作が不安定になるようであれば、垂直ブランキ
ング期間の途中で、安定化するのに要する時間だけ早く
電源オンにするか、又は、垂直ブランキング期間の間、
安定動作を確保できる程度にＡ／Ｄ変換器１２及び／又
はライン・メモリ１４，１６を低消費電力のスタンバイ
状態にしておく。
【００１７】図１では、垂直ブランキング検出回路２６
は、同期信号発生回路２４が発生する複合同期信号Ｃｓ
ｙｎｃから垂直ブランキング期間を検出したが、図５に
示すように、垂直同期信号Ｖｓｙｎｃから垂直ブランキ
ング期間を検出してもよい。
は、同期信号発生回路２４が発生する複合同期信号Ｃｓ
ｙｎｃから垂直ブランキング期間を検出したが、図５に
示すように、垂直同期信号Ｖｓｙｎｃから垂直ブランキ
ング期間を検出してもよい。
【００１８】また、撮像素子１０を外部から入力される
他の映像信号に同期して駆動する場合には、この外部か
ら入力される映像信号から分離される複合同期信号や垂
直同期信号から垂直ブランキング期間を検出することも
できる。
他の映像信号に同期して駆動する場合には、この外部か
ら入力される映像信号から分離される複合同期信号や垂
直同期信号から垂直ブランキング期間を検出することも
できる。
【００１９】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、垂直ブランキング期間の電力消費
を低減できる。また、垂直ブランキング期間中には撮像
手段の出力のＡ／Ｄ変換を行なわないので、１フィール
ド又は１フレーム当たりディジタル信号量が減り、フィ
ールド・メモリ又はフレーム・メモリの及びこれに付随
するディジタル信号処理回路を小型化でき、これもま
た、消費電力の低減に役立つ。
に、本発明によれば、垂直ブランキング期間の電力消費
を低減できる。また、垂直ブランキング期間中には撮像
手段の出力のＡ／Ｄ変換を行なわないので、１フィール
ド又は１フレーム当たりディジタル信号量が減り、フィ
ールド・メモリ又はフレーム・メモリの及びこれに付随
するディジタル信号処理回路を小型化でき、これもま
た、消費電力の低減に役立つ。
【図１】 本発明の一実施例の構成ブロック図である。
【図２】 補色フィルタを有する撮像素子の出力信号例
である。
である。
【図３】 信号Ｗｒの配置説明図である。
【図４】 同時化の演算例である。
【図５】 変更実施例の構成ブロック図である。
１０：撮像素子 １２：Ａ／Ｄ変換器 １４，１６：ラ
イン・メモリ １８：同時化回路 ２０：マトリクス演
算回路 ２２：駆動回路 ２４：同期信号発生回路 ２
６：垂直ブランキング検出回路
イン・メモリ １８：同時化回路 ２０：マトリクス演
算回路 ２２：駆動回路 ２４：同期信号発生回路 ２
６：垂直ブランキング検出回路
Claims (2)
- 【請求項１】 アナログ映像信号をディジタル信号に変
換するＡ／Ｄ変換手段と、当該Ａ／Ｄ変換手段の出力を
時間遅延し、所定数の水平ライン信号を形成する遅延手
段と、当該Ａ／Ｄ変換手段及び当該遅延手段の出力から
所定形式の映像信号を生成するディジタル演算手段と、
垂直ブランキング期間、当該Ａ／Ｄ変換手段及び当該遅
延手段の少なくとも一方を、通常時より少ない消費電力
状態にする制御手段とからなることを特徴とする映像信
号処理回路。 - 【請求項２】 アナログ映像信号をディジタル信号に変
換するＡ／Ｄ変換手段と、当該Ａ／Ｄ変換手段の出力す
るディジタル映像信号を処理するディジタル処理手段
と、当該アナログ映像信号の垂直ブランキング期間を検
出する検出手段と、当該検出手段の出力に応じて当該Ａ
／Ｄ変換手段への電力供給を制御する制御手段とからな
ることを特徴とする映像信号処理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336991A JPH05176333A (ja) | 1991-12-19 | 1991-12-19 | 映像信号処理回路 |
| US08/311,890 US5552836A (en) | 1991-12-19 | 1994-09-26 | Image signal processing apparatus in which the ADC and/or the 1DHL have low power consumption during vertical blanking |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336991A JPH05176333A (ja) | 1991-12-19 | 1991-12-19 | 映像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05176333A true JPH05176333A (ja) | 1993-07-13 |
Family
ID=18304461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336991A Pending JPH05176333A (ja) | 1991-12-19 | 1991-12-19 | 映像信号処理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5552836A (ja) |
| JP (1) | JPH05176333A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380982B1 (en) | 1997-10-16 | 2002-04-30 | Fujitsu Limited | Video signal processing circuit and computer system |
| US7808533B2 (en) | 1998-06-30 | 2010-10-05 | Nikon Corporation | Electronic camera having signal processing units that perform signal processing on image data |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001282164A (ja) * | 2000-03-31 | 2001-10-12 | Sanyo Electric Co Ltd | 表示装置用駆動装置 |
| US8860888B2 (en) * | 2009-05-13 | 2014-10-14 | Stmicroelectronics, Inc. | Method and apparatus for power saving during video blanking periods |
| JP5712915B2 (ja) * | 2011-12-21 | 2015-05-07 | トヨタ自動車株式会社 | プラグインハイブリッド車両 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4740828A (en) * | 1983-12-24 | 1988-04-26 | Canon Kabushiki Kaisha | Image sensing apparatus having a low-resolution monitor, means for reducing the amount of information in an image signal, and switching means for reducing power consumption in various operating modes |
| US4700221A (en) * | 1985-05-24 | 1987-10-13 | Sony Corporation | Power control circuit for a color encoder of a video camera |
-
1991
- 1991-12-19 JP JP3336991A patent/JPH05176333A/ja active Pending
-
1994
- 1994-09-26 US US08/311,890 patent/US5552836A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380982B1 (en) | 1997-10-16 | 2002-04-30 | Fujitsu Limited | Video signal processing circuit and computer system |
| US6621523B2 (en) | 1997-10-16 | 2003-09-16 | Fujitsu Limited | Video signal processing circuit and computer system |
| USRE40327E1 (en) * | 1997-10-16 | 2008-05-20 | Toshiro Obitsu | Video signal processing circuit and computer system |
| USRE42296E1 (en) | 1997-10-16 | 2011-04-19 | Dosa Advances Llc | Video signal processing circuit and computer system |
| US7808533B2 (en) | 1998-06-30 | 2010-10-05 | Nikon Corporation | Electronic camera having signal processing units that perform signal processing on image data |
| US8878956B2 (en) | 1998-06-30 | 2014-11-04 | Nikon Corporation | Digital camera and storage medium for image signal processing for white balance control |
Also Published As
| Publication number | Publication date |
|---|---|
| US5552836A (en) | 1996-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020205 |