JPH05173941A - Picture processing device by distributed frame memory of parallel computer - Google Patents
Picture processing device by distributed frame memory of parallel computerInfo
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- JPH05173941A JPH05173941A JP34504391A JP34504391A JPH05173941A JP H05173941 A JPH05173941 A JP H05173941A JP 34504391 A JP34504391 A JP 34504391A JP 34504391 A JP34504391 A JP 34504391A JP H05173941 A JPH05173941 A JP H05173941A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のプロセッサに設
けられた分散フレームメモリからの各画像データを表示
装置に出力する並列計算機における分散フレームメモリ
による画像処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing device using a distributed frame memory in a parallel computer for outputting each image data from a distributed frame memory provided in a plurality of processors to a display device.
【０００２】[0002]
【従来の技術】図９は従来の並列計算機における分散フ
レームメモリによる画像表示装置の一例を示す構成ブロ
ック図、図１０は従来の並列計算機における分散フレー
ムメモリによる画像表示装置の他の一例を示す構成ブロ
ック図である。2. Description of the Related Art FIG. 9 is a configuration block diagram showing an example of an image display device using a distributed frame memory in a conventional parallel computer, and FIG. 10 is a configuration showing another example of an image display device using a distributed frame memory in a conventional parallel computer. It is a block diagram.
【０００３】図９において、各プロセッサ１−０〜１−
Ｎに対応して、分散フレームメモリ１１−０〜１１−Ｎ
が設けられている。表示同期アドレス発生回路２２で
は、表示同期信号２１に基づき画面上の表示アドレスを
発生し、プロセッサ判定回路２３では、この表示アドレ
スに対応する画像データを持つプロセッサを画素毎に判
定する。In FIG. 9, each processor 1-0 to 1-
Distributed frame memories 11-0 to 11-N corresponding to N
Is provided. The display synchronization address generation circuit 22 generates a display address on the screen based on the display synchronization signal 21, and the processor determination circuit 23 determines, for each pixel, a processor having image data corresponding to this display address.
【０００４】そして、プロセッサ判定回路２３から担当
画素を持つプロセッサ１−０〜１−Ｎの分散フレームメ
モリ１１−０〜１１−Ｎに対して転送要求Ｃ０〜ＣＮを
順次行い、分散フレームメモリ１１−０〜１１−Ｎから
転送された各画素のデータＤ０〜ＤＮをディスプレイ装
置２に表示する。Then, the processor determination circuit 23 sequentially makes transfer requests C0 to CN to the distributed frame memories 11-0 to 11-N of the processors 1-0 to 1-N having the pixels in charge, and the distributed frame memory 11- The data D0 to DN of each pixel transferred from 0 to 11-N are displayed on the display device 2.
【０００５】図１０においては、表示同期信号分離部２
４により表示同期信号２１を同期分離すると、同期分離
された水平同期信号２６と垂直同期信号２５及び表示ク
ロック信号２７は、各プロセッサ１−０〜１−Ｎにおい
て表示画素カウンタ１２−０〜１２−Ｎに取り込まれ
る。In FIG. 10, the display synchronization signal separation unit 2
4. When the display sync signal 21 is synchronously separated by 4, the horizontal sync signal 26, the vertical sync signal 25, and the display clock signal 27, which have been synchronously separated, are displayed pixel counters 12-0 to 12-in each of the processors 1-0 to 1-N. It is taken in by N.
【０００６】すると、各プロセッサにおいて表示画素カ
ウンタ１２−０〜１２−Ｎにより現在の表示アドレスが
カウントされ、担当判定回路１３−０〜１３−Ｎにより
自分の担当画素の場合には分散フレームメモリ１１−０
〜１１−Ｎ上から担当画素データが読み出される。さら
に各担当画素データは、共通バス２８に送出され、ディ
スプレイ装置２に表示される。Then, in each processor, the display pixel counters 12-0 to 12-N count the current display address, and the responsible determination circuits 13-0 to 13-N determine the distributed frame memory 11 in the case of the assigned pixel. -0
The pixel data in charge is read from above 11-N. Furthermore, each assigned pixel data is sent to the common bus 28 and displayed on the display device 2.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、従来の
図９及び図１０に示すような構成にあっては、各プロセ
ッサ１−０〜１−Ｎの分散フレームメモリ１１−０〜１
１−Ｎ上の画像データを共通バス２８により収集し、デ
ィスプレイ装置２に直接出力していた。このため、分散
フレームメモリから画像データを共通バス２８上に転送
するタイミングは、ディスプレイ装置２上で前記画像デ
ータをスキャン（走査）するタイミングと同期する必要
があった。よって、各プロセッサ１−０〜１−Ｎの分散
フレームメモリ１１−０〜１１−Ｎ上の画像データが表
示クロック信号２７に追従する必要があった。However, in the conventional configuration as shown in FIG. 9 and FIG. 10, the distributed frame memories 11-0 to 11-1 of the processors 1-0 to 1-N are provided.
The image data on 1-N was collected by the common bus 28 and directly output to the display device 2. Therefore, the timing of transferring the image data from the distributed frame memory to the common bus 28 needs to be synchronized with the timing of scanning the image data on the display device 2. Therefore, the image data on the distributed frame memories 11-0 to 11-N of the processors 1-0 to 1-N need to follow the display clock signal 27.
【０００８】また、共通バス２８上で全てのプロセッサ
１−０〜１−Ｎの画像データを合成する必要があるた
め、画像データの要求に対するタイミング管理が非常に
難かしく、共通バス２８の物理長を長くできないため、
高解像度化、プロセッサ増加に対応できなかった。Further, since it is necessary to synthesize the image data of all the processors 1-0 to 1-N on the common bus 28, it is very difficult to manage the timing for the request of the image data, and the physical length of the common bus 28 is very small. Can not be long,
We couldn't cope with higher resolution and more processors.
【０００９】さらに、図９に示す構成では、プロセッサ
判定回路２３がプロセッサと別に設けられているため、
各プロセッサが独自に表示担当画素を決定することがで
きなかった。また、転送要求を画素毎に行なう必要があ
るため、高速なプロセッサ判定及び画素アドレスのへの
変換と転送バスが必要となり、コストが高くなる。Further, in the configuration shown in FIG. 9, since the processor determination circuit 23 is provided separately from the processor,
Each processor could not independently determine the display pixel. Further, since it is necessary to make a transfer request for each pixel, high-speed processor determination, conversion into pixel addresses, and a transfer bus are required, resulting in an increase in cost.
【００１０】また図１０に示す構成では、各プロセッサ
が担当画素の位置を自分のカウンタを基に判別するた
め、プロセッサが独自に担当画素をきめることができる
が、カウンタにより計数を行なうため、規則的な配列し
かできなかった。Further, in the configuration shown in FIG. 10, since each processor determines the position of the pixel in charge based on its own counter, the processor can independently determine the pixel in charge, but since it counts by the counter, it is a rule. I was only able to arrange the target.
【００１１】本発明の目的は、分散フレームメモリの画
像データのタイミングを管理し且つ画像データ処理の構
成を簡単化することのできる並列計算機の分散フレーム
メモリによる画像処理装置を提供することにある。An object of the present invention is to provide an image processing apparatus using a distributed frame memory of a parallel computer capable of managing the timing of image data in the distributed frame memory and simplifying the structure of image data processing.
【００１２】[0012]
【課題を解決するための手段】本発明は、上記課題を解
決し目的を達成するために次のようした。図１は本発明
の原理図、図２は表示フレームメモリの構成を示す図で
ある。In order to solve the above problems and achieve the object, the present invention is as follows. FIG. 1 is a principle diagram of the present invention, and FIG. 2 is a diagram showing a configuration of a display frame memory.
【００１３】本発明は、画像データを記憶する分散フレ
ームメモリ１を各プロセッサ１毎に設け、画面への表示
のための表示同期信号を前記各分散フレームメモリ１に
出力し各分散フレームメモリ１から転送される各画像デ
ータを画面上に表示する表示装置２を備えている。転送
バス５は、各プロセッサ１に対応した各分散フレームメ
モリ１間を直列に接続して各分散フレームメモリ１上の
各画像データを順次表示装置２に転送し、表示フレーム
メモリ３は、表示装置２と各分散フレームメモリ１との
間に設けられている。According to the present invention, a distributed frame memory 1 for storing image data is provided for each processor 1, and a display synchronization signal for displaying on a screen is output to each distributed frame memory 1 to output from each distributed frame memory 1. The display device 2 is provided for displaying each transferred image data on the screen. The transfer bus 5 connects the distributed frame memories 1 corresponding to the processors 1 in series to sequentially transfer the image data on the distributed frame memories 1 to the display device 2, and the display frame memory 3 is the display device. 2 and each distributed frame memory 1.
【００１４】表示フレームメモリ３において、転送要求
部３１は、表示装置２から出力される表示同期信号に基
づき各分散フレームメモリ１に対して各画像データの転
送要求を行ない、フレームメモリ部３２は、この転送要
求部３１の転送要求により各分散フレームメモリ１から
転送バス５を通って転送される各画像データを１フレー
ム分収集して記憶し、メモリ制御部３３は、このフレー
ムメモリ部３２への各画像データの書き込み及び読み出
しを制御する。In the display frame memory 3, the transfer request unit 31 makes a transfer request for each image data to each distributed frame memory 1 based on the display synchronization signal output from the display device 2, and the frame memory unit 32 One frame of each image data transferred from each distributed frame memory 1 through the transfer bus 5 is collected and stored by the transfer request of the transfer request unit 31, and the memory control unit 33 stores the image data in the frame memory unit 32. The writing and reading of each image data is controlled.
【００１５】メモリ制御部３３は、フレームメモリ部３
２から各画像データを読み出す時に各画像データの読出
タイミングを前記表示同期信号のタイミングに同期させ
るように構成する。The memory control unit 33 includes a frame memory unit 3
When the respective image data are read from No. 2, the reading timing of each image data is synchronized with the timing of the display synchronizing signal.
【００１６】より好適には以下のようにするのが望まし
い。すなわち、表示フレームメモリ３は、表示同期信号
の中から垂直同期信号を分離しこの垂直同期信号を前記
転送要求部３１に出力する同期分離部３０を有するよう
構成する。More preferably, the following is desirable. That is, the display frame memory 3 is configured to have a sync separator 30 that separates a vertical sync signal from the display sync signal and outputs the vertical sync signal to the transfer request unit 31.
【００１７】さらに、フレームメモリ部３２において、
第１のフレームメモリ３２−１は、各分散フレームメモ
リ１から転送される各画像データを１フレーム分収集し
て記憶し、第２のフレームメモリ３２−２は、この第１
のフレームメモリ３２−１から１フレーム分の各画像デ
ータを読み出すとき、各分散フレームメモリ１から転送
される次の１フレームのための各画像データを収集して
記憶する。表示フレームメモリ３において、第１の選択
回路３４−１は、第１のフレームメモリ３２−１と第２
のフレームメモリ３２−２とを１フレーム毎に交互に選
択し選択されたフレームメモリに各画像データを出力
し、第２の選択回路３４−２は、この第１の選択回路３
４−１と相補的に選択動作し選択されたフレームメモリ
から読み出された各画像データを表示装置２に出力する
よう構成する。Further, in the frame memory unit 32,
The first frame memory 32-1 collects and stores one frame of each image data transferred from each distributed frame memory 1, and the second frame memory 32-2 stores the first frame memory 32-2.
When each image data for one frame is read from the frame memory 32-1 of No. 1, each image data for the next one frame transferred from each distributed frame memory 1 is collected and stored. In the display frame memory 3, the first selection circuit 34-1 includes the first frame memory 32-1 and the second frame memory 32-1.
And the frame memory 32-2 of No. 1 are alternately selected for each frame, and each image data is output to the selected frame memory. The second selection circuit 34-2 outputs the first selection circuit 3-2.
The image data read out from the selected frame memory is output complementarily to the display device 2.
【００１８】また、フレームメモリ部３２は、デュアル
ポートメモリまたはダブルバッファメモリである。図３
は各プロセッサの構成を示す図である。The frame memory unit 32 is a dual port memory or a double buffer memory. Figure 3
FIG. 3 is a diagram showing a configuration of each processor.
【００１９】各プロセッサ１において、空き監視部１４
は、転送バス５上の画像データの空きを監視し、制御部
１７は、上流からの前記画像データの転送要求の受付と
この要求の下流への送出，下流からの前記受付とこの受
付の上流への送出，下流への前記要求の停止の送出と上
流からの要求の停止の受信を行うとともに、空き監視部
１４の結果により画像データの転送を制御し、切換部１
８は、この制御部１７からの指示で自己の分散フレーム
メモリ１１からの画像データまたは下流の分散フレーム
メモリ１１からの画像データのいずれかを選択して転送
バス５を介し上流に送出するよう構成する。In each processor 1, the vacancy monitoring unit 14
Monitors the vacancy of the image data on the transfer bus 5, and the control unit 17 receives the transfer request of the image data from the upstream side, sends the request to the downstream side, receives the request from the downstream side and the upstream side of this reception. To the switching unit 1, while sending the request stop to the downstream and receiving the request stop from the upstream, and controlling the transfer of the image data according to the result of the vacancy monitoring unit 14.
8 is configured to select either the image data from its own distributed frame memory 11 or the image data from the downstream distributed frame memory 11 according to an instruction from this control unit 17 and send it out upstream via the transfer bus 5. To do.
【００２０】また、各分散フレームメモリ１１は、表示
装置２の画面上の１水平ライン，垂直，分散ブロックの
いずれかを構成するための複数の画素データからなる画
像データを記憶するよう構成する。Further, each distributed frame memory 11 is configured to store image data composed of a plurality of pixel data for forming any one horizontal line, vertical or distributed block on the screen of the display device 2.
【００２１】また、各プロセッサ１は、分散フレームメ
モリ１１の画像データを表示フレームメモリ３に記憶す
る際の表示位置を示すための表示アドレスを発生する表
示アドレスレジスタ１５を有している。制御部１７は、
分散フレームメモリ１１の画像データと表示アドレスレ
ジスタ１５の表示アドレスとを読み出してこの表示アド
レスをタグとして前記画像データに付加する。表示フレ
ームメモリ３は、タグとしての表示アドレスにより示さ
れた表示位置に対応するアドレスに、画像データを書き
込むよう構成する。Further, each processor 1 has a display address register 15 for generating a display address for indicating a display position when the image data of the distributed frame memory 11 is stored in the display frame memory 3. The control unit 17
The image data of the distributed frame memory 11 and the display address of the display address register 15 are read out and this display address is added to the image data as a tag. The display frame memory 3 is configured to write the image data at the address corresponding to the display position indicated by the display address as the tag.
【００２２】さらに、制御部１７において、要求部５１
は、上流からの前記画像データの転送要求の受付とこの
要求の下流への送出を行ない、受付部５２は、下流から
の前記受付とこの受付の上流への送出を行ない、停止部
５３は、下流への前記要求の停止の送出と上流からの要
求の停止の受信を行い、転送制御部５４は、要求部５１
からの要求で起動し空き監視部１４により下流からの画
像データの転送がない場合には上流へ自己の画像データ
を転送すべく選択信号を切換部１８に出力し、自己が画
像データを転送中には下流からのデータの転送を停止す
べく停止指令を停止部５３に出力するよう構成する。Further, in the control unit 17, the request unit 51
Receives the transfer request for the image data from the upstream and sends the request to the downstream, the reception unit 52 performs the reception from the downstream and sends the reception to the upstream, and the stop unit 53 The transfer control unit 54 transmits the request stop to the downstream and receives the request stop from the upstream, and the transfer control unit 54
When there is no transfer of image data from the downstream by the vacancy monitoring unit 14 due to a request from the server, the selection signal is output to the switching unit 18 to transfer the image data of the upstream, and the image data is being transferred by the self. Is configured to output a stop command to the stop unit 53 to stop the transfer of data from the downstream.
【００２３】[0023]
【作用】本発明によれば、表示装置から出力される表示
同期信号に基づき転送要求部により各分散フレームメモ
リに対して順次各画像データの転送要求を行なうと、こ
の転送要求により各分散フレームメモリから転送バスを
通って転送される各画像データがフレームメモリ部に１
フレーム分記憶され、メモリ制御部により各画像データ
の読出タイミングを表示同期信号のタイミングに同期さ
せながらフレームメモリ部から各画像データが読み出さ
れる。According to the present invention, when the transfer request unit sequentially makes a transfer request for each image data to each distributed frame memory on the basis of the display synchronization signal output from the display device, this transfer request causes each distributed frame memory to be transferred. Each image data transferred from the frame through the transfer bus to the frame memory unit 1
Frames are stored, and each image data is read from the frame memory unit by the memory control unit while synchronizing the read timing of each image data with the timing of the display synchronization signal.
【００２４】よって、表示装置のタイミングと計算機内
部とのタイミングとを表示フレームメモリで分離できる
ので、回路構成が簡単になるとともに、表示フレームメ
モリを設けることで、表示レートの変更は、表示フレー
ムメモリを対応させるだけで行なえるから、高解像度化
への対応も簡単に行える。また、転送バスが順次プロセ
ッサを通って中継されるので、プロセッサ台数が多くな
った場合でも、対応できる。Therefore, since the timing of the display device and the timing inside the computer can be separated by the display frame memory, the circuit configuration is simplified, and by providing the display frame memory, the display rate can be changed. Since it can be done simply by making it possible to support high resolution. Further, since the transfer bus is sequentially relayed through the processors, it is possible to deal with the case where the number of processors increases.
【００２５】また、各分散フレームメモリに、表示装置
の画面上の１水平ライン，垂直，分散ブロックのいずれ
かを構成するための複数の画素データからなる画像デー
タを記憶し、同期分離部で分離した垂直同期信号に基づ
き各分散フレームメモリから各水平ラインの画像データ
を収集して１フレーム分の画像データを表示フレームメ
モリに記憶することもできる。Further, each distributed frame memory stores image data consisting of a plurality of pixel data for forming one horizontal line, vertical or distributed block on the screen of the display device, and separated by the sync separation unit. It is also possible to collect the image data of each horizontal line from each distributed frame memory based on the vertical synchronizing signal and store the image data for one frame in the display frame memory.
【００２６】また、第１の選択回路と第２の選択回路と
を相補的に選択動作させて、一方のフレームメモリに各
分散フレームメモリからの各画像データを１フレーム分
記憶するときは、他方のフレームメモリから１フレーム
分の各画像データを表示装置に出力することで、複数の
フレームの画像データを実時間で表示装置に表示でき
る。When the first selection circuit and the second selection circuit are complementarily selected to store one frame of each image data from each distributed frame memory, the other one is selected. By outputting each image data for one frame from the frame memory to the display device, the image data of a plurality of frames can be displayed on the display device in real time.
【００２７】また、デュアルポートメモリまたはダブル
バッファメモリであっても上記同様の効果を奏する。さ
らに、制御部で、上流からの画像データの転送要求の受
付と要求の下流への送出，下流からの受付とこの受付の
上流への送出，下流への要求の停止の送出と上流からの
要求の停止の受信を行い、空き監視部による転送バス上
の画像データの空き状態結果に基づき画像データの転送
を制御し、制御部からの指示で切換部では、自己の分散
フレームメモリからの画像データまたは下流の分散フレ
ームメモリからの画像データのいずれかかを選択して上
流に送出するので、分散フレームメモリ上の各画像デー
タの収集が行える。The same effect as described above can be obtained even with a dual port memory or a double buffer memory. Further, the control unit receives an image data transfer request from the upstream side and sends the request to the downstream side, receives from the downstream side and sends the reception to the upstream side, sends a request stop to the downstream side, and sends the request from the upstream side. Is received, and the transfer of image data is controlled based on the result of the free state of the image data on the transfer bus by the free space monitoring unit, and the switching unit is instructed by the control unit to display the image data from its own distributed frame memory. Alternatively, any one of the image data from the downstream distributed frame memory is selected and sent to the upstream, so that each image data on the distributed frame memory can be collected.
【００２８】また、各分散フレームメモリに、表示装置
の画面上の１水平ラインを構成するための複数の画素デ
ータからなる画像データを記憶するようにしてもよい。
また、分散フレームメモリの画像データと表示アドレス
レジスタの表示アドレスとを読み出し表示アドレスをタ
グとして画像データに付加することで、表示フレームメ
モリでは、タグとしての表示アドレスにより示された表
示位置に対応するアドレスに、画像データを書き込むこ
とができる。よって、各画像データの転送順序に関係が
なくなる。Further, image data consisting of a plurality of pixel data for forming one horizontal line on the screen of the display device may be stored in each distributed frame memory.
Further, by reading the image data of the distributed frame memory and the display address of the display address register and adding the display address as a tag to the image data, the display frame memory corresponds to the display position indicated by the display address as a tag. Image data can be written to the address. Therefore, the transfer order of each image data is irrelevant.
【００２９】さらに、制御部において、転送制御部で要
求部からの要求で起動し空き監視部により下流からの画
像データの転送がない場合には上流へ自己の画像データ
を転送すべく選択信号を切換部に出力し、自己が画像デ
ータを転送中には下流からのデータの転送を停止すべく
停止指令を停止部に出力するので、各画像データをシー
ケンシャルに収集できる。Further, in the control unit, when the transfer control unit is activated by a request from the request unit, and the idle monitor unit does not transfer image data from the downstream side, a selection signal is sent to transfer the image data of the upstream side. Since it outputs to the switching unit and outputs a stop command to the transfer unit to stop the transfer of data from the downstream while the image data is being transferred, each image data can be collected sequentially.
【００３０】[0030]
【実施例】以下、本発明の具体的な実施例を説明する。
図４は本発明の実施例の構成ブロック図、図５は表示フ
レームメモリの構成を示す図、図６は実施例におけるデ
ィスプレイ装置２の画面上の水平走査ラインを示す図、
図７は制御部の構成を示す図である。図４において、画
像処理装置は、複数のプロセッサ１（１−０〜１−Ｎ）
と、画像データを表示するディスプレイ装置２と、この
ディスプレイ装置２と各プロセッサ１（１−０〜１−
Ｎ）との間に設けられた表示フレームメモリ３とからな
っている。EXAMPLES Specific examples of the present invention will be described below.
4 is a configuration block diagram of an embodiment of the present invention, FIG. 5 is a diagram showing a configuration of a display frame memory, FIG. 6 is a diagram showing horizontal scanning lines on a screen of the display device 2 in the embodiment,
FIG. 7 is a diagram showing the configuration of the control unit. In FIG. 4, the image processing apparatus includes a plurality of processors 1 (1-0 to 1-N).
A display device 2 for displaying image data, the display device 2 and each processor 1 (1-0 to 1-
N) and a display frame memory 3 provided therebetween.
【００３１】各プロセッサ１（１−０〜１−Ｎ）内部に
は、図５に示す表示フレームメモリ３の表示位置を示す
ラインアドレスＬＡ0〜ＬＡN及び図６に示すディスプレ
イ装置２の画面上の１水平走査ラインＨＬ0〜ＨＬN上の
各画素のための画像データを記憶する分散フレームメモ
リ１１（１１−０〜１１−Ｎ）が設けられている。Inside each processor 1 (1-0 to 1-N), line addresses LA 0 to LA N indicating the display position of the display frame memory 3 shown in FIG. 5 and on the screen of the display device 2 shown in FIG. 6 are displayed. distributed frame memory 11 for storing image data for each pixel of the one horizontal scanning line HL 0 ~HL N (11-0~11-N ) is provided.
【００３２】ディスプレイ装置２は、画面上の走査のた
めの表示同期信号を表示フレームメモリ３に出力し表示
フレームメモリ３から転送される各画像データを表示同
期信号のタイミングで表示するものであり、図６に示す
ように１フレーム分の各画像データを画面上に表示する
ものである。The display device 2 outputs a display synchronization signal for scanning on the screen to the display frame memory 3 and displays each image data transferred from the display frame memory 3 at the timing of the display synchronization signal. As shown in FIG. 6, each frame of image data is displayed on the screen.
【００３３】図６において、１フレームは水平同期信号
による複数の水平走査ラインＨＬ0〜ＨＬNからなり、１
垂直同期信号に相当する。１水平走査ラインは複数の画
素からなる。前述した各プロセッサ１（１−０〜１−
Ｎ）は、それぞれ１水平走査ライン分の各画素データか
らなる画像データを記憶しており、例えばプロセッサ１
−０は、水平走査ラインＨＬ0における画像データを記
憶し、プロセッサ１−Ｎは、水平走査ラインＨＬNにお
ける画像データを記憶している。In FIG. 6, one frame consists of a plurality of horizontal scanning lines HL 0 to HL N according to the horizontal synchronizing signal, and 1
It corresponds to the vertical synchronizing signal. One horizontal scanning line is composed of a plurality of pixels. Each processor 1 (1-0 to 1-
N) stores image data composed of pixel data of one horizontal scanning line, for example, the processor 1
-0 stores the image data in the horizontal scanning line HL 0 , and the processor 1-N stores the image data in the horizontal scanning line HL N.
【００３４】なお、表示同期信号は、水平同期信号及び
垂直同期信号を含んでいる。転送バス５は、各プロセッ
サ１（１−０〜１−Ｎ）内部の各分散フレームメモリ１
１（１１−０〜１１−Ｎ）間を直列に接続して各分散フ
レームメモリ１１（１１−０〜１１−Ｎ）上の各画像デ
ータを順次表示フレームメモリ３に転送するものであ
る。The display sync signal includes a horizontal sync signal and a vertical sync signal. The transfer bus 5 includes the distributed frame memories 1 in the processors 1 (1-0 to 1-N).
1 (11-0 to 11-N) are connected in series and each image data on each distributed frame memory 11 (11-0 to 11-N) is sequentially transferred to the display frame memory 3.
【００３５】表示フレームメモリ３は、同期分離部３
０、転送要求部３１、ダブルバッファフレームメモリ３
２、メモリ制御部３３、セレクタ３４からなっている。
同期分離部３０は、表示同期信号の中から垂直同期信号
を分離してこの垂直同期信号を転送要求部３１に出力す
る。The display frame memory 3 includes a sync separation unit 3
0, transfer request unit 31, double buffer frame memory 3
2, a memory controller 33 and a selector 34.
The sync separator 30 separates the vertical sync signal from the display sync signal and outputs the vertical sync signal to the transfer request unit 31.
【００３６】転送要求部３１は、同期分離部３０からの
垂直同期信号に基づき各プロセッサ１−０〜１−Ｎに対
して順次各画像データの転送要求を行なう。ダブルバッ
ファメモリ３２は、入力側がセレクタ３４−１に接続さ
れ、出力側がセレクタ３４−２に接続され、各分散フレ
ームメモリから転送バス５を通って転送される各画像デ
ータを１フレーム分収集して記憶するフレームメモリ３
２−１と、このフレームメモリ３２−１から１フレーム
分の各画像データを読み出すとき、各分散フレームメモ
リから転送される次の１フレームのための各画像データ
を収集して記憶するフレームメモリ３２−２とからな
る。The transfer request unit 31 makes a transfer request of each image data to each of the processors 1-0 to 1-N in sequence based on the vertical synchronization signal from the synchronization separation unit 30. The double buffer memory 32 has an input side connected to the selector 34-1, an output side connected to the selector 34-2, and collects one frame of each image data transferred from each distributed frame memory through the transfer bus 5. Frame memory to store 3
2-1 and a frame memory 32 that collects and stores each image data for the next one frame transferred from each distributed frame memory when reading each image data for one frame from the frame memory 32-1. -2 and.
【００３７】なお、ダブルバッファメモリ３２の代わり
に、デュアルポートメモリであってもよい。メモリ制御
部３３は、ダブルバッファメモリ３２への各画像データ
の書き込み及び読み出しを制御し、且つセレクタ３４−
１，３４−２を制御するとともに、ダブルバッファメモ
リ３２から各画像データを読み出す時に各画像データの
読出タイミングをディスプレイ装置２の垂直同期信号の
タイミングに同期させる。A dual port memory may be used instead of the double buffer memory 32. The memory control unit 33 controls writing and reading of each image data in the double buffer memory 32, and the selector 34-
1, 34-2 are controlled, and the read timing of each image data is synchronized with the timing of the vertical synchronizing signal of the display device 2 when each image data is read from the double buffer memory 32.
【００３８】セレクタ３４−１は、フレームメモリ３２
−１とフレームメモリ３２−２とを１フレーム毎に交互
に選択し選択されたフレームメモリに各画像データを出
力する。セレクタ３４−２は、セレクタ３４−１と相補
的に選択動作し選択されたフレームメモリから読み出さ
れた各画像データをディスプレイ装置２に出力するよう
になっている。The selector 34-1 is the frame memory 32.
-1 and the frame memory 32-2 are alternately selected for each frame, and each image data is output to the selected frame memory. The selector 34-2 is adapted to perform a complementary selection operation with the selector 34-1 and output each image data read from the selected frame memory to the display device 2.
【００３９】画像データは、ディスプレイ装置２に表示
する際にはフレームという１つのブロックとして扱われ
る。このフレームは、ディスプレイ装置２に表示する時
にのみディスプレイ装置２の水平走査ラインに合わせて
送出を行なう必要がある。The image data is treated as one block called a frame when displayed on the display device 2. This frame needs to be transmitted in accordance with the horizontal scanning line of the display device 2 only when it is displayed on the display device 2.
【００４０】しかし、それ以外の取扱いでは、表示アド
レスとの対応がとれていれば、画像データの転送の順
序、メモリ上の位置は関係がない。各プロセッサ１（１
−０〜１−Ｎ）は、図５に示す表示フレームメモリ３の
表示位置を示すラインアドレスＬＡ0〜ＬＡNに記憶する
各画素のための画像データと図６に示すディスプレイ装
置２の画面上の１水平走査ラインＨＬ0〜ＨＬN上の各画
素のための画像データを担当しており、その画素につい
ての生成処理を行なっている。However, in other handlings, the order of transfer of image data and the position on the memory are irrelevant as long as the correspondence with the display address is established. Each processor 1 (1
−0 to 1-N) is image data for each pixel stored at line addresses LA 0 to LA N indicating the display position of the display frame memory 3 shown in FIG. 5 and on the screen of the display device 2 shown in FIG. Is in charge of image data for each pixel on one horizontal scanning line HL 0 to HL N , and performs generation processing for that pixel.
【００４１】各プロセッサ１（１−０〜１−Ｎ）は、分
散フレームメモリ１１（１１−０〜１１−Ｎ）、空き監
視部１４（１４−０〜１４−Ｎ）、表示アドレスレジス
タ１５（１５−０〜１５−Ｎ）、メモリアドレス発生部
１６（１６−０〜１６−Ｎ）、制御部１７（１７−０〜
１７−Ｎ）、セレクタ１８（１８−０〜１８−Ｎ）から
構成されている。Each processor 1 (1-0 to 1-N) has a distributed frame memory 11 (11-0 to 11-N), a vacancy monitor 14 (14-0 to 14-N), and a display address register 15 ( 15-0 to 15-N), a memory address generator 16 (16-0 to 16-N), a controller 17 (17-0 to 17-0).
17-N) and a selector 18 (18-0 to 18-N).
【００４２】空き監視部１４（１４−０〜１４−Ｎ）
は、転送バス５上に画像データが存在するか否かの空き
状態を監視するものであり、監視結果を制御部１７（１
７−０〜１７−Ｎ）に出力する。Free space monitoring section 14 (14-0 to 14-N)
Is for monitoring whether or not there is image data on the transfer bus 5, and displays the monitoring result in the control unit 17 (1
7-0 to 17-N).
【００４３】表示アドレスレジスタ１５（１５−０〜１
５−Ｎ）は、制御部１７（１７−０〜１７−Ｎ）の制御
の下に、各分散フレームメモリ１１（１１−０〜１１−
Ｎ）に記憶された１水平走査ラインを構成する各画素か
らなる画像データを、表示フレームメモリ３に記憶する
際の表示位置を示すための表示アドレスを発生するもの
である。Display address register 15 (15-0 to 1)
5-N) under the control of the control unit 17 (17-0 to 17-N), each distributed frame memory 11 (11-0 to 11-).
The display address is generated to indicate the display position when the image data composed of each pixel forming one horizontal scanning line stored in N) is stored in the display frame memory 3.
【００４４】メモリアドレス発生部１６（１６−０〜１
６−Ｎ）は、制御部１７（１７−０〜１７−Ｎ）の制御
の下に、分散フレームメモリ１１（１１−０〜１１−
Ｎ）に画像データを記憶するためのアドレスを発生す
る。Memory address generator 16 (16-0 to 1)
6-N) under the control of the control unit 17 (17-0 to 17-N), the distributed frame memory 11 (11-0 to 11-N).
An address for storing the image data is generated in N).
【００４５】分散フレームメモリ１１（１１−０〜１１
−Ｎ）は、自己が担当する複数の画素データからなる画
像データを記憶している。図７に示す制御部１７（１７
−０〜１７−Ｎ）において、要求部５１は、上流（自己
のプロセッサに対して、表示フレームメモリ３側）から
の画像データの転送要求の受付とこの要求の下流への送
出を行ない、受付部５２は、下流からの前記受付とこの
受付の上流への送出を行なう。Distributed frame memory 11 (11-0 to 11
-N) stores image data composed of a plurality of pixel data which it is in charge of. The control unit 17 (17 shown in FIG.
-0 to 17-N), the request unit 51 receives the transfer request of the image data from the upstream (to the processor of the display frame memory 3 side) and sends the request to the downstream, and receives the request. The unit 52 performs the reception from the downstream and the transmission of the reception to the upstream.
【００４６】停止部５３は、下流への前記要求の停止の
送出と上流からの要求の停止の受信を行い、転送制御部
５４は、要求部５１からの要求で起動し空き監視部１４
により下流からの画像データの転送がない場合には上流
へ自己の画像データを転送すべく選択信号をセレクタ１
８に出力し、自己が画像データを転送中には下流からの
データの転送を停止すべく停止指令を停止部５３に出力
する。The stop unit 53 sends the request stop to the downstream and receives the request stop from the upstream, and the transfer control unit 54 is activated by the request from the request unit 51 and is activated.
If there is no transfer of image data from the downstream, the selection signal is sent to the selector 1 to transfer its own image data to the upstream.
8 and outputs a stop command to the stop unit 53 to stop the transfer of data from the downstream side while the image data is being transferred.
【００４７】セレクタ１８（１８−０〜１８−Ｎ）は、
制御部１７（１７−０〜１７−Ｎ）からの選択信号に基
づき、転送バス５を通って下流の分散フレームメモリか
ら転送されてくる画像データまたは自己の分散フレーム
メモリからの画像データのいずれかを選択してこの画像
データをセレクタ３４−１に出力する。The selector 18 (18-0 to 18-N) is
Either the image data transferred from the downstream distributed frame memory through the transfer bus 5 or the image data from the own distributed frame memory based on the selection signal from the control unit 17 (17-0 to 17-N). To output this image data to the selector 34-1.
【００４８】また、制御部１７（１７−０〜１７−Ｎ）
は、分散フレームメモリ１１（１１−０〜１１−Ｎ）の
画像データと表示アドレスレジスタ１５（１５−０〜１
５−Ｎ）のラインアドレスとを読み出してこのラインア
ドレスをタグとして画像データに付加する。The control unit 17 (17-0 to 17-N)
Is the image data of the distributed frame memory 11 (11-0 to 11-N) and the display address register 15 (15-0 to 1).
5-N) line address is read and this line address is added to the image data as a tag.
【００４９】表示フレームメモリ３は、タグとしてのラ
インアドレスにより示された表示位置に対応するアドレ
スに、画像データを書き込むようになっている。図８は
実施例における各部の動作を説明するためのタイミング
チャートであり、垂直同期信号に基づいて要求ＤＦ，受
付ＤＦ，受付ＲＮが発生し、また各画像データの収集，
フレームメモリ３２−１または３２−２の切換が行われ
る。The display frame memory 3 is adapted to write image data at an address corresponding to a display position indicated by a line address as a tag. FIG. 8 is a timing chart for explaining the operation of each unit in the embodiment, in which a request DF, a reception DF, and a reception RN are generated based on the vertical synchronization signal, and collection of each image data,
The frame memory 32-1 or 32-2 is switched.
【００５０】次にこのように構成された実施例の動作を
図面を参照して説明する。まず、表示フレームメモリ３
において、同期分離部３０によりディスプレイ装置２か
ら出力される表示同期信号２１の中から図８に示す垂直
同期信号２５が分離され、この垂直同期信号２５に基づ
き転送要求部３１では画像データの転送のための図８に
示す要求ＤＦが発生しこの要求ＤＦはプロセッサ１−Ｎ
に送出される。Next, the operation of the embodiment thus configured will be described with reference to the drawings. First, display frame memory 3
8, the vertical separation signal 25 shown in FIG. 8 is separated from the display synchronization signal 21 output from the display device 2 by the synchronization separation unit 30, and based on this vertical synchronization signal 25, the transfer request unit 31 transfers the image data. A request DF shown in FIG. 8 for generating the request DF is generated by the processor 1-N.
Sent to.
【００５１】次にプロセッサ１−Ｎにおける制御部１７
−Ｎにおいて、転送要求部３１からの要求ＤＦは、下流
のプロセッサ１−Ｎ−１に送出されると同時に、自己が
要求ＤＦを受付たことを示す図８に示すような受付ＤＦ
が発生しこの受付ＤＦは上流のプロセッサ１−Ｎに送出
される。なお、要求は全てのプロセッサに順次伝えら
れ、全てのプロセッサから順次に受付が送出される。Next, the control unit 17 in the processor 1-N
In -N, the request DF from the transfer request unit 31 is sent to the downstream processor 1-N-1 and at the same time, the reception DF as shown in FIG.
Occurs, the reception DF is sent to the upstream processor 1-N. The request is sequentially transmitted to all the processors, and the acceptance is sequentially transmitted from all the processors.
【００５２】一方、要求ＤＦを受け取ったプロセッサ１
−Ｎの空き監視部１４により、転送バス５上の画像デー
タがあるか否か（空き状態）が判断される。ここで、空
き監視部１４の監視により転送バス５が空いている場合
には、下流のプロセッサ１−Ｎ−１からセレクタ１８−
Ｎに画像データが入力されない。On the other hand, the processor 1 which has received the request DF
The -N vacancy monitoring unit 14 determines whether or not there is image data on the transfer bus 5 (vacant state). Here, when the transfer bus 5 is vacant by the monitoring of the vacancy monitoring unit 14, the downstream processor 1-N-1 to the selector 18-
No image data is input to N.
【００５３】すると、制御部１７−Ｎからの選択信号に
よりセレクタ１８−Ｎが自己の分散フレームメモリ１１
−Ｎに切り換えられる。そして、制御部１７−Ｎが下流
のプロセッサ１−Ｎ−１から図８に示す受付ＲＦを入力
すると、表示アドレスレジスタ１５−Ｎからラインアド
レスを読み出すとともに、分散フレームメモリ１１−Ｎ
から１水平走査ライン分の画像データを読み出す。Then, the selector 18-N causes the distributed frame memory 11 of its own in response to a selection signal from the controller 17-N.
-N. When the control unit 17-N inputs the reception RF shown in FIG. 8 from the downstream processor 1-N-1, the line address is read from the display address register 15-N and the distributed frame memory 11-N is read.
To read one horizontal scanning line of image data.
【００５４】すなわち、転送制御部５４により自己の１
水平走査ライン分の画像データの先頭に担当画素のライ
ンアドレスを付加してセレクタ１８に送出する。なお、
上記の期間中、停止部５３から下流のプロセッサ１−Ｎ
−１に対して停止を送出し、画像データの転送バス５上
の転送を停止させる。That is, the transfer controller 54 sets its own
The line address of the pixel in charge is added to the head of the image data for the horizontal scanning line and the result is sent to the selector 18. In addition,
During the above period, the processor 1-N downstream from the stopping unit 53
-1 is sent to stop and the transfer of the image data on the transfer bus 5 is stopped.
【００５５】一方、転送バス５が空いていない場合に
は、転送制御部５４では、自己のプロセッサは転送バス
５が空となるまで待つ。停止が来ているプロセッサで
は、データの転送を停止し、停止が解除されるまで待
つ。そして、転送を終了したプロセッサは、自身の受付
をクリアする。また、下流のプロセッサからの受付は、
受付部５２により上流のプロセッサに送出される。On the other hand, if the transfer bus 5 is not empty, the processor of the transfer control unit 54 waits until the transfer bus 5 becomes empty. The stopped processor stops the data transfer and waits until the stop is released. Then, the processor that has completed the transfer clears its reception. Also, the reception from the downstream processor is
It is sent to the upstream processor by the reception unit 52.
【００５６】そして、１番目のフレームでは、表示フレ
ームメモリ３内のセレクタ３４−１によりフレームメモ
リ３２−１が選択される。このフレームメモリ３２−１
のアドレス、すなわちあるプロセッサからの画像データ
の先頭にあるラインアドレスに対応したアドレスに、プ
ロセッサから転送されてきた１水平走査ライン分の画像
データを書き込む。同様にして各プロセッサに有するラ
インアドレスに対応したフレームメモリ３２−１上のア
ドレスに順次画像データを書き込み、１フレーム分の画
像データを書き込む。Then, in the first frame, the frame memory 32-1 is selected by the selector 34-1 in the display frame memory 3. This frame memory 32-1
The image data for one horizontal scanning line transferred from the processor is written at the address corresponding to the line address at the head of the image data from the processor. Similarly, the image data is sequentially written to the address on the frame memory 32-1 corresponding to the line address of each processor, and the image data for one frame is written.
【００５７】そして、表示フレームメモリ３のメモリ制
御部３３では、全てのプロセッサ１−０〜１−Ｎの画像
データが転送終了したことを図８に示すように受付ＤＦ
がなくなったことで検出する。Then, in the memory control unit 33 of the display frame memory 3, the reception DF indicates that the transfer of the image data of all the processors 1-0 to 1-N is completed, as shown in FIG.
Detects when there is no.
【００５８】さらに、次の垂直同期信号のタイミング
で、セレクタ３４−１をフレームメモリ３２−２に切り
換えて、フレームメモリ３２−２に２番目のフレームの
ための各プロセッサからの各水平走査ラインの画像デー
タを書き込む。これと同時にセレクタ３４−２をフレー
ムメモリ３２−１に切り換えて、フレームメモリ３２−
１から各水平走査ライン毎の画像データを、ディスプレ
イ装置２の画面上の走査に同期させながら読み出し、図
８に示すようにディスプレイ装置２に画像データを表示
する。Further, at the timing of the next vertical synchronizing signal, the selector 34-1 is switched to the frame memory 32-2, and the horizontal scanning line from each processor for the second frame is stored in the frame memory 32-2. Write image data. At the same time, the selector 34-2 is switched to the frame memory 32-1 and the frame memory 32-
The image data from 1 to each horizontal scanning line is read out in synchronization with the scanning on the screen of the display device 2, and the image data is displayed on the display device 2 as shown in FIG.
【００５９】同様にして各垂直同期信号のタイミング
で、フレームメモリ３２−１，３２−２を交互に選択
し、複数のフレーム分の画像データを垂直同期信号のタ
イミングでディスプレイ装置２に出力する。Similarly, the frame memories 32-1 and 32-2 are alternately selected at the timing of each vertical synchronizing signal, and the image data for a plurality of frames are output to the display device 2 at the timing of the vertical synchronizing signal.
【００６０】したがって、ディスプレイ装置２のタイミ
ングと計算機内部とのタイミングとを表示フレームメモ
リ３で分離できるので、回路構成が簡単になる。また、
表示フレームメモリ３を設けることで、ディスプレイ装
置２の表示同期信号のレートを変更した場合に、これに
同期すべく対応して表示フレームメモリ３の読み出しレ
ートを変更すれば、高解像度化への対応も簡単に行え
る。Therefore, the timing of the display device 2 and the timing inside the computer can be separated by the display frame memory 3, so that the circuit configuration is simplified. Also,
By providing the display frame memory 3, when the rate of the display synchronization signal of the display device 2 is changed, if the read rate of the display frame memory 3 is changed in synchronization with this, a higher resolution can be achieved. Can be done easily.
【００６１】さらに、転送バス５が順次プロセッサ１を
通って中継されるので、プロセッサ台数が多くなった場
合でも対応できる。また、各プロセッサ１間をシリーズ
に接続したので、分散フレームメモリ上の各画像データ
をシーケンシャルに収集でき、しかも従来のような共通
バス、すなわち長距離のための高速バスが不要となる。Further, since the transfer bus 5 is sequentially relayed through the processor 1, it is possible to deal with the case where the number of processors increases. Further, since the processors 1 are connected in series, each image data on the distributed frame memory can be collected sequentially, and a common bus as in the prior art, that is, a high-speed bus for long distance is not required.
【００６２】さらにまた、セレクタ３４−１，３４−２
を相補的に選択動作させて、一方のフレームメモリに各
分散フレームメモリからの各画像データを１フレーム分
記憶するときは、他方のフレームメモリから１フレーム
分の各画像データを表示装置に出力することで、複数の
フレームの画像データをディスプレイ装置２に表示でき
る。Furthermore, the selectors 34-1, 34-2 are also provided.
When each of the image data from each distributed frame memory is stored in one frame memory by performing complementary selection operation on one frame memory, one frame of each image data is output to the display device from the other frame memory. Thus, the image data of a plurality of frames can be displayed on the display device 2.
【００６３】また、ラインアドレスをタグとして画像デ
ータに付加することで、表示フレームメモリ３では、タ
グとしての表示アドレスにより示された表示位置に対応
するアドレスに、画像データを書き込むことができる。
よって、各画像データの転送順序に関係がなくなる。By adding the line address as a tag to the image data, the image data can be written in the display frame memory 3 at the address corresponding to the display position indicated by the display address as the tag.
Therefore, the transfer order of each image data is irrelevant.
【００６４】[0064]
【発明の効果】本発明によれば、表示装置のタイミング
と計算機内部とのタイミングとを表示フレームメモリで
分離することができるので、回路構成が簡単になる。ま
た、転送バスが順次プロセッサを通って中継されるの
で、プロセッサ台数が多くなった場合でも、対応するこ
とができる。According to the present invention, the timing of the display device and the timing inside the computer can be separated by the display frame memory, so that the circuit configuration is simplified. Further, since the transfer bus is sequentially relayed through the processors, it is possible to deal with the case where the number of processors increases.
【００６５】また、表示フレームメモリを設けること
で、外部の表示タイミングと計算機内部とのタイミング
を分離できるので、ディスプレイ表示レートの変更は、
表示フレームメモリを対応させるだけで行なえるから、
高解像度化への対応も簡単に行える。Further, by providing the display frame memory, the external display timing and the internal timing of the computer can be separated.
Since it can be done simply by making the display frame memory compatible,
It is easy to deal with higher resolution.
【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.
【図２】本発明の表示フレームメモリの構成を示す図で
ある。FIG. 2 is a diagram showing a configuration of a display frame memory of the present invention.
【図３】本発明の各プロセッサの構成を示す図である。FIG. 3 is a diagram showing a configuration of each processor of the present invention.
【図４】本発明の実施例の構成ブロック図である。FIG. 4 is a configuration block diagram of an embodiment of the present invention.
【図５】表示フレームメモリの構成を示す図である。FIG. 5 is a diagram showing a configuration of a display frame memory.
【図６】実施例におけるディスプレイ装置の画面上の水
平走査ラインを示す図である。FIG. 6 is a diagram showing horizontal scanning lines on the screen of the display device in the example.
【図７】制御部の構成を示す図である。FIG. 7 is a diagram showing a configuration of a control unit.
【図８】実施例における各部の動作を説明するためのタ
イミングチャートである。FIG. 8 is a timing chart for explaining the operation of each unit in the embodiment.
【図９】従来の並列計算機の分散フレームメモリによる
画像処理装置の一例を示す図である。FIG. 9 is a diagram showing an example of an image processing apparatus using a distributed frame memory of a conventional parallel computer.
【図１０】従来の並列計算機の分散フレームメモリによ
る画像処理装置の他の例を示す図である。FIG. 10 is a diagram showing another example of an image processing apparatus using a distributed frame memory of a conventional parallel computer.
１・・プロセッサ ２・・ディスプレイ装置 ３・・表示フレームメモリ １１・・分散フレームメモリ １２・・表示画素カウンタ １３・・担当判定回路 １４・・空き監視部 １５・・表示アドレスレジスタ １６・・メモリアドレス発生部 １７・・制御部 ２１・・表示同期信号 ２２・・表示同期アドレス発生回路 ２３・・プロセッサ判定回路 ２４・・表示同期信号分離回路 ２５・・垂直同期信号 ２６・・水平同期信号 ２７・・表示クロック信号 ２８・・共通バス ３０・・同期分離部 ３１・・転送要求部 ３２・・デュアルフレームメモリ ３３・・表示制御部 １８，３４・・セレクタ 1-Processor 2--Display device 3--Display frame memory 11-Distributed frame memory 12-Display pixel counter 13-Determination circuit 14-Availability monitoring unit 15-Display address register 16-Memory address Generation unit 17-Control unit 21-Display synchronization signal 22-Display synchronization address generation circuit 23-Processor determination circuit 24-Display synchronization signal separation circuit 25-Vertical synchronization signal 26-Horizontal synchronization signal 27- Display clock signal 28 Common bus 30 Synchronous separation unit 31 Transfer request unit 32 Dual frame memory 33 Display control unit 18, 34 Selector
Claims (8)
セッサ（１）毎に設けられ画像データを記憶する分散フ
レームメモリ（１）と、画面への表示のための表示同期
信号を前記各分散フレームメモリ（１）に出力し前記各
分散フレームメモリ（１）から転送される各画像データ
を前記画面上に表示する表示装置（２）とを備えた並列
計算機による分散フレームメモリによる画像処理装置に
おいて、 前記各プロセッサ（１）に対応した各分散フレームメモ
リ（１）間を直列に接続して各分散フレームメモリ
（１）上の各画像データを順次前記表示装置（２）に転
送する転送バス（５）と、 前記表示装置（２）と各分散フレームメモリ（１）との
間に設けられた表示フレームメモリ（３）とを備え、 前記表示フレームメモリ（３）は、前記表示装置（２）
から出力される表示同期信号に基づき前記各分散フレー
ムメモリ（１）に対して前記各画像データの転送要求を
行なう転送要求部（３１）と、 この転送要求部（３１）の転送要求により前記各分散フ
レームメモリ（１）から前記転送バス（５）を通って転
送される各画像データを１フレーム分収集して記憶する
フレームメモリ部（３２）と、 このフレームメモリ部（３２）への前記各画像データの
書き込み及び読み出しを制御するメモリ制御部（３３）
とを有し、 前記メモリ制御部（３３）は、前記フレームメモリ部
（３２）から各画像データを読み出す時に各画像データ
の読出タイミングを前記表示同期信号のタイミングに同
期させることを特徴とする並列計算機の分散フレームメ
モリによる画像処理装置。1. A plurality of processors (1), a distributed frame memory (1) provided for each processor (1) for storing image data, and a display synchronization signal for displaying on a screen. An image processing apparatus using a distributed frame memory by a parallel computer, comprising: a display device (2) for outputting each image data output to the frame memory (1) and transferred from each of the distributed frame memories (1) on the screen. , A transfer bus for serially connecting the distributed frame memories (1) corresponding to the processors (1) and sequentially transferring the image data on the distributed frame memories (1) to the display device (2) ( 5) and a display frame memory (3) provided between the display device (2) and each distributed frame memory (1), wherein the display frame memory (3) includes the display. Equipment (2)
A transfer request unit (31) that makes a transfer request for each image data to each distributed frame memory (1) based on a display synchronization signal output from A frame memory section (32) for collecting and storing one frame of each image data transferred from the distributed frame memory (1) through the transfer bus (5), and each of the frame memory section (32) for storing the image data. Memory control unit (33) for controlling writing and reading of image data
And the memory control unit (33) synchronizes the read timing of each image data with the timing of the display synchronization signal when reading each image data from the frame memory unit (32). Image processing device with distributed frame memory of computer.
表示同期信号の中から垂直同期信号を分離しこの垂直同
期信号を前記転送要求部（３１）に出力する同期分離部
（３０）を有することを特徴とする請求項１記載の並列
計算機の分散フレームメモリによる画像処理装置。2. The display frame memory (3) has a sync separator (30) for separating a vertical sync signal from the display sync signal and outputting the vertical sync signal to the transfer request unit (31). An image processing apparatus using a distributed frame memory of a parallel computer according to claim 1.
各分散フレームメモリ（１）から転送される各画像デー
タを１フレーム分収集して記憶する第１のフレームメモ
リ（３２−１）と、この第１のフレームメモリ（３２−
１）から１フレーム分の各画像データを読み出すとき、
前記各分散フレームメモリ（１）から転送される次の１
フレームのための各画像データを収集して記憶する第２
のフレームメモリ（３２−２）とからなり、 前記表示フレームメモリ（３）は、前記第１のフレーム
メモリ（３２−１）と第２のフレームメモリ（３２−
２）とを１フレーム毎に交互に選択し選択されたフレー
ムメモリに各画像データを出力する第１の選択回路（３
４−１）と、この第１の選択回路（３４−１）と相補的
に選択動作し選択されたフレームメモリから読み出され
た各画像データを前記表示装置（２）に出力する第２の
選択回路（３４−２）とを有することを特徴とする請求
項１記載の並列計算機の分散フレームメモリによる画像
表示装置。3. The frame memory section (32) includes a first frame memory (32-1) for collecting and storing one frame of each image data transferred from each of the distributed frame memories (1), This first frame memory (32-
When reading each image data for 1 frame from 1),
The next 1 transferred from each distributed frame memory (1)
Second, collecting and storing each image data for the frame
The display frame memory (3) includes a first frame memory (32-1) and a second frame memory (32-).
2) and 1) are alternately selected for each frame and each image data is output to the selected frame memory.
4-1) and the second selection circuit (34-1) outputs the image data read from the selected frame memory complementarily to the display device (2). An image display device using a distributed frame memory of a parallel computer according to claim 1, further comprising a selection circuit (34-2).
アルポートメモリまたはダブルバッファメモリであるこ
とを特徴とする請求項３記載の並列計算機の分散フレー
ムメモリによる画像表示装置。4. The image display device using a distributed frame memory of a parallel computer according to claim 3, wherein the frame memory unit (32) is a dual port memory or a double buffer memory.
ス（５）上の画像データの空きを監視する空き監視部
（１４）と、上流からの前記画像データの転送要求の受
付とこの要求の下流への送出，下流からの前記受付とこ
の受付の上流への送出，下流への前記要求の停止の送出
と上流からの要求の停止の受信を行うとともに、前記空
き監視部（１４）の結果により前記画像データの転送を
制御する制御部（１７）と、この制御部（１７）からの
指示で自己の分散フレームメモリ（１１）からの画像デ
ータまたは下流の分散フレームメモリ（１１）からの画
像データのいずれかを選択して前記転送バス（５）を介
し上流に送出する切換部（１８）とを有することを特徴
とする請求項１記載の並列計算機の分散フレームメモリ
による画像表示装置。5. The processor (1), a vacancy monitoring unit (14) for monitoring vacancy of image data on the transfer bus (5), acceptance of a transfer request of the image data from an upstream, and this request. Is transmitted to the downstream side, the reception is performed from the downstream side, the reception is transmitted to the upstream side, the request stop is transmitted to the downstream side, and the request stop is received from the upstream side. A control unit (17) for controlling the transfer of the image data according to the result, and an image data from its own distributed frame memory (11) or a downstream distributed frame memory (11) according to an instruction from the control unit (17). 2. An image display device using a distributed frame memory of a parallel computer according to claim 1, further comprising a switching unit (18) for selecting any one of the image data and sending it upstream through the transfer bus (5).
前記表示装置（２）の画面上の１水平ライン，垂直，分
散ブロックのいずれかを構成するための複数の画素デー
タからなる画像データを記憶することを特徴とする請求
項５記載の並列計算機の分散フレームメモリによる画像
表示装置。6. The distributed frame memory (11) comprises:
6. The parallel computer according to claim 5, wherein image data composed of a plurality of pixel data for forming one horizontal line, one vertical line, or one distributed block on the screen of the display device (2) is stored. Image display device with distributed frame memory.
レームメモリ（１１）の画像データを前記表示フレーム
メモリ（３）に記憶する際の表示位置を示すための表示
アドレスを発生する表示アドレスレジスタ（１５）を有
し、前記制御部（１７）は、前記分散フレームメモリ
（１１）の画像データと前記表示アドレスレジスタ（１
５）の表示アドレスとを読み出してこの表示アドレスを
タグとして前記画像データに付加し、 前記表示フレームメモリ（３）は、前記タグとしての表
示アドレスにより示された表示位置に対応するアドレス
に、前記画像データを書き込むことを特徴とする請求項
５記載の並列計算機の分散フレームメモリによる画像表
示装置。7. A display address register for generating a display address for each processor (1) to indicate a display position when the image data of the distributed frame memory (11) is stored in the display frame memory (3). (15), the control unit (17) is configured to display the image data in the distributed frame memory (11) and the display address register (1).
The display address of 5) is read and this display address is added as a tag to the image data, and the display frame memory (3) is set to the address corresponding to the display position indicated by the display address as the tag. An image display device using a distributed frame memory of a parallel computer according to claim 5, wherein image data is written.
画像データの転送要求の受付とこの要求の下流への送出
を行なう要求部（５１）と、下流からの前記受付とこの
受付の上流への送出を行なう受付部（５２）と、下流へ
の前記要求の停止の送出と上流からの要求の停止の受信
を行う停止部（５３）と、前記要求部（５１）からの要
求で起動し前記空き監視部（１４）により下流からの画
像データの転送がない場合には上流へ自己の画像データ
を転送すべく選択信号を前記切換部（１８）に出力し、
自己が画像データを転送中には下流からのデータの転送
を停止すべく停止指令を前記停止部（５３）に出力する
転送制御部（５４）とを有することを特徴とする請求項
５記載の並列計算機の分散フレームメモリによる画像表
示装置。8. The control unit (17) receives a request for transfer of the image data from an upstream side and a request unit (51) for sending the request to a downstream side, and the reception side from the downstream side and the reception of this request. A reception unit (52) for sending to the upstream, a stop unit (53) for sending the request stop to the downstream and receiving the request stop from the upstream, and a request from the request unit (51). When the image is started and the image data is not transferred from the downstream by the vacancy monitoring unit (14), a selection signal is output to the switching unit (18) to transfer the own image data to the upstream,
The transfer control section (54) for outputting a stop command to the stop section (53) to stop the transfer of data from the downstream side while the image data is being transferred by the transfer control section (54). Image display device by distributed frame memory of parallel computer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34504391A JPH05173941A (en) | 1991-12-26 | 1991-12-26 | Picture processing device by distributed frame memory of parallel computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34504391A JPH05173941A (en) | 1991-12-26 | 1991-12-26 | Picture processing device by distributed frame memory of parallel computer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173941A true JPH05173941A (en) | 1993-07-13 |
Family
ID=18373905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34504391A Withdrawn JPH05173941A (en) | 1991-12-26 | 1991-12-26 | Picture processing device by distributed frame memory of parallel computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173941A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933942B2 (en) | 2001-07-19 | 2005-08-23 | Nec Corporation | Display apparatus in which recovery time is short in fault occurrence |
| JP2013504130A (en) * | 2009-09-03 | 2013-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Processing unit internal memory for general use |
-
1991
- 1991-12-26 JP JP34504391A patent/JPH05173941A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933942B2 (en) | 2001-07-19 | 2005-08-23 | Nec Corporation | Display apparatus in which recovery time is short in fault occurrence |
| JP2013504130A (en) * | 2009-09-03 | 2013-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Processing unit internal memory for general use |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |