JPS6362465A - Picture display device - Google Patents
Picture display deviceInfo
- Publication number
- JPS6362465A JPS6362465A JP20591486A JP20591486A JPS6362465A JP S6362465 A JPS6362465 A JP S6362465A JP 20591486 A JP20591486 A JP 20591486A JP 20591486 A JP20591486 A JP 20591486A JP S6362465 A JPS6362465 A JP S6362465A
- Authority
- JP
- Japan
- Prior art keywords
- display
- display means
- image data
- display address
- image
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013500 data storage Methods 0.000 claims description 7
- 230000015654 memory Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、複数の画像を同時に表示可能な画像表示装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to an image display device capable of displaying a plurality of images simultaneously.
（従来の技術）
従来、画像処理装置でデータ処理した複数の画像を複数
の表示手段に表示する画像表示装置として第４図に示す
ものが知られている。(Prior Art) Conventionally, an image display device shown in FIG. 4 is known as an image display device that displays a plurality of images data-processed by an image processing device on a plurality of display means.
この画像表示装置は、画像データの処理を行なう画像処
理装置の本体１側に設けられたＮ個の画像メモリ２ａ＋
・・・、２Ｎからなる画像データ記憶部及び前記画像メ
モリ２ａ、・・・、２Ｎに対応するＮ個の出力回路３ａ
、・・・、３Ｎと、前記各出力回路３ ａ ＋・・・、
３Ｎに対応するＮ個の表示手段（例えばＣＲＴを含んで
構成されるもの）４ａ、・・・、４Ｎとを有し、各出力
回路３ａ＋・・・、３Ｎから各表示手段４ ａ ＋・・
・。This image display device includes N image memories 2a+ provided on the main body 1 side of an image processing device that processes image data.
..., 2N image data storage section and N output circuits 3a corresponding to the image memories 2a, ..., 2N.
,..., 3N, and each of the output circuits 3 a +...,
3N corresponding to N display means (for example, one including a CRT) 4a, . . .
・.
４Ｎに対しそれぞれ第５図、第６図に示すタイミングで
画像データ、水平同期信号及び垂直同期信号を送って各
表示手段４ａ、・・・、４Ｎにより複数の画像を表示す
るようにしたものである。A plurality of images are displayed by each display means 4a, . be.
しかしながら、このような画像表示装置では本体ｌ側に
Ｎ個の出力回路３ ａ ＋・・・、３Ｎが必要であり、
これらの出力回路３ａ、・・・、３Ｎはそれぞれ各画像
メモリ２ａ、・・・、２Ｎからの画像データの続出し及
び転送を行うとともに水平及び垂直同期信号の送出を行
うものであることから、回路構成が大きくコスト高にな
るという問題がある。However, such an image display device requires N output circuits 3 a + . . . , 3N on the main body l side,
These output circuits 3a, . . . , 3N are for sequentially outputting and transferring image data from each image memory 2a, . There is a problem that the circuit configuration is large and the cost is high.
（発明が解決しようとする問題点）
上述したように従来の画像表示装置においては、回路規
模が大きくコスト高を招くという問題がある。(Problems to be Solved by the Invention) As described above, the conventional image display device has a problem in that the circuit scale is large, leading to high costs.
そこで本発明は、回路規模の低減を図りコストアップを
抑えることができる画像表示装置を捉供することを目的
とするものである。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an image display device that can reduce the circuit scale and suppress the increase in cost.
（問題点を解決するための手段）
本発明の画像表示装置は、画像処理装置の本体側に設け
られた表示アドレス発生部及び画像データ、同期信号か
らなる画像情報を送出する出力回路並びに前記本体に接
続される任意数の表示手段側にそれぞれ設けられた表示
アドレス選択部及び画像データ記憶部を有し、前記本体
から各表示手段に対して画像データに表示アドレス信号
を合成して送出し、個々の表示手段毎に前記表示アドレ
ス信号を選択して対応する画像データを記憶することに
より構成される。(Means for Solving the Problems) The image display device of the present invention includes a display address generation unit provided on the main body side of the image processing device, an output circuit for sending out image information consisting of image data and a synchronization signal, and the main body. a display address selection section and an image data storage section respectively provided on an arbitrary number of display means connected to the main body, and a display address signal is combined with image data and sent from the main body to each display means; It is constructed by selecting the display address signal for each display means and storing the corresponding image data.
（作 用）
次に上記構成の画像表示装置の作用を各表示手段に異な
る画像を表示する場合を例にとって説明する。(Function) Next, the function of the image display device having the above configuration will be explained by taking as an example a case where different images are displayed on each display means.
まず、画像処理装置に備えたアドレス発生部によりＮ個
の表示手段のうちいずれかを指定する表示アドレス信号
を発生させ、この表示アドレス信号を出力回路において
画像データに合成した状態で各表示手段に送出する。前
記表示アドレス信号は全ての表示手段に送られるが、こ
のとき、各表示手段のうちいずれかの表示手段に備えた
表示アドレス選択部が前記表示アドレス信号を選択して
次々と送られてくる画像データを画像データ記憶部に記
憶し表示に供する。First, an address generation unit included in the image processing device generates a display address signal that designates one of the N display means, and this display address signal is combined with image data in an output circuit and sent to each display means. Send. The display address signal is sent to all the display means, but at this time, a display address selection section provided in one of the display means selects the display address signal to select the image that is sent one after another. The data is stored in the image data storage section for display.
このような一連の作用を、表示手段の数だけ行うことに
より各表示手段にそれぞれ異なる画像を表示させること
ができる。By performing such a series of operations for the number of display means, different images can be displayed on each display means.
（実施例） 以下に本発明の実施例を第１図を参照して説明する。(Example) Embodiments of the present invention will be described below with reference to FIG.
同図に示す画像表示装置は、画像処理装置の本体１に設
けられたＮ個の表示アドレス信号を発生する表示アドレ
ス発生部１１及び画像処理装置によりデータ処理された
Ｎ枚分の画像データと前記Ｎ個の表示アドレス信号とを
この表示アドレスに対応すけて合成した状態で送出する
とともに水平同期信号及び垂直同期信号をも送出する出
力回路１２と、Ｎ個の表示手段１３ ａ、・−、１３Ｎ
と、前記画像データ及びＮ個の表示アドレス信号を各表
示手段１３ａ、・・・、１３Ｎに転送するためのＮビッ
トのデータバス１４と、前記水平同期信号及び垂直同期
信号をそれぞれ各表示手段１３ａ、・・・、１３Ｎに転
送するそれぞれ１ビア）の転送バス１５．１６とを有し
て構成されている。そして、各表示手段１３ａ、・・・
、１３Ｎには、それぞれ前記表示アドレス信号を選択す
る表示アドレス選択部１７ａ、・・・。The image display device shown in the figure includes a display address generation unit 11 provided in a main body 1 of the image processing device that generates N display address signals, and N images of image data processed by the image processing device and the above. An output circuit 12 which sends out N display address signals in a combined state corresponding to the display address and also sends out a horizontal synchronization signal and a vertical synchronization signal, and N display means 13a, . . . , 13N.
, an N-bit data bus 14 for transferring the image data and N display address signals to each display means 13a, . , . . . , 13N, each having one via) transfer buses 15 and 16. And each display means 13a,...
, 13N include display address selection units 17a, . . . for selecting the display address signals, respectively.
１７Ｎと画像データ記憶部１８ａ、・・・、１８Ｎとが
設けられている。17N and image data storage sections 18a, . . . , 18N are provided.
次に、上記構成の装置の作用を第２図及び第３図に示す
この装置において転送される信号、データの各波形をも
参照して説明する。Next, the operation of the device having the above configuration will be explained with reference to the waveforms of signals and data transferred in this device shown in FIGS. 2 and 3.
まず、画像処理装置の本体ｌで処理した異なった画像毎
の画像データと表示アドレス発生部１１により発生した
Ｎ個の表示アドレス信号とを、出力回路１２により各表
示アドレス信号に各画像データを対応すけて合成し、こ
れらをデータバス１４を介して各表示手段１３ａ、・・
・、１３Ｎに向けて送出する。同時に、出力回路１２か
ら水平同期イ３号を転送バス１５を介して各表示手段１
３ａ、・・・１１３Ｎに、垂直同期信号を転送バス１６
を介して各表示手段１３ａ、・・・、１３Ｎにそれぞれ
送る。このときの前記画像データ及び表示アドレス信号
と水平同期信号との転送状態は、第３図に拡大して示す
ように表示アドレス信号が水平同期信号と同期したタイ
ミングで送られ、また、各水平同期信号の間に表示アド
レス信号に対応ずけられた画像データが存在するような
タイミングで送られる。First, the image data for each different image processed by the main body l of the image processing device and the N display address signals generated by the display address generation section 11 are outputted by the output circuit 12, and each image data is associated with each display address signal. The display means 13a, . . .
・, Send toward 13N. At the same time, horizontal synchronization number 3 is sent from the output circuit 12 to each display means 1 via the transfer bus 15.
3a, ... 113N, transfer the vertical synchronization signal to the bus 16
The data is sent to each display means 13a, . . . , 13N via the display means 13a, . At this time, the transfer state of the image data, the display address signal, and the horizontal synchronization signal is such that the display address signal is sent at a timing synchronized with the horizontal synchronization signal, and each horizontal synchronization signal is The signals are sent at a timing such that image data corresponding to the display address signal exists between the signals.
そして、前記表示アドレス信号は全ての表示手段１３ａ
、・・・３１３Ｎに送られるが、例えばこの表示アドレ
ス信号が表示手段１３ａを指定するものであれば、この
表示アドレス信号が表示手段１３ａに設けた表示アドレ
ス選択部１７ａにより選択され、この表示アドレス信号
に引続いて送られてくる画像データが表示手段１３ａの
画像データ記ｔａ部１８ａにより記憶されて、これによ
り表示手段１３ａに表示アドレス信号に対応する画像が
表示される。The display address signal is transmitted to all display means 13a.
, . . . 313N. For example, if this display address signal specifies the display means 13a, this display address signal is selected by the display address selection section 17a provided in the display means 13a, and this display address signal is sent to The image data sent following the signal is stored by the image data recording unit 18a of the display means 13a, and thereby the image corresponding to the display address signal is displayed on the display means 13a.
以下同様にして各表示手段１３ｂ、・・・、１３Ｎにそ
れぞれ対応する表示アドレス信号が各表示アドレス選択
部１７ｂ、・・・、１７Ｎにより選択されこれに基き各
画像データ記憶部１８ｂ、・・・、１８Ｎにそれぞれ各
表示アドレス信号に対応する画像データが記憶されてそ
れぞれ表示される。Similarly, the display address signals corresponding to the display means 13b, . . . , 13N are selected by the display address selection portions 17b, . , 18N, image data corresponding to each display address signal is stored and displayed.
このようにして、本体１に１個の出力回路１２とアドレ
ス発生部１１を設け、各表示手段１３ａ。In this way, one output circuit 12 and one address generation section 11 are provided in the main body 1, and each display means 13a.
・・・、１３Ｎにそれぞれ表示アドレス選択部１７ａ。. . , 13N respectively display address selection sections 17a.
・・・、１７Ｎ及び画像データ記憶部１８ａ、・・・、
１８Ｎを設けて各表示手段１３ａ、・・・、１３Ｎにそ
れぞれ異なる画像を表示できるので、従来装置に比較し
画像処理装置側の回路規模が大幅に減少し、、全体とし
てコストの低減を図ることができる。..., 17N and image data storage section 18a, ...
18N so that different images can be displayed on each display means 13a, . Can be done.
本発明は上述した実施例に限定されるものではなくその
要旨の範囲内で種々の変形が可能であることはいうまで
もない。It goes without saying that the present invention is not limited to the embodiments described above, and that various modifications can be made within the scope of the invention.
以上詳述した本発明によれば、回路規模が小さくコスト
の低減を図ることができる画像表示装置を提供すること
ができる。According to the present invention described in detail above, it is possible to provide an image display device that has a small circuit scale and can reduce costs.
第１図は本発明の実施例装置の構成を示すブロック図、
第２図は同装置における各種信号及びデータの関係を示
すタイミングチャー（・、第３図は同装置における水平
同期信号と画像データ及び表示アドレス信号との関係を
示すタイミングチャート、第４図は従来装置の構成を示
すブロック図、第５図は従来装置における各種信号と画
像データとの関係を示すタイミングチャート、第６図は
従来装置における水平同期信号と画像データとの関係を
示すタイミングチャートである。
■・・・本体、１１・・・表示アドレス発生部、１２・
・・出力回路、１３ａ、・・・、１３Ｎ・・・表示手段
、１７ａ、・−・、１７Ｎ・・・表示アドレス選択部、
１８ａ、・・・、１８Ｎ・・・画像データ記憶部。
代理人 弁理士 則 近 憲 缶
用 大胡典夫
第１図
Ｊｌ＋４束データ
第４図FIG. 1 is a block diagram showing the configuration of an embodiment device of the present invention;
Figure 2 is a timing chart showing the relationship between various signals and data in the same device (Figure 3 is a timing chart showing the relationship between the horizontal synchronization signal, image data and display address signal in the same device, and Figure 4 is a conventional timing chart) A block diagram showing the configuration of the device, FIG. 5 is a timing chart showing the relationship between various signals and image data in the conventional device, and FIG. 6 is a timing chart showing the relationship between the horizontal synchronization signal and image data in the conventional device. ■...Main body, 11...Display address generation section, 12.
...output circuit, 13a,..., 13N...display means, 17a,..., 17N...display address selection section,
18a,..., 18N... Image data storage unit. Agent: Patent Attorney Noriyuki Ken Norio Ogo for cans Figure 1 Jl+4 bundle data Figure 4
Claims (1)
及び画像データ、同期信号からなる画像情報を送出する
出力回路と、前記本体に接続される任意数の表示手段側
にそれぞれ設けられた表示アドレス選択部及び画像デー
タ記憶部とを有し、前記本体側から各表示手段に対して
画像データに表示アドレス信号を合成して送出するとと
もに個々の表示手段毎に前記表示アドレス信号を選択し
て対応する画像データを記憶するように構成したことを
特徴とする画像表示装置。A display address generation unit provided on the main body side of the image processing device, an output circuit that sends out image information consisting of image data and a synchronization signal, and display addresses provided on any number of display means connected to the main body. It has a selection section and an image data storage section, and combines image data with a display address signal and sends it to each display means from the main body side, and selects and responds to the display address signal for each display means. An image display device characterized in that it is configured to store image data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20591486A JPS6362465A (en) | 1986-09-03 | 1986-09-03 | Picture display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20591486A JPS6362465A (en) | 1986-09-03 | 1986-09-03 | Picture display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362465A true JPS6362465A (en) | 1988-03-18 |
Family
ID=16514836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20591486A Pending JPS6362465A (en) | 1986-09-03 | 1986-09-03 | Picture display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362465A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330147U (en) * | 1989-06-28 | 1991-03-25 | ||
| JP5670339B2 (en) * | 2009-09-28 | 2015-02-18 | 住友電気工業株式会社 | Battery and energy system |
-
1986
- 1986-09-03 JP JP20591486A patent/JPS6362465A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330147U (en) * | 1989-06-28 | 1991-03-25 | ||
| JP5670339B2 (en) * | 2009-09-28 | 2015-02-18 | 住友電気工業株式会社 | Battery and energy system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01140863A (en) | Method and apparatus for superposing displayable information | |
| JP4790227B2 (en) | Display control apparatus and display control method | |
| US5654773A (en) | Picture storage device separates luminance signal into even number and odd number data and separates two channel color signal into former half pixels and latter half pixels | |
| EP0148578A2 (en) | Programmable video display generator | |
| JPS6362465A (en) | Picture display device | |
| JP2626294B2 (en) | Color image processing equipment | |
| JP2637519B2 (en) | Data transfer control device | |
| JP3122996B2 (en) | Video / still image display device | |
| JP2000232623A (en) | Video memory circuit | |
| JPS63156291A (en) | Picture memory | |
| JPH01126686A (en) | Video synthesizer | |
| KR900000538B1 (en) | Controler of multivision system | |
| JPH10162131A (en) | Image processor | |
| JP3265791B2 (en) | OHP display device | |
| JPH0683294A (en) | Display control device | |
| JPH05204588A (en) | Cursor pattern display controller | |
| JPH10136405A (en) | Device and method for processing image | |
| JPS63148292A (en) | Image memory access apparatus | |
| JPS63671A (en) | Image processor | |
| JPH05341753A (en) | Video memory | |
| JPH07271712A (en) | Memory access method and frame memory access device using the same | |
| JPH06118918A (en) | Display signal output circuit | |
| JPH0388022A (en) | Image display device | |
| JPS61222087A (en) | Picture memory device | |
| JPH02148494A (en) | Refresh system for memory |