JPH05173185A - Manufacture of thin film transistor panel - Google Patents

Manufacture of thin film transistor panel

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JPH05173185A
JPH05173185A JP35563491A JP35563491A JPH05173185A JP H05173185 A JPH05173185 A JP H05173185A JP 35563491 A JP35563491 A JP 35563491A JP 35563491 A JP35563491 A JP 35563491A JP H05173185 A JPH05173185 A JP H05173185A
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capacitor
gate
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capacitor line
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直弘 紺屋
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Abstract

PURPOSE:To prevent interlayer short circuit between a capacitor line and a data line from occurring by short-circuiting both ends of the capacitor line to a voltage applying line in advance, and applying a voltage from both its ends to the capacitor line at the time of anodic oxidation of a gate line and the capacitor line. CONSTITUTION:On a substrate 1, a gate line GL and a capacitor line CL, and a pair of voltage applying lines 10 passing through the outside of both ends of these lines are provided, one end of the line GL is short-circuited to one of the pair of voltage applying lines 10, and also, both ends of the line CL are short-circuited to the voltage applying line 10. Subsequently, a voltage is applied to the line GL through the voltage applying line 10 from one end thereof, and to the line GL, a voltage is applied from both ends thereof and the anodic treatment is executed, and an oxide film is generated on the surface of the line GL and the line CL. Thereafter, a thin film transistor, a picture element electrode a date line and a ground line are formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いられる薄膜トランジスタパネルの
製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor panel used in an active matrix liquid crystal display device.

【0002】[0002]

【従来の技術】アクティブマトリックス液晶表示素子に
用いられる薄膜トランジスタパネル(以下、TFTパネ
ルという)は次のような構成となっている。
2. Description of the Related Art A thin film transistor panel (hereinafter referred to as a TFT panel) used for an active matrix liquid crystal display device has the following structure.

【0003】図15は従来のTFTパネルの平面図であ
り、このTFTパネルは、ガラスからなる透明基板1の
上に、複数本のゲートラインGLと、複数本のデータラ
インDLと、複数の薄膜トランジスタ2と、複数の画素
電極6とを形成した構成となっている。
FIG. 15 is a plan view of a conventional TFT panel. This TFT panel has a plurality of gate lines GL, a plurality of data lines DL, and a plurality of thin film transistors on a transparent substrate 1 made of glass. 2 and a plurality of pixel electrodes 6 are formed.

【0004】上記薄膜トランジスタ2は、一般に逆スタ
ガー構造とされており、この逆スタガー構造の薄膜トラ
ンジスタ2は、基板1上に形成した前記ゲートラインG
Lをゲート電極とし、このゲート電極を覆うゲート絶縁
膜3の上にi型半導体層を形成し、このi型半導体層5
の上にn型半導体層を介してソース,ドレイン電極を形
成した構成となっている。
The thin film transistor 2 is generally of an inverted stagger structure, and the thin film transistor 2 of the inverted stagger structure has the gate line G formed on the substrate 1.
With L as a gate electrode, an i-type semiconductor layer is formed on the gate insulating film 3 that covers the gate electrode.
A source / drain electrode is formed on top of this via an n-type semiconductor layer.

【0005】この薄膜トランジスタ2のゲート絶縁膜3
は、ゲートラインGLを覆って基板1の全面に形成され
ている。このゲート絶縁膜3はSi N(窒化シリコン)
からなる透明膜であり、画素電極6はこのゲート絶縁膜
3の上に形成されている。この画素電極6は、ITO等
からなる透明導電膜で形成されており、その一端部にお
いて薄膜トランジスタ2のソース電極に接続されてい
る。
The gate insulating film 3 of the thin film transistor 2
Are formed on the entire surface of the substrate 1 so as to cover the gate lines GL. This gate insulating film 3 is Si N (silicon nitride)
The pixel electrode 6 is formed on the gate insulating film 3. The pixel electrode 6 is formed of a transparent conductive film made of ITO or the like, and is connected to the source electrode of the thin film transistor 2 at one end thereof.

【0006】また、上記薄膜トランジスタ2は、ゲート
絶縁膜3の上にその全面にわたって形成したSi Nから
なる保護絶縁膜7によって覆われており、データライン
DLは、前記保護絶縁膜7の上に形成されている。この
データラインDLは、保護絶縁膜7に設けたコンタクト
孔において薄膜トランジスタ2のドレイン電極に接続さ
れている。なお、保護絶縁膜7には、各画素電極6を露
出させる開口が形成されている。
The thin-film transistor 2 is covered with a protective insulating film 7 made of Si and formed on the entire surface of the gate insulating film 3, and the data line DL is formed on the protective insulating film 7. Has been done. The data line DL is connected to the drain electrode of the thin film transistor 2 through a contact hole provided in the protective insulating film 7. It should be noted that the protective insulating film 7 is formed with an opening that exposes each pixel electrode 6.

【0007】さらに、ゲートラインGLおよびデータラ
インDLの一端は、図に二点鎖線で示した輪郭内の表示
領域(液晶表示素子の表示領域)Aの外側に導出されて
おり、ゲートラインGLの導出端には広幅のゲートライ
ン端子GLaが形成され、データラインDLの導出端に
は広幅のデータライン端子DLaが形成されている。な
お、ゲートライン端子GLaは、その上のゲート絶縁膜
3および保護絶縁膜7に開口を形成することによって露
出されている。
Further, one ends of the gate line GL and the data line DL are led out to the outside of the display area (display area of the liquid crystal display element) A within the outline shown by the chain double-dashed line in the figure, and the gate line GL A wide gate line terminal GLa is formed at the leading end, and a wide data line terminal DLa is formed at the leading end of the data line DL. The gate line terminal GLa is exposed by forming an opening in the gate insulating film 3 and the protective insulating film 7 thereabove.

【0008】また、図示しないが、上記TFTパネルの
表面には、薄膜トランジスタ2およびデータラインDL
を覆うオーバーコート絶縁膜が形成され、その表面には
配向処理が施される。
Although not shown, the thin film transistor 2 and the data line DL are formed on the surface of the TFT panel.
Overcoat insulating film is formed, and the surface is subjected to orientation treatment.

【0009】そして、アクティブマトリックス液晶表示
素子は、上記TFTパネルと、透明基板上に対向電極
(透明電極)を形成するとともにその上に配向処理を施
した図示しない対向パネルとを表示領域Aを囲む枠状の
シール材を介して接着し、この両パネル間に液晶を封入
して製造されている。なお、上記基板1は複数のTFT
パネルを採取できる大型基板であり、この基板1に構成
された各TFTパネルは、その製造後または液晶表示素
子の組立て後に、図に一点鎖線で示した分断線Bに沿っ
て基板1を折断することにより個々のTFTパネルに分
離されている。
In the active matrix liquid crystal display element, the display area A is surrounded by the TFT panel and a counter panel (not shown) having a counter electrode (transparent electrode) formed on a transparent substrate and having an alignment treatment applied thereon. It is manufactured by adhering it through a frame-shaped sealing material and enclosing a liquid crystal between the both panels. The substrate 1 is a plurality of TFTs.
A large-sized substrate from which a panel can be taken, and each TFT panel formed on this substrate 1 is cut along the dividing line B shown by a dashed line in the figure after its manufacture or after assembling a liquid crystal display element. By doing so, it is separated into individual TFT panels.

【0010】また、上記アクティブマトリックス液晶表
示素子においては、非選択期間中の画素電極に保持され
る電位の変動を小さくするために、上記TFTパネル
に、各画素電極6にそれぞれ対応させてストレージキャ
パシタを設けている。
Further, in the active matrix liquid crystal display element, in order to reduce the fluctuation of the potential held in the pixel electrode during the non-selection period, the TFT panel is made to correspond to each pixel electrode 6 and a storage capacitor is provided. Is provided.

【0011】図15において、CLは上記ストレージキ
ャパシタを構成するためのキャパシタラインであり、こ
のキャパシタラインCLは、基板1上にゲートラインG
Lと同じ金属(Al ,Al 系合金,Ta ,W,Mo 等)
で形成されている。このキャパシタラインCLはゲート
ラインGLと平行に形成されており、ゲートラインGL
に沿って並んでいる各画素電極6の一側縁部に対向して
いる。
In FIG. 15, CL is a capacitor line for forming the storage capacitor, and this capacitor line CL is a gate line G on the substrate 1.
The same metal as L (Al, Al alloys, Ta, W, Mo, etc.)
Is formed by. The capacitor line CL is formed in parallel with the gate line GL, and the gate line GL
It faces one side edge of each pixel electrode 6 arranged along the line.

【0012】そして、ストレージキャパシタは、上記キ
ャパシタラインCLと画素電極6およびその間のゲート
絶縁膜3とで構成されている。このストレージキャパシ
タは、画素電極6の選択時(薄膜トランジスタ2のON
時)に画素電極6に印加される電荷を蓄積するもので、
このストレージキャパシタにより非選択期間中の画素電
極6の電位が保持される。
The storage capacitor is composed of the capacitor line CL, the pixel electrode 6 and the gate insulating film 3 between them. This storage capacitor is used when the pixel electrode 6 is selected (when the thin film transistor 2 is turned on).
Charge) applied to the pixel electrode 6 at
The storage capacitor holds the potential of the pixel electrode 6 during the non-selected period.

【0013】また、上記キャパシタラインCLの両端は
表示領域Aの外側に導出されており、各キャパシタライ
ンCLは、その両端において接地ラインELにより共通
接続されている。この接地ラインELは保護絶縁膜7の
上にデータラインDLと平行に形成されており、保護絶
縁膜7およびゲート絶縁膜3に設けたコンタクト孔にお
いて各キャパシタラインCLの端部に接続されている。
この接地ラインELはその端子ELaにおいて基準電位
に接続される。
Both ends of the capacitor line CL are led out to the outside of the display area A, and the respective capacitor lines CL are commonly connected by the ground line EL at both ends thereof. The ground line EL is formed on the protective insulating film 7 in parallel with the data line DL, and is connected to the end of each capacitor line CL in the contact hole provided in the protective insulating film 7 and the gate insulating film 3. ..
This ground line EL is connected to the reference potential at its terminal ELa.

【0014】ところで、上記TFTパネルにおいては、
ゲート絶縁膜3や保護絶縁膜7にピンホールやクラック
等の欠陥があると、薄膜トランジスタ部分におけるゲー
トラインGLとソース,ドレイン電極との短絡や、ゲー
トラインGLやキャパシタラインCLとデータラインD
Lとの交差部における両ラインの短絡等の層間短絡を発
生する。
By the way, in the above TFT panel,
When the gate insulating film 3 and the protective insulating film 7 have defects such as pinholes and cracks, the gate line GL and the source / drain electrodes are short-circuited in the thin film transistor portion, the gate line GL, the capacitor line CL and the data line D are short-circuited.
An interlayer short circuit such as a short circuit between both lines at an intersection with L occurs.

【0015】このため、上記TFTパネルでは、ゲート
ラインGLおよびキャパシタラインCLの表面を酸化処
理して酸化膜を生成させ、この酸化膜によりゲートライ
ンGLおよびキャパシタラインCLの表面を絶縁して、
上記層間短絡の発生を防いでいる。
Therefore, in the above TFT panel, the surfaces of the gate line GL and the capacitor line CL are oxidized to generate an oxide film, and the oxide film insulates the surfaces of the gate line GL and the capacitor line CL.
The occurrence of the interlayer short circuit is prevented.

【0016】上記のようにゲートラインGLおよびキャ
パシタラインCLの表面に酸化膜を生成したTFTパネ
ルは、次のような製法で製造されている。
The TFT panel in which the oxide film is formed on the surfaces of the gate line GL and the capacitor line CL as described above is manufactured by the following manufacturing method.

【0017】まず、基板1上にAl ,Al 系合金,Ta
,W,Mo 等からなる金属膜を成膜し、この金属膜を
パターニングして、ゲートラインGLおよびキャパシタ
ラインCLと、左右一対の電圧印加路10とを形成す
る。なお、前記電圧印加路10は、TFTパネルとなる
部分の外側(分断線Bの外側)にそれぞれ形成する。
First, on the substrate 1, Al, Al-based alloy, Ta
, W, Mo and the like are formed, and the metal film is patterned to form the gate line GL and the capacitor line CL, and the pair of left and right voltage application paths 10. The voltage application paths 10 are formed outside the portion to be the TFT panel (outside the dividing line B).

【0018】この場合、各ゲートラインGLは、その端
子GLaの外端に延長部を形成した形状にパターニング
し、この延長部において前記一対の電圧印加路10の一
方(図において左側の電圧印加路)に短絡させておく。
また、各キャパシタラインCLは、その一方の端部をゲ
ートライン端子GLaの形成側とは反対側に延長させた
形状にパターニングし、その延長部において他方(図に
おいて左側)の電圧印加路10に短絡させておく。
In this case, each gate line GL is patterned into a shape in which an extension is formed at the outer end of its terminal GLa, and at this extension, one of the pair of voltage application paths 10 (the voltage application path on the left side in the figure) is formed. ) To short circuit.
Further, each capacitor line CL is patterned into a shape in which one end of the capacitor line CL is extended to the side opposite to the side where the gate line terminal GLa is formed, and at the extended portion, the other voltage application path 10 (left side in the drawing) is formed. Keep short circuited.

【0019】なお、キャパシタラインCLを短絡させる
電圧印加路10には、複数の連絡路10bを介して電圧
印加路10とつながる導電路10aが形成されており、
各キャパシタラインCLの端部は前記導電路10aに短
絡されている。
A conductive path 10a connected to the voltage application path 10 via a plurality of connecting paths 10b is formed in the voltage application path 10 for short-circuiting the capacitor line CL.
The end of each capacitor line CL is short-circuited to the conductive path 10a.

【0020】次に、上記一対の電圧印加路10を介して
ゲートラインGLおよびキャパシタラインCLに電圧を
印加して陽極酸化処理を行ない、ゲートラインGLおよ
びキャパシタラインCLの表面に酸化膜を生成させる。
Next, a voltage is applied to the gate line GL and the capacitor line CL through the pair of voltage application paths 10 to perform anodization, thereby forming an oxide film on the surfaces of the gate line GL and the capacitor line CL. ..

【0021】この陽極酸化処理は、上記基板1を電解液
中に浸漬してゲートラインGLおよびキャパシタライン
CLを電解液中において対向電極(白金電極)と対向さ
せ、これらラインGL,CLを陽極とし、対向電極を陰
極として、この両極間に電圧を印加して行なわれてい
る。このように電解液中において両極間に電圧を印加す
ると、陽極であるゲートラインGLおよびキャパシタラ
インCLの表面が化成反応を起して酸化され、これらラ
インGL,CLの表面に酸化膜が生成する。
In this anodic oxidation treatment, the substrate 1 is immersed in an electrolytic solution so that the gate line GL and the capacitor line CL are opposed to a counter electrode (platinum electrode) in the electrolytic solution, and these lines GL and CL are used as anodes. , The counter electrode is used as a cathode, and a voltage is applied between both electrodes. Thus, when a voltage is applied between both electrodes in the electrolytic solution, the surfaces of the gate lines GL and the capacitor lines CL, which are the anodes, undergo a chemical conversion reaction and are oxidized, and an oxide film is formed on the surfaces of these lines GL and CL. ..

【0022】なお、上記陽極酸化処理は、ゲートライン
GLの端子GLaと、キャパシタラインCLの接地ライ
ンELを接続する箇所とをレジストマスクで覆っておい
て行なわれている。このようにすれば、レジストマスク
で覆われている部分は電解液に触れないために陽極酸化
されないから、ゲートライン端子GLaとキャパシタラ
インCLの接地ライン接続部は、その表面も導電性をも
つ状態のまま残すことができる。
The anodic oxidation process is performed with the resist mask covering the terminal GLa of the gate line GL and the portion connecting the ground line EL of the capacitor line CL. By doing so, the portion covered with the resist mask is not anodized because it does not come into contact with the electrolytic solution, so that the surface of the ground line connecting portion between the gate line terminal GLa and the capacitor line CL is also conductive. You can leave it as it is.

【0023】この後は、ゲート絶縁膜3を成膜し、その
上に公知の方法によりi型半導体層、n型半導体層およ
びソース,ドレイン電極を形成して薄膜トランジスタ2
を形成するとともに、画素電極6と、データラインDL
と、接地ラインELとを形成して、TFTパネルを完成
する。
After that, the gate insulating film 3 is formed, and the i-type semiconductor layer, the n-type semiconductor layer and the source and drain electrodes are formed on the gate insulating film 3 by a known method, and the thin film transistor 2 is formed.
And the pixel electrode 6 and the data line DL.
And the ground line EL are formed to complete the TFT panel.

【0024】この状態では、ゲートラインGLおよびキ
ャパシタラインCLがそれぞれその一端において左右の
電圧印加路10のいずれか一方に短絡したままとなって
いるが、電圧印加路10の形成部分は、TFTパネルの
製造後または液晶表示素子の組立て後に基板1を分断線
Bに沿って折断することによってTFTパネルから切離
されるため、このときにゲートラインGLおよびキャパ
シタラインCLが電圧印加路10から切離される。
In this state, the gate line GL and the capacitor line CL remain short-circuited to one of the left and right voltage application paths 10 at one end thereof, but the portion where the voltage application path 10 is formed is the TFT panel. After being manufactured or after assembling the liquid crystal display element, the substrate 1 is cut off along the dividing line B to be cut off from the TFT panel. At this time, therefore, the gate line GL and the capacitor line CL are cut off from the voltage applying path 10. ..

【0025】[0025]

【発明が解決しようとする課題】しかしながら、上記従
来のTFTパネルの製造方法では、ゲートラインGLお
よびキャパシタラインCLの陽極酸化処理を、各ライン
GL,CLにそれぞれその一端から電圧を印加して行な
っているため、キャパシタラインCLに断線があると、
このキャパシタラインCLの断線箇所から先の部分の表
面には酸化膜を生成させることができず、そのため、キ
ャパシタラインCLの断線箇所から先の部分に、データ
ラインDLとの層間短絡が発生してしまうことがあっ
た。
However, in the above-mentioned conventional method for manufacturing a TFT panel, the gate lines GL and the capacitor lines CL are anodized by applying a voltage to each of the lines GL and CL from one end thereof. Therefore, if there is a disconnection in the capacitor line CL,
An oxide film cannot be formed on the surface of the portion beyond the disconnection point of the capacitor line CL, so that an interlayer short circuit with the data line DL occurs at the portion beyond the disconnection point of the capacitor line CL. There was something that happened.

【0026】これは、前述した陽極酸化処理に際して、
キャパシタラインCLの電圧印加路短との絡端から断線
箇所までの間の部分には電圧が印加されるが、断線箇所
から先の部分には電圧が印加されないため、断線箇所か
ら先の部分は陽極酸化できないからである。
This is due to the above-mentioned anodizing treatment.
The voltage is applied to the portion between the junction with the short-circuit of the voltage application path of the capacitor line CL and the disconnection point, but the voltage is not applied to the portion from the disconnection point to the tip, so that the portion from the disconnection point to the tip is disconnected. This is because it cannot be anodized.

【0027】このため、上述したようにゲート絶縁膜お
よび保護絶縁膜にピンホールやクラック等の欠陥がある
と、保護絶縁膜の上に形成したデータラインDLが、キ
ャパシタラインCLの酸化膜で覆われていない部分との
交差部においてキャパシタラインCLと短絡し、製造さ
れたTFTパネルが不良品となる。
Therefore, when the gate insulating film and the protective insulating film have defects such as pinholes and cracks as described above, the data line DL formed on the protective insulating film is covered with the oxide film of the capacitor line CL. At the intersection with the unbroken part, the capacitor line CL is short-circuited, and the manufactured TFT panel becomes a defective product.

【0028】なお、上記ラインの断線は、キャパシタラ
インCLだけでなくゲートラインGLにも発生すること
があり、その場合はゲートラインGLにも表面を陽極酸
化されない部分ができるが、ゲートラインGLの断線は
液晶表示素子の表示欠陥となるため、ゲートラインGL
が断線しているTFTパネルは、ゲートラインGLの酸
化状態の良否に関係なく不良品とされる。
The disconnection of the above line may occur not only in the capacitor line CL but also in the gate line GL. In that case, the gate line GL also has a portion which is not anodized on the surface. Since the disconnection causes a display defect of the liquid crystal display element, the gate line GL
The TFT panel in which the line is broken is a defective product regardless of whether the oxidation state of the gate line GL is good or bad.

【0029】これに対して、キャパシタラインCLは、
その両端に接続した接地ラインELを介して基準電位に
接続されるため、このキャパシタラインCLに断線があ
っても、この断線箇所が1箇所だけである場合は、キャ
パシタラインCLと各画素電極6との間に構成される全
てのストレージキャパシタに電荷を蓄積させて、全ての
画素電極6の非選択期間中の電位を保持することができ
る。
On the other hand, the capacitor line CL is
Since it is connected to the reference potential through the ground line EL connected to both ends thereof, even if there is a disconnection in this capacitor line CL, if there is only one disconnection site, the capacitor line CL and each pixel electrode 6 It is possible to accumulate charges in all the storage capacitors formed between and and hold the potential of all the pixel electrodes 6 during the non-selection period.

【0030】しかし、従来の製造方法では、キャパシタ
ラインCLに断線があると、上述したようにキャパシタ
ラインCLの断線箇所から先の部分にデータラインDL
との層間短絡が発生してしまうため、全てのゲートライ
ンGLに断線がなくても、製造されたTFTパネルが前
記層間短絡のある不良品となってしまい、そのためTF
Tパネルの製造歩留が悪くなる。
However, in the conventional manufacturing method, when the capacitor line CL has a disconnection, the data line DL is provided in a portion ahead of the disconnection point of the capacitor line CL as described above.
Therefore, even if all the gate lines GL are not broken, the manufactured TFT panel becomes a defective product having the above-mentioned interlayer short circuit, and therefore TF is generated.
The manufacturing yield of the T panel is deteriorated.

【0031】本発明は、キャパシタラインに断線があっ
ても、このキャパシタラインの表面全体に酸化膜を生成
させることができるようにした、キャパシタラインとデ
ータラインとの層間短絡の発生を防いで製造歩留を向上
させることができるTFTパネルの製造方法を提供する
ことを目的としたものである。
According to the present invention, even if there is a break in the capacitor line, an oxide film can be formed on the entire surface of the capacitor line, and an interlayer short circuit between the capacitor line and the data line is prevented from being produced. It is an object of the present invention to provide a method for manufacturing a TFT panel that can improve the yield.

【0032】[0032]

【課題を解決するための手段】本発明のTFTパネルの
製造方法は、基板上に、前記ゲートラインおよびキャパ
シタラインと、これらラインの両端の外側をそれぞれ通
る一対の電圧印加路とを、前記ゲートラインの一端を前
記一対の電圧印加路のいずれか一方に短絡させ、かつ前
記キャパシタラインの両端を前記一対の電圧印加路にそ
れぞれ短絡させて形成した後、前記一対の電圧印加路を
介して前記ゲートラインにはその一端から電圧を印加
し、前記キャパシタラインにはその両端から電圧を印加
して陽極酸化処理を行なうことにより、前記ゲートライ
ンおよびキャパシタラインの表面に酸化膜を生成させ、
この後、前記薄膜トランジスタと前記画素電極と前記デ
ータラインおよび前記接地ラインを形成することを特徴
とするものである。
According to the method of manufacturing a TFT panel of the present invention, the gate line and the capacitor line, and a pair of voltage application paths respectively passing outside the both ends of the line are formed on the substrate. One end of the line is short-circuited to either one of the pair of voltage application paths, and both ends of the capacitor line are short-circuited to the pair of voltage application paths, respectively, and then the capacitor line is formed through the pair of voltage application paths. A voltage is applied to the gate line from one end thereof, and a voltage is applied to the capacitor line from both ends thereof to perform anodization, thereby forming an oxide film on the surfaces of the gate line and the capacitor line,
After that, the thin film transistor, the pixel electrode, the data line, and the ground line are formed.

【0033】前記キャパシタラインは、その両端を一対
の電圧印加路にそれぞれ直接短絡させておいてもよい
し、またゲートラインを一対の電圧印加路に交互に短絡
させ、キャパシタラインはその両端をそれぞれ前記ゲー
トラインに短絡させてこのゲートラインを介して一対の
電圧印加路に短絡させておいてもよく、後者の場合は、
少なくとも陽極酸化処理を行なった後に、キャパシタラ
インのゲートライン短絡部を切離し分離すればよい。
Both ends of the capacitor line may be directly short-circuited to the pair of voltage application paths, or the gate line may be alternately short-circuited to the pair of voltage application paths, and the capacitor line may have both ends respectively. It may be short-circuited to the gate line and short-circuited to the pair of voltage application paths via the gate line. In the latter case,
The gate line short-circuit portion of the capacitor line may be separated and separated after at least anodizing treatment.

【0034】[0034]

【作用】この製造方法によれば、ゲートラインおよびキ
ャパシタラインの陽極酸化に際して、キャパシタライン
にその両端から電圧を印加しているため、キャパシタラ
インに断線があっても、このキャパシタライン全体に電
圧を印加して、その表面全体に酸化膜を生成させること
ができる。
According to this manufacturing method, since voltage is applied to the capacitor line from both ends when anodizing the gate line and the capacitor line, even if the capacitor line is broken, the voltage is applied to the entire capacitor line. It can be applied to produce an oxide film over its entire surface.

【0035】[0035]

【実施例】以下、本発明の第1の実施例を図1〜図5を
参照して説明する。なお、図1〜図5において、図12
に示した従来のTFTパネルに対応するものには同符号
を付し、従来のTFTパネルと同じ部分についてはその
説明を省略する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIGS. In addition, in FIGS.
Components corresponding to those of the conventional TFT panel shown in are denoted by the same reference numerals, and description of the same parts as those of the conventional TFT panel will be omitted.

【0036】この実施例では、次のような工程でTFT
パネルを製造する。
In this embodiment, the TFT is manufactured by the following steps.
Manufacture panels.

【0037】[工程1]まず、図1に示すように、ガラ
スからなる基板1の上にAl ,Al 系合金,Ta ,W,
Mo 等からなる金属膜を成膜し、この金属膜をパターニ
ングして、複数本のゲートラインGLと、複数本のキャ
パシタラインCLと、左右一対の電圧印加路10とを形
成する。なお、前記電圧印加路10は、従来の製造方法
と同様にTFTパネルとなる部分の外側(分断線Bの外
側)にそれぞれ形成する。
[Step 1] First, as shown in FIG. 1, Al, Al-based alloy, Ta, W,
A metal film made of Mo or the like is formed, and this metal film is patterned to form a plurality of gate lines GL, a plurality of capacitor lines CL, and a pair of left and right voltage application paths 10. The voltage application path 10 is formed outside the portion to be the TFT panel (outside the dividing line B) as in the conventional manufacturing method.

【0038】この場合、各ゲートラインGLは、その端
子GLaの外端に分断線Bの外側に延びる延長部を形成
した形状にパターニングし、この延長部において一方
(図において左側)の電圧印加路10に短絡させてお
く。
In this case, each gate line GL is patterned into a shape in which an extension portion extending to the outside of the dividing line B is formed at the outer end of the terminal GLa, and one (left side in the figure) voltage application path is formed in this extension portion. Short to 10.

【0039】また、各キャパシタラインCLは、その両
端をそれぞれ分断線Bの外側に導出した形状にパターニ
ングし、その一端は他方(図において右側)の電圧印加
路10に短絡させ、他端は各ゲートライン端子GLa間
を通してゲートラインGLを短絡させた前記一方の電圧
印加路10に短絡させておく。なお、この実施例では、
キャパシタラインCLの一端を短絡させる右側の電圧印
加路10に、複数の連絡路10bを介して電圧印加路1
0とつながる導電路10aを形成し、この導電路10a
に各キャパシタラインCLを短絡させている。
Further, each capacitor line CL is patterned so that both ends thereof are led out to the outside of the dividing line B, and one end thereof is short-circuited to the other (right side in the drawing) voltage applying path 10 and the other end thereof is The gate line GL is short-circuited to the one of the short-circuited voltage application paths 10 through the gate line terminals GLa. In this example,
The voltage applying path 10 on the right side, which short-circuits one end of the capacitor line CL, is connected to the voltage applying path 1 via a plurality of connecting paths 10b.
0 forms a conductive path 10a connected to 0, and this conductive path 10a
Each capacitor line CL is short-circuited.

【0040】[工程2]次に、ゲートラインGLの端子
GLaと、後工程でキャパシタラインCLの両端部にそ
れぞれ接続される接地ラインELの接続部の上に、これ
らの部分をそれぞれ覆うレジストマスクを形成し、この
状態で一対の電圧印加路10からゲートラインGLおよ
びキャパシタラインCLに電圧を印加して陽極酸化処理
を行ない、ゲートラインGLおよびキャパシタラインC
Lの表面に酸化膜を生成させる。
[Step 2] Next, on the terminal GLa of the gate line GL and the connection portion of the ground line EL connected to both ends of the capacitor line CL in the subsequent step, respectively, a resist mask covering these portions, respectively. In this state, a voltage is applied from the pair of voltage application paths 10 to the gate line GL and the capacitor line CL to perform anodization, and the gate line GL and the capacitor line C are formed.
An oxide film is formed on the surface of L.

【0041】上記陽極酸化処理は、基板1を電解液中に
浸漬してゲートラインGLおよびキャパシタラインCL
を電解液中において対向電極(白金電極)と対向させ、
これらラインGL,CLを陽極とし、対向電極を陰極と
して、この両極間に酸化電圧を印加する。なお、この酸
化電圧の印加は、電圧印加路10の端部にクリップ形接
続具等を介して行なう。このように電圧印加路10に電
圧を印加すると、この電圧印加路10から各ゲートライ
ンGLおよび各キャパシタラインCLに電圧が印加され
る。
In the anodizing process, the substrate 1 is immersed in an electrolytic solution to form the gate line GL and the capacitor line CL.
Facing the counter electrode (platinum electrode) in the electrolyte,
These lines GL and CL are used as anodes and the counter electrode is used as a cathode, and an oxidation voltage is applied between the two electrodes. The oxidation voltage is applied to the end of the voltage application path 10 via a clip-type connector or the like. When a voltage is applied to the voltage application path 10 in this manner, the voltage is applied from the voltage application path 10 to each gate line GL and each capacitor line CL.

【0042】そして、電解液中においてゲートラインG
LおよびキャパシタラインCLと対向電極との間に電圧
を印加すると、陽極であるゲートラインGLおよびキャ
パシタラインCLの表面が化成反応を起して酸化され、
これらの表面に酸化膜が生成する。この酸化膜は、上記
レジストマスクで覆われていない部分にのみ生成し、レ
ジストマスクで覆われている部分(電解液に触れない部
分)、つまり、ゲートライン端子GLaと、キャパシタ
ラインCLの接地ライン接続部とは、その表面も導電性
をもつ状態のまま残される。また、このとき、電圧印加
路10の電解液中に浸漬している部分の表面も同様に酸
化される。
Then, in the electrolytic solution, the gate line G
When a voltage is applied between L and the capacitor line CL and the counter electrode, the surfaces of the gate line GL and the capacitor line CL, which are anodes, undergo a chemical conversion reaction and are oxidized,
An oxide film is formed on these surfaces. This oxide film is generated only in the portion not covered with the resist mask, and is covered with the resist mask (the portion not in contact with the electrolytic solution), that is, the gate line terminal GLa and the ground line of the capacitor line CL. The surface of the connection part is left to be conductive. Further, at this time, the surface of the portion of the voltage application path 10 immersed in the electrolytic solution is also oxidized.

【0043】この場合、キャパシタラインCLはその両
端において左右の電圧印加路10に短絡しているため、
キャパシタラインCLに断線があっても、この断線箇所
が1箇所だけであればキャパシタライン全体に電圧が印
加されるから、断線のあるキャパシタラインCLにも、
その表面全体に酸化膜を生成させることができる。
In this case, since the capacitor line CL is short-circuited to the left and right voltage application paths 10 at both ends,
Even if there is a disconnection in the capacitor line CL, if there is only one disconnection point, the voltage is applied to the entire capacitor line.
An oxide film can be formed on the entire surface.

【0044】[工程3]次に、図2に示すように、薄膜
トランジスタ2と、画素電極6と、データラインDL
と、上記各キャパシタラインCLをその両端部において
共通接続する接地ラインELとを形成し、TFTパネル
を完成する。
[Step 3] Next, as shown in FIG. 2, the thin film transistor 2, the pixel electrode 6, and the data line DL.
And a ground line EL commonly connecting the respective capacitor lines CL at both ends thereof to complete a TFT panel.

【0045】図3は完成されたTFTパネルの薄膜トラ
ンジスタおよび画素電極部分の断面図、図4および図5
は完成されたTFTパネルのキャパシタライン共通接続
部の断面図である。図3〜図5において、aは、上記陽
極酸化処理によってゲートラインGLおよびキャパシタ
ラインCLの表面に生成した酸化膜である。
FIG. 3 is a cross-sectional view of the thin film transistor and pixel electrode portion of the completed TFT panel, FIGS. 4 and 5
FIG. 4 is a cross-sectional view of a capacitor line common connection portion of a completed TFT panel. 3 to 5, a is an oxide film formed on the surfaces of the gate lines GL and the capacitor lines CL by the anodizing process.

【0046】上記薄膜トランジスタ2は逆スタガー構造
のものであり、この薄膜トランジスタ2は、基板1上に
形成した前記ゲートラインGLをゲート電極とし、その
上にゲート絶縁膜3とi型半導体層4とn型半導体層5
およびソース,ドレイン電極S,Dを形成した構成とな
っている。
The thin film transistor 2 has an inverted staggered structure, and the thin film transistor 2 uses the gate line GL formed on the substrate 1 as a gate electrode, and the gate insulating film 3, the i-type semiconductor layer 4, and the n layer on the gate line GL. Type semiconductor layer 5
The source and drain electrodes S and D are formed.

【0047】この薄膜トランジスタ2は、ゲートライン
GLおよびキャパシタラインCLを形成してその表面を
陽極酸化処理した基板1上に、Si Nからなるゲート絶
縁膜3と、a−Si (アモルファスシリコン)からなる
i型半導体層4と、n型不純物をドープしたa−Si か
らなるn型半導体層5と、Cr ,Al 系合金等からなる
ソース,ドレイン用金属膜とを順次成膜し、これらをト
ランジスタ素子領域の外形にパターニングした後、上記
ソース,ドレイン用金属膜をi型半導体層4のチャンネ
ル領域に対応する部分において分離してソース,ドレイ
ン電極S,Dを形成するとともに、上記n型半導体層5
のソース,ドレイン電極S,D間の部分を除去して製造
する。
This thin film transistor 2 is composed of a gate insulating film 3 made of SiN and a-Si (amorphous silicon) on a substrate 1 whose gate lines GL and capacitor lines CL are formed and whose surfaces are anodized. An i-type semiconductor layer 4, an n-type semiconductor layer 5 made of n-type impurity-doped a-Si, and a source / drain metal film made of Cr, Al-based alloy or the like are sequentially formed, and these are formed as a transistor element. After patterning to the outer shape of the region, the source / drain metal film is separated at the portion corresponding to the channel region of the i-type semiconductor layer 4 to form the source / drain electrodes S and D, and the n-type semiconductor layer 5 is formed.
Then, the portion between the source and drain electrodes S and D is removed to manufacture.

【0048】一方、画素電極6は、上記ゲート絶縁膜
(透明膜)3の上にITO等の透明導電膜を成膜し、こ
の透明導電膜をパターニングして形成する。この画素電
極6は、その一端を薄膜トランジスタ2のソース電極S
の上に重ねて形成することにより前記ソース電極Sに接
続される。さらに、この画素電極6は、その他端側の縁
部を上記キャパシタラインCLに対向させて形成し、こ
の部分にストレージキャパシタを構成する。
On the other hand, the pixel electrode 6 is formed by forming a transparent conductive film such as ITO on the gate insulating film (transparent film) 3 and patterning the transparent conductive film. One end of the pixel electrode 6 is the source electrode S of the thin film transistor 2.
It is connected to the source electrode S by being formed overlying. Further, the pixel electrode 6 is formed with the edge portion on the other end side facing the capacitor line CL, and a storage capacitor is formed in this portion.

【0049】また、上記薄膜トランジスタ2の上には、
Si Nからなる保護絶縁膜7を形成する。この保護絶縁
膜7には、画素電極6を露出させる開口と、ドレイン電
極Dのデータライン接続部を露出させるコンタクト孔と
を形成するとともに、さらにこの保護絶縁膜7とその下
のゲート絶縁膜3に、キャパシタラインCLの接地ライ
ン接続部を露出させるコンタクト孔と、ゲートライン端
子GLaを露出させる開口とを形成する。
On the thin film transistor 2,
A protective insulating film 7 made of Si N is formed. An opening for exposing the pixel electrode 6 and a contact hole for exposing the data line connecting portion of the drain electrode D are formed in the protective insulating film 7, and the protective insulating film 7 and the gate insulating film 3 thereunder are further formed. Then, a contact hole for exposing the ground line connecting portion of the capacitor line CL and an opening for exposing the gate line terminal GLa are formed.

【0050】そして、データラインDLと、各キャパシ
タラインCLを共通接続する接地ラインELとは、保護
絶縁膜7の上に形成され、データラインDLは保護絶縁
膜7に設けたコンタクト孔において上記ドレイン電極D
に接続され、接地ラインELはこの保護絶縁膜7および
ゲート絶縁膜3に設けたコンタクト孔において各キャパ
シタラインCLに接続されている。
The data line DL and the ground line EL commonly connecting the capacitor lines CL are formed on the protective insulating film 7, and the data line DL is formed in the contact hole provided in the protective insulating film 7 at the drain. Electrode D
And the ground line EL is connected to each capacitor line CL through a contact hole formed in the protective insulating film 7 and the gate insulating film 3.

【0051】このデータラインDLと接地ラインEL
は、保護絶縁膜7の上にAl またはAl 系合金等からな
る金属膜を成膜し、この金属膜をパターニングして同時
に形成する。この場合、キャパシタラインCLの接地ラ
イン接続部は、その表面を酸化されていないため、接地
ラインELを前記コンタクト孔においてキャパシタライ
ンCLに導通接続することができる。
The data line DL and the ground line EL
Is formed at the same time by forming a metal film of Al or an Al-based alloy on the protective insulating film 7 and patterning the metal film. In this case, since the surface of the ground line connecting portion of the capacitor line CL is not oxidized, the ground line EL can be conductively connected to the capacitor line CL in the contact hole.

【0052】上記のようにして製造されたTFTパネル
は、各ゲートラインGLがその端子形成側の端部におい
て一方の電圧印加路10に短絡したままとなっている
が、TFTパネルの製造後または液晶表示素子の組立て
後に基板1を分断線Bに沿って折断して、左右の電圧印
加路10の形成部分をTFTパネルから切離せば、ゲー
トラインGLを個々のラインに分離することができる。
また、上記電圧印加路10の形成部分をTFTパネルか
ら切離すと、各キャパシタラインCLも左右の電圧印加
路10から切離される。
In the TFT panel manufactured as described above, each gate line GL remains short-circuited to one voltage application path 10 at the end portion on the terminal forming side. After assembling the liquid crystal display element, the substrate 1 is broken along the dividing line B, and the portions where the left and right voltage application paths 10 are formed are separated from the TFT panel, whereby the gate lines GL can be separated into individual lines.
Further, when the portion where the voltage application path 10 is formed is separated from the TFT panel, each capacitor line CL is also separated from the left and right voltage application paths 10.

【0053】すなわち、上記TFTパネルの製造方法
は、ゲートラインGLおよびキャパシタラインCLの陽
極酸化に際して、キャパシタラインCLにその両端から
電圧を印加するものであり、この製造方法によれば、キ
ャパシタラインCLに断線があっても、このキャパシタ
ライン全体に電圧を印加して、その表面全体に酸化膜a
を生成させることができる。
That is, in the method of manufacturing the TFT panel, a voltage is applied from both ends to the capacitor line CL when the gate line GL and the capacitor line CL are anodized. According to this manufacturing method, the capacitor line CL is used. Even if there is a disconnection in the capacitor, a voltage is applied to the entire capacitor line to cover the entire surface of the oxide film a.
Can be generated.

【0054】したがって、この製造方法によれば、ゲー
ト絶縁膜3および保護絶縁膜7にピンホールやクラック
等の欠陥が発生しても、キャパシタラインCLと、保護
絶縁膜7の上に形成したデータラインDLとの間を、キ
ャパシタラインCLの表面を覆う酸化膜aで絶縁するこ
とができ、キャパシタラインCLとデータラインDLと
の交差部における層間短絡の発生を防ぐことができる。
Therefore, according to this manufacturing method, even if a defect such as a pinhole or a crack occurs in the gate insulating film 3 and the protective insulating film 7, the data formed on the capacitor line CL and the protective insulating film 7 will be described. The line DL can be insulated from each other by the oxide film a covering the surface of the capacitor line CL, and an interlayer short circuit at the intersection of the capacitor line CL and the data line DL can be prevented.

【0055】なお、1本のキャパシタラインCLが2箇
所以上で断線している場合は、このキャパシタラインC
Lの断線箇所より両端側の部分が陽極酸化されるだけ
で、断線箇所より内側の部分は酸化されないから、この
部分においてデータラインDLとの層間短絡を発生する
ことがあるが、1本のキャパシタラインCLが2箇所以
上で断線することは極く希である。
When one capacitor line CL is disconnected at two or more places, this capacitor line C
Since only the portions on both ends of the disconnection point of L are anodized and the portions on the inner side of the disconnection point are not oxidized, an interlayer short circuit with the data line DL may occur at this section, but one capacitor is formed. It is extremely rare that the line CL is broken at two or more places.

【0056】このため、製造されたTFTパネルが不良
品となるのは、ほとんどの場合、ゲートラインGLに断
線が生じたときだけであり、したがって、上記製造方法
によれば、従来の製造方法に比べて、TFTパネルの製
造歩留を大幅に向上させることができる。
Therefore, in most cases, the manufactured TFT panel becomes defective only when the gate line GL is broken. Therefore, according to the above-described manufacturing method, the conventional manufacturing method is not possible. In comparison, the manufacturing yield of the TFT panel can be significantly improved.

【0057】なお、上記第1の実施例では、全てのゲー
トラインGLの端子GLaを同じ側に形成しているが、
本発明は、各ゲートラインGLの端子GLaを交互に反
対側に形成したTFTパネルの製造にも適用することが
できる。
In the first embodiment, the terminals GLa of all the gate lines GL are formed on the same side.
The present invention can also be applied to the manufacture of a TFT panel in which the terminals GLa of the gate lines GL are alternately formed on the opposite side.

【0058】図6は本発明の第2の実施例を示してい
る。この実施例は、液晶表示素子の解像度を上げるため
にゲートライン数を多くしているTFTパネルの製造に
適用されるもので、このTFTパネルでは、各ゲートラ
イン端子間の間隔を確保するため、各ゲートラインGL
の端子GLaを交互に反対側に形成している。
FIG. 6 shows a second embodiment of the present invention. This embodiment is applied to the manufacture of a TFT panel in which the number of gate lines is increased in order to increase the resolution of the liquid crystal display element. In this TFT panel, in order to secure a space between each gate line terminal, Each gate line GL
Terminals GLa are alternately formed on the opposite side.

【0059】この実施例は、端子GLaを交互に反対側
に形成した各ゲートラインGLをその端子形成側の端部
において左右の電圧印加路10に交互に短絡させてお
き、各キャパシタラインCLは、その両端をそれぞれ左
右の電圧印加路10に短絡させておいて、ゲートライン
GLおよびキャパシタラインCLの陽極酸化処理を行な
うもので、これらラインGL,CLの陽極酸化後は、上
記第1の実施例と同様にしてTFTパネルを完成する。
In this embodiment, the gate lines GL having terminals GLa alternately formed on opposite sides are short-circuited alternately to the voltage application paths 10 on the left and right at the ends on the terminal formation side, and the capacitor lines CL are The gate lines GL and the capacitor lines CL are anodized by short-circuiting both ends thereof to the left and right voltage application paths 10. After the anodization of the lines GL and CL, the first embodiment is performed. A TFT panel is completed in the same manner as in the example.

【0060】なお、この実施例では、左右の電圧印加路
10をいずれも1本のラインとしている。また、この実
施例では、隣り合うキャパシタラインCL同士をその一
端または他端とにおいて交互に短絡させることにより全
てのキャパシタラインCLを蛇行線状につなぎ、隣り合
うキャパシタラインCLの短絡部を電圧印加路10につ
ないで、各キャパシタラインCLの両端を左右の電圧印
加路10に短絡させている。
In this embodiment, each of the left and right voltage application paths 10 is a line. Further, in this embodiment, the adjacent capacitor lines CL are alternately short-circuited at one end or the other end thereof to connect all the capacitor lines CL in a meandering line shape, and the short-circuited portion of the adjacent capacitor lines CL is applied with a voltage. By connecting to the path 10, both ends of each capacitor line CL are short-circuited to the left and right voltage application paths 10.

【0061】また、上記第1および第2の実施例では、
キャパシタラインCLの両端を左右の電圧印加路10に
直接短絡させているが、各ゲートラインGLの端子GL
aを交互に反対側に形成したTFTパネルを製造する場
合は、キャパシタラインCLの両端をそれぞれゲートラ
インGLに短絡させ、このゲートラインGLを介して左
右の電圧印加路10に短絡させてもよく、その場合は、
少なくとも陽極酸化処理を行なった後に、キャパシタラ
インDLのゲートラインGLとの短絡部を切離し分離す
ればよい。
Further, in the first and second embodiments,
Both ends of the capacitor line CL are directly short-circuited to the left and right voltage application paths 10, but the terminals GL of each gate line GL are connected.
When manufacturing a TFT panel in which a is alternately formed on the opposite side, both ends of the capacitor line CL may be short-circuited to the gate line GL and short-circuited to the left and right voltage application paths 10 via the gate line GL. ,In that case,
After performing at least the anodic oxidation treatment, the short-circuited portion of the capacitor line DL and the gate line GL may be separated and separated.

【0062】図7〜図13は本発明の第3の実施例を示
している。この実施例は、キャパシタラインCLの両端
をゲートラインGLを介して左右の電圧印加路10に短
絡させておいて陽極酸化処理を行なうものであり、次の
ような工程でFTパネルを製造する。
7 to 13 show a third embodiment of the present invention. In this embodiment, both ends of the capacitor line CL are short-circuited to the left and right voltage application paths 10 via the gate line GL and anodization is performed, and an FT panel is manufactured by the following steps.

【0063】[工程1]まず、図7に示すように、基板
1上に金属膜を成膜し、この金属膜をパターニングし
て、端子GLaを交互に反対側に形成した複数本のゲー
トラインGLと、複数本のキャパシタラインCLと、左
右一対の電圧印加路10とを形成する。
[Step 1] First, as shown in FIG. 7, a metal film is formed on the substrate 1, and the metal film is patterned to form a plurality of gate lines in which terminals GLa are alternately formed on opposite sides. GL, a plurality of capacitor lines CL, and a pair of left and right voltage application paths 10 are formed.

【0064】この場合、各ゲートラインGLは、その端
子GLaの外端に分断線Bの外側に延びる延長部を形成
した形状にパターニングし、この延長部において左右の
電圧印加路10に交互に短絡させておく。
In this case, each gate line GL is patterned into a shape in which an extension extending outside the dividing line B is formed at the outer end of the terminal GLa, and the left and right voltage application paths 10 are alternately short-circuited at this extension. I will let you.

【0065】また、各キャパシタラインCLは、その両
端をそれぞれ表示領域Aの側縁とゲートライン端子GL
aとの間の部分においてゲートラインGLに短絡させた
形状にパターニングする。なお、この実施例では、表示
領域Aの一側縁とこの側に配列した各ゲートライン端子
GLaとの間、および表示領域Aの他側縁とこの側に配
列した各ゲートライン端子GLaとの間に、それぞれゲ
ートラインGLおよびキャパシタラインCLと直交する
短絡路11を形成(上記金属膜によりゲートラインGL
およびキャパシタラインCLと一体に形成)し、この短
絡路11を介して各キャパシタラインCLの両端を各ゲ
ートラインGLに短絡させている。
Each end of each capacitor line CL is connected to the side edge of the display area A and the gate line terminal GL.
The portion between a and a is patterned into a shape short-circuited to the gate line GL. In this embodiment, between the one side edge of the display area A and each gate line terminal GLa arranged on this side, and between the other side edge of the display area A and each gate line terminal GLa arranged on this side. In between, a short circuit 11 is formed which is orthogonal to the gate line GL and the capacitor line CL (the gate line GL is made of the metal film).
And formed integrally with the capacitor line CL), and both ends of each capacitor line CL are short-circuited to each gate line GL via this short circuit path 11.

【0066】[工程2]次に、上記電圧印加路10から
ゲートラインGLに電圧を印加するとともにこのゲート
ラインGLからキャパシタラインCLにも電圧を印加し
て陽極酸化処理を行ない、ゲートラインGLおよびキャ
パシタラインCLの表面に酸化膜を生成させる。
[Step 2] Next, a voltage is applied from the voltage application path 10 to the gate line GL, and a voltage is also applied from the gate line GL to the capacitor line CL to perform anodizing treatment. An oxide film is formed on the surface of the capacitor line CL.

【0067】上記陽極酸化処理は次のようにして行な
う。まず、図8および図9(a)に示すように、ゲート
ラインGLの端子GLaと、キャパシタラインCLの接
地ライン接続部と、上記短絡路11のキャパシタライン
短絡部との上に、これら各部をそれぞれ覆うレジストマ
スク21を形成する。
The anodic oxidation treatment is performed as follows. First, as shown in FIG. 8 and FIG. 9A, these parts are provided on the terminal GLa of the gate line GL, the ground line connecting part of the capacitor line CL, and the capacitor line short-circuiting part of the short-circuit path 11. A resist mask 21 that covers each is formed.

【0068】次に、上記基板1を電解液中に浸漬し、第
1の実施例と同様にしてゲートラインGLおよびキャパ
シタラインCLの表面を陽極酸化する。なお、この実施
例では、左右の電圧印加路10から各ゲートラインGL
に電圧が印加され、さらにこれらゲートラインGLから
短絡路11を介して各キャパシタラインCLに電圧が印
加される。
Next, the substrate 1 is immersed in an electrolytic solution, and the surfaces of the gate lines GL and the capacitor lines CL are anodized in the same manner as in the first embodiment. In this embodiment, the gate lines GL are connected from the left and right voltage application paths 10.
Is applied to the respective capacitor lines CL from the gate lines GL via the short-circuit paths 11.

【0069】この陽極酸化処理を行なうと、ゲートライ
ンGLおよびキャパシタラインCLの表面に図9(b)
に示すように酸化膜aが生成する。この酸化膜aは、レ
ジストマスク21で覆われていない部分にのみ生成し、
レジストマスク21で覆われて電解液に触れない部分、
つまり、ゲートライン端子GLaと、キャパシタライン
CLの接地ライン接続部と、短絡路11のキャパシタラ
イン短絡部とは、その表面も導電性をもつ状態のまま残
される。
When this anodic oxidation treatment is performed, the surfaces of the gate lines GL and the capacitor lines CL are shown in FIG.
An oxide film a is formed as shown in FIG. This oxide film a is generated only in the portion not covered with the resist mask 21,
The part covered with the resist mask 21 and not exposed to the electrolytic solution,
In other words, the gate line terminal GLa, the ground line connecting portion of the capacitor line CL, and the capacitor line short-circuiting portion of the short-circuit path 11 are also left in a conductive state on their surfaces.

【0070】[工程3]次に、図10に示すように、各
キャパシタラインCLのゲートラインGLとの短絡部
(この実施例では短絡路11のキャパシタライン短絡
部)を切離し分離する。
[Step 3] Next, as shown in FIG. 10, the short-circuited portion of each capacitor line CL with the gate line GL (capacitor line short-circuited portion of the short-circuit path 11 in this embodiment) is separated and separated.

【0071】上記キャパシタラインCLのゲートライン
GLとの短絡部の切離し分離は、上記陽極酸化処理時に
形成したレジストマスク21を剥離した後、図11およ
び図12に示すように、短絡路11のキャパシタライン
短絡部の上を除いて他の部分を覆うレジストマスク22
を形成し、この状態で上記短絡路11のキャパシタライ
ン短絡部のうち、表面を酸化させていない領域をエッチ
ングして除去する方法で行なう。なお、この領域のエッ
チングは、この領域外のキャパシタラインCLおよび短
絡路11の表面の酸化膜aをエッチングマスクとして行
なえるから、上記レジストマスク22の形状精度はある
程度ラフでよい。
The short-circuiting portion of the capacitor line CL from the gate line GL is separated by separating the capacitor of the short-circuit path 11 as shown in FIGS. 11 and 12 after removing the resist mask 21 formed during the anodizing process. A resist mask 22 that covers other parts except the line short-circuit part
Is formed, and in this state, a region of the capacitor line short circuit portion of the short circuit path 11 whose surface is not oxidized is removed by etching. Since the etching of this region can be performed using the capacitor line CL outside this region and the oxide film a on the surface of the short circuit 11 as an etching mask, the shape accuracy of the resist mask 22 may be somewhat rough.

【0072】[工程4]次に、図13に示すように、薄
膜トランジスタ2と、画素電極6と、データラインDL
と、上記各キャパシタラインCLをその両端部において
共通接続する接地ラインELとを形成し、TFTパネル
を完成する。
[Step 4] Next, as shown in FIG. 13, the thin film transistor 2, the pixel electrode 6, and the data line DL.
And a ground line EL commonly connecting the respective capacitor lines CL at both ends thereof to complete a TFT panel.

【0073】なお、この基板1の電圧印加路10を形成
した部分は、TFTパネルの製造後または液晶表示素子
の組立て後に、基板1を分断線Bに沿って折断すること
によってTFTパネルから切離す。
The portion of the substrate 1 on which the voltage application path 10 is formed is separated from the TFT panel by breaking the substrate 1 along the dividing line B after manufacturing the TFT panel or after assembling the liquid crystal display element. ..

【0074】この実施例においても、キャパシタライン
CLの断線の有無にかかわらず、キャパシタライン全体
に電圧を印加して、その表面全体に酸化膜aを生成させ
ることができるから、キャパシタラインCLとデータラ
インDLとの層間短絡の発生を防いで、TFTパネルの
製造歩留を向上させることができる。
Also in this embodiment, the voltage can be applied to the entire capacitor line to generate the oxide film a on the entire surface thereof regardless of the disconnection of the capacitor line CL. It is possible to prevent the occurrence of an interlayer short circuit with the line DL and improve the manufacturing yield of the TFT panel.

【0075】なお、上記実施例では、薄膜トランジスタ
2の形成工程に入る前(ゲート絶縁膜3等の成膜前)
に、キャパシタラインCLのゲートライン短絡部(上記
実施例では短絡路11のキャパシタライン短絡部)を切
離し分離しているが、このゲートライン短絡部の切離し
分離は、少なくとも前記陽極酸化処理を行なった後であ
れば、どの時点で行なってもよい。
In the above embodiment, before the step of forming the thin film transistor 2 is started (before the gate insulating film 3 and the like are formed).
Further, the gate line short-circuited portion of the capacitor line CL (capacitor line short-circuited portion of the short-circuit path 11 in the above-mentioned embodiment) is separated and separated, but at least the anodization treatment is performed for the separation of the gate line short-circuited portion. It may be performed at any time later.

【0076】図14は、上記キャパシタラインCLのゲ
ートライン短絡部(ここでは短絡路11のキャパシタラ
イン短絡部)を切離する他の方法を示している。この例
は、データラインDLと、各キャパシタラインCLを共
通接続する接地ラインELとの形成時に上記キャパシタ
ラインCLのゲートライン短絡部を切離し分離するもの
であり、この分離は次のようにして行なう。
FIG. 14 shows another method of disconnecting the gate line short-circuited portion (here, the capacitor line short-circuited portion of the short-circuit path 11) of the capacitor line CL. In this example, the gate line short-circuit portion of the capacitor line CL is separated and separated when the data line DL and the ground line EL commonly connecting the capacitor lines CL are formed. This separation is performed as follows. ..

【0077】まず、図14(a)に示すように、保護絶
縁膜7を成膜した後、この保護絶縁膜7とその下のゲー
ト絶縁膜3に、短絡路11のキャパシタライン短絡部を
露出させる開口を形成する。この開口は、保護絶縁膜7
およびゲート絶縁膜3に、ドレイン電極Dのデータライ
ン接続部を露出させるコンタクト孔やキャパシタライン
CLの接地ライン接続部を露出させるコンタクト孔等を
形成する際に同時に形成する。
First, as shown in FIG. 14A, after forming the protective insulating film 7, the short-circuited portion of the capacitor line of the short-circuit path 11 is exposed on the protective insulating film 7 and the gate insulating film 3 thereunder. The opening is formed. This opening has a protective insulating film 7
Then, the gate insulating film 3 and the contact hole exposing the data line connecting portion of the drain electrode D and the contact hole exposing the ground line connecting portion of the capacitor line CL are formed at the same time.

【0078】次に、図14(b)に示すように、保護絶
縁膜7の上にデータラインDLおよび接地ラインELと
なる金属膜30を成膜した後、この金属膜30をパター
ニングしてデータラインDLおよび接地ラインELを形
成する際に、前記開口内の金属膜30とともに短絡路1
1のキャパシタライン短絡部をエッチングして除去し、
図14(c)に示すようにキャパシタラインCLのゲー
トライン短絡部を切離し分離する。
Next, as shown in FIG. 14B, after forming a metal film 30 to be the data line DL and the ground line EL on the protective insulating film 7, the metal film 30 is patterned to form the data. When forming the line DL and the ground line EL, the short circuit 1 is formed together with the metal film 30 in the opening.
The capacitor line short circuit part of 1 is etched and removed,
As shown in FIG. 14C, the gate line short circuit portion of the capacitor line CL is separated and separated.

【0079】このように、データラインDLおよび接地
ラインELとの形成時にキャパシタラインCLのゲート
ライン短絡部を切離し分離すれば、データラインDLお
よび接地ラインELを形成工程を利用してキャパシタラ
インCLのゲートライン短絡部を切離し分離できるた
め、TFTパネルを能率良く製造することができる。
As described above, when the gate line short-circuit portion of the capacitor line CL is cut and separated at the time of forming the data line DL and the ground line EL, the data line DL and the ground line EL are formed by using the forming process. Since the gate line short circuit portion can be separated and separated, the TFT panel can be efficiently manufactured.

【0080】なお、上記第3の実施例では、キャパシタ
ラインCLを短絡路11との短絡部において切離し分離
しているが、ゲートラインGLからのキャパシタライン
CLの分離は、上記短絡路11のゲートライン短絡部と
キャパシタライン短絡部との間の部分を切離すか、ある
いは短絡路11全体を除去して行なってもよい。
In the third embodiment, the capacitor line CL is separated and separated at the short-circuit portion with the short-circuit path 11. However, the capacitor line CL is separated from the gate line GL by the gate of the short-circuit path 11. Alternatively, the line short-circuited portion and the capacitor line short-circuited portion may be separated from each other, or the entire short-circuit path 11 may be removed.

【0081】また、上記第1〜第3の実施例では、ゲー
トラインGLおよびキャパシタラインCLの陽極酸化処
理を、電解液中で化成反応を起させる方法で行なってい
るが、この陽極酸化処理は、ガス雰囲気中で化成反応を
起させるプラズマ酸化によって行なってもよい。
In the first to third embodiments, the gate line GL and the capacitor line CL are anodized by a method of causing a chemical conversion reaction in an electrolytic solution. Alternatively, it may be performed by plasma oxidation that causes a chemical conversion reaction in a gas atmosphere.

【0082】[0082]

【発明の効果】本発明のTFTパネルの製造方法は、キ
ャパシタラインの両端をそれぞれ電圧印加路に短絡させ
ておき、ゲートラインおよびキャパシタラインの陽極酸
化に際してキャパシタラインにその両端から電圧を印加
しているため、キャパシタラインに断線があっても、こ
のキャパシタライン全体に電圧を印加して、その表面全
体に酸化膜を生成させることができるから、キャパシタ
ラインとデータラインとの層間短絡の発生を防いで製造
歩留を向上させることができる。
According to the method of manufacturing a TFT panel of the present invention, both ends of the capacitor line are short-circuited to the voltage application path, and a voltage is applied to the capacitor line from both ends when the gate line and the capacitor line are anodized. Therefore, even if there is a disconnection in the capacitor line, it is possible to apply a voltage to the entire capacitor line and generate an oxide film on the entire surface, preventing the occurrence of interlayer short circuit between the capacitor line and the data line. Therefore, the manufacturing yield can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例を示す基板上にゲートラ
インおよびキャパシタラインを形成した状態の平面図。
FIG. 1 is a plan view showing a state where gate lines and capacitor lines are formed on a substrate showing a first embodiment of the present invention.

【図2】第1の実施例で製造されたTFTパネルの平面
図。
FIG. 2 is a plan view of the TFT panel manufactured in the first embodiment.

【図3】上記TFTパネルの薄膜トランジスタおよび画
素電極部の断面図。
FIG. 3 is a sectional view of a thin film transistor and a pixel electrode portion of the TFT panel.

【図4】上記TFTパネルのキャパシタライン共通接続
部の断面図。
FIG. 4 is a cross-sectional view of a capacitor line common connection portion of the TFT panel.

【図5】図4の V−V 線に沿う断面図。5 is a cross-sectional view taken along the line VV of FIG.

【図6】本発明の第2の実施例を示す製造されたTFT
パネルの平面図。
FIG. 6 is a manufactured TFT showing a second embodiment of the present invention.
The top view of a panel.

【図7】本発明の第3の実施例を示す基板上にゲートラ
インおよびキャパシタラインを形成した状態の平面図。
FIG. 7 is a plan view showing a state where gate lines and capacitor lines are formed on a substrate showing a third embodiment of the present invention.

【図8】第3の実施例におけるゲートラインおよびキャ
パシタラインの陽極酸化方法を示す一部分の平面図。
FIG. 8 is a partial plan view showing a method of anodizing a gate line and a capacitor line in a third embodiment.

【図9】図8のIX−IX線に沿う陽極酸化前の状態と陽極
酸化後の状態の断面図。
9 is a sectional view taken along line IX-IX in FIG. 8 showing a state before anodizing and a state after anodizing.

【図10】第3の実施例におけるキャパシタラインのゲ
ートライン短絡部を切離し分離した状態の平面図。
FIG. 10 is a plan view showing a state in which a gate line short circuit portion of a capacitor line in the third embodiment is separated and separated.

【図11】上記キャパシタラインのゲートライン短絡部
を切離し分離する方法を示す一部分の平面図。
FIG. 11 is a partial plan view showing a method of separating and separating a gate line short circuit portion of the capacitor line.

【図12】図11の XII−XII 線に沿う断面図。12 is a sectional view taken along line XII-XII in FIG.

【図13】第3の実施例で製造されたTFTパネルの平
面図。
FIG. 13 is a plan view of a TFT panel manufactured in the third embodiment.

【図14】第3の実施例におけるキャパシタラインのゲ
ートライン短絡部を切離す他の方法を示す切離し工程
図。
FIG. 14 is a separation process diagram showing another method of separating the gate line short-circuited portion of the capacitor line in the third embodiment.

【図15】従来の製造方法で製造されたTFTパネルの
平面図。
FIG. 15 is a plan view of a TFT panel manufactured by a conventional manufacturing method.

【符号の説明】[Explanation of symbols]

1…基板、2…薄膜トランジスタ、GL…ゲートライ
ン、CL…キャパシタライン、a…酸化膜、3…ゲート
絶縁膜、4…i型半導体層、5…n型半導体層、S…ソ
ース電極、D…ドレイン電極、DL…データライン、6
…画素電極、7…保護絶縁膜、10…電圧印加路、11
…短絡路、EL…接地ライン、A…表示領域、B…分断
線。
1 ... Substrate, 2 ... Thin film transistor, GL ... Gate line, CL ... Capacitor line, a ... Oxide film, 3 ... Gate insulating film, 4 ... i-type semiconductor layer, 5 ... N-type semiconductor layer, S ... Source electrode, D ... Drain electrode, DL ... Data line, 6
... Pixel electrode, 7 ... Protective insulating film, 10 ... Voltage application path, 11
... Short circuit, EL ... Grounding line, A ... Display area, B ... Disconnection line.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】透明基板の上に、複数本のゲートライン
と、複数本のデータラインと、複数の薄膜トランジスタ
と、複数の画素電極と、前記画素電極との間にストレー
ジキャパシタを構成する複数本のキャパシタラインと、
この各キャパシタラインを共通接続する接地ラインとを
設けた薄膜トランジスタパネルの製造方法において、 前記基板上に、前記ゲートラインおよびキャパシタライ
ンと、これらラインの両端の外側をそれぞれ通る一対の
電圧印加路とを、前記ゲートラインの一端を前記一対の
電圧印加路のいずれか一方に短絡させ、かつ前記キャパ
シタラインの両端を前記一対の電圧印加路にそれぞれ短
絡させて形成した後、 前記一対の電圧印加路を介して前記ゲートラインにはそ
の一端から電圧を印加し、前記キャパシタラインにはそ
の両端から電圧を印加して陽極酸化処理を行なうことに
より、前記ゲートラインおよびキャパシタラインの表面
に酸化膜を生成させ、 この後、前記薄膜トランジスタと前記画素電極と前記デ
ータラインおよび前記接地ラインを形成することを特徴
とする薄膜トランジスタパネルの製造方法。
1. A plurality of gate lines, a plurality of data lines, a plurality of thin film transistors, a plurality of pixel electrodes, and a plurality of storage capacitors between the pixel electrodes on a transparent substrate. Capacitor line of
In the method of manufacturing a thin film transistor panel provided with a ground line commonly connecting each of the capacitor lines, the gate line and the capacitor line, and a pair of voltage application paths respectively passing outside the both ends of these lines on the substrate. After forming one end of the gate line to one of the pair of voltage application paths and shorting both ends of the capacitor line to the pair of voltage application paths, respectively, the pair of voltage application paths is formed. A voltage is applied to the gate line from one end thereof and a voltage is applied to the capacitor line from both ends thereof to perform anodization, thereby forming an oxide film on the surfaces of the gate line and the capacitor line. After that, the thin film transistor, the pixel electrode, the data line, and the ground line. The method of fabricating a thin film transistor panel and forming a down.
【請求項2】前記キャパシタラインはその両端を前記一
対の電圧印加路にそれぞれ直接短絡させておくことを特
徴とする請求項1に記載の薄膜トランジスタパネルの製
造方法。
2. The method of manufacturing a thin film transistor panel according to claim 1, wherein both ends of the capacitor line are directly short-circuited to the pair of voltage application paths.
【請求項3】前記ゲートラインは前記一対の電圧印加路
に交互に短絡させ、前記キャパシタラインはその両端を
それぞれ前記ゲートラインに短絡させてこのゲートライ
ンを介して前記一対の電圧印加路に短絡させておき、少
なくとも前記陽極酸化処理を行なった後に、前記キャパ
シタラインのゲートライン短絡部を切離し分離すること
を特徴とする請求項1に記載の薄膜トランジスタパネル
の製造方法。
3. The gate lines are alternately short-circuited to the pair of voltage application paths, and both ends of the capacitor line are respectively short-circuited to the gate lines, and short-circuited to the pair of voltage application paths via the gate lines. The method of manufacturing a thin film transistor panel according to claim 1, wherein the gate line short-circuited portion of the capacitor line is cut and separated after at least the anodizing treatment.
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