JPH05165057A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
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- JPH05165057A JPH05165057A JP33705091A JP33705091A JPH05165057A JP H05165057 A JPH05165057 A JP H05165057A JP 33705091 A JP33705091 A JP 33705091A JP 33705091 A JP33705091 A JP 33705091A JP H05165057 A JPH05165057 A JP H05165057A
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- thin film
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は液晶表示装置、特に薄
膜トランジスタ等を使用したアクティブ・マトリクス方
式の液晶表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly to an active matrix type liquid crystal display device using a thin film transistor or the like.
【0002】[0002]
【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子(スイッチング素子)を設
けたものである。各画素における液晶は理論的には常時
駆動(デューティ比1.0)されているので、時分割駆
動方式を採用している、いわゆる単純マトリクス方式と
比べてアクティブ方式はコントラストが良く、特にカラ
ー液晶表示装置では欠かせない技術となりつつある。ス
イッチング素子として代表的なものとしては薄膜トラン
ジスタ(TFT)がある。2. Description of the Related Art An active matrix type liquid crystal display device is provided with a non-linear element (switching element) corresponding to each of a plurality of pixel electrodes arranged in a matrix. Since the liquid crystal in each pixel is theoretically always driven (duty ratio 1.0), the active system has better contrast than the so-called simple matrix system, which employs the time-division driving system, and especially the color liquid crystal. It is becoming an indispensable technology for display devices. A typical example of the switching element is a thin film transistor (TFT).
【0003】従来のアクティブ・マトリクス方式の液晶
表示装置においては、薄膜トランジスタが形成された下
部透明ガラス基板側と反対側の上部透明ガラス基板にク
ロム等の金属からなる遮光膜を形成している。In a conventional active matrix type liquid crystal display device, a light-shielding film made of metal such as chromium is formed on an upper transparent glass substrate opposite to a lower transparent glass substrate side on which thin film transistors are formed.
【0004】この液晶表示装置においては、遮光膜によ
って上部透明ガラス基板側からi型非晶質シリコン(S
i)等からなる半導体層に光が照射されるのを防止する
ことができるから、薄膜トランジスタに光電流が発生す
ることがないので、薄膜トランジスタのオフ抵抗が低下
することがない。In this liquid crystal display device, the i-type amorphous silicon (S
Since it is possible to prevent the semiconductor layer made of i) or the like from being irradiated with light, a photocurrent is not generated in the thin film transistor, so that the off resistance of the thin film transistor does not decrease.
【0005】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、たとえば「冗
長構成を採用した12.5型アクティブ・マトリクス方
式カラー液晶ディスプレイ」、日経エレクトロニクス、
頁193〜210、1986年12月15日、日経マグ
ロウヒル社発行、で知られている。An active matrix type liquid crystal display device using a thin film transistor is, for example, "12.5 type active matrix type color liquid crystal display employing a redundant structure", Nikkei Electronics,
Pages 193-210, December 15, 1986, published by Nikkei McGraw-Hill, Inc.
【0006】[0006]
【発明が解決しようとする課題】しかし、このような液
晶表示装置においては、薄膜トランジスタが形成された
下部透明ガラス基板側から入射した光が上部透明ガラス
基板に形成された遮光膜によって反射され、その反射光
が半導体層に照射されるから、薄膜トランジスタに光電
流が発生する。このため、薄膜トランジスタのオフ抵抗
が低下するから、輝度が変化するので、半導体層への照
射光のバラツキがあると、輝度むらが発生する。However, in such a liquid crystal display device, the light incident from the lower transparent glass substrate side on which the thin film transistor is formed is reflected by the light shielding film formed on the upper transparent glass substrate, Since the semiconductor layer is irradiated with the reflected light, a photocurrent is generated in the thin film transistor. For this reason, the off resistance of the thin film transistor is lowered, and the luminance is changed. Therefore, if there is variation in the irradiation light to the semiconductor layer, uneven luminance occurs.
【0007】この発明は上述の課題を解決するためにな
されたもので、輝度むらが発生することがない液晶表示
装置を提供することを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to provide a liquid crystal display device in which uneven brightness does not occur.
【0008】[0008]
【課題を解決するための手段】この目的を達成するた
め、この発明においては、薄膜トランジスタと画素電極
とを画素の一構成要素とし、上記薄膜トランジスタが形
成された第1の透明基板とは反対側の第2の透明基板に
金属からなる遮光膜を形成したアクティブ・マトリクス
方式の液晶表示装置において、上記薄膜トランジスタの
ゲート電極の端部と上記薄膜トランジスタの半導体層の
端部との距離を、上記半導体層と上記遮光膜との距離の
1.2倍以上とする。In order to achieve this object, in the present invention, a thin film transistor and a pixel electrode are used as one constituent element of a pixel, and the thin film transistor on the side opposite to the first transparent substrate on which the thin film transistor is formed is provided. In an active-matrix liquid crystal display device in which a light-shielding film made of metal is formed on a second transparent substrate, the distance between the end of the gate electrode of the thin film transistor and the end of the semiconductor layer of the thin film transistor is set to the semiconductor layer. The distance from the light-shielding film is 1.2 times or more.
【0009】[0009]
【作用】この液晶表示装置においては、第1の透明基板
側から入射した光が第2の透明基板に形成された遮光膜
によって反射されたとしても、その反射光が半導体層に
は照射されないから、薄膜トランジスタに光電流が発生
することがなく、輝度むらが発生することはない。In this liquid crystal display device, even if the light incident from the first transparent substrate side is reflected by the light shielding film formed on the second transparent substrate, the reflected light is not emitted to the semiconductor layer. No photocurrent is generated in the thin film transistor, and uneven brightness does not occur.
【0010】[0010]
【実施例】以下、この発明の構成について、アクティブ
・マトリクス方式のカラー液晶表示装置にこの発明を適
用した実施例とともに説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The structure of the present invention will be described below together with an embodiment in which the present invention is applied to an active matrix type color liquid crystal display device.
【0011】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。In all the drawings for explaining the embodiments, parts having the same functions are designated by the same reference numerals, and the repeated description thereof will be omitted.
【0012】図2はこの発明が適用されるアクティブ・
マトリクス方式カラー液晶表示装置の一画素とその周辺
を示す平面図、図3は図2の3−3切断線における断面
と表示パネルのシール部付近の断面を示す図、図4は図
2の4−4切断線における断面図である。また、図7
(要部平面図)には図2に示す画素を複数配置したときの
平面図を示す。FIG. 2 shows an active system to which the present invention is applied.
FIG. 3 is a plan view showing one pixel of the matrix type color liquid crystal display device and its periphery, FIG. 3 is a cross section taken along the line 3-3 of FIG. 4 is a cross-sectional view taken along the line -4. In addition, FIG.
(Principal plan view) shows a plan view when a plurality of pixels shown in FIG. 2 are arranged.
【0013】(画素配置)図2に示すように、各画素は
隣接する2本の走査信号線(ゲート信号線または水平信
号線)GLと、隣接する2本の映像信号線(ドレイン信
号線または垂直信号線)DLとの交差領域内(4本の信
号線で囲まれた領域内)に配置されている。各画素は薄
膜トランジスタTFT、透明画素電極ITO1および保
持容量素子Caddを含む。走査信号線GLは列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は行方向に延在し、列方向に複数本配置されている。(Pixel Arrangement) As shown in FIG. 2, each pixel has two adjacent scanning signal lines (gate signal lines or horizontal signal lines) GL and two adjacent video signal lines (drain signal lines or drain signal lines). The signal line is arranged in a crossing region with the vertical signal line DL (in a region surrounded by four signal lines). Each pixel includes a thin film transistor TFT, a transparent pixel electrode ITO1 and a storage capacitor element Cadd. The scanning signal lines GL extend in the column direction, and a plurality of scanning signal lines GL are arranged in the row direction. Video signal line DL
Extend in the row direction and are arranged in the column direction.
【0014】(表示部断面全体構造)図3に示すよう
に、液晶LCを基準に下部透明ガラス基板SUB1側に
は薄膜トランジスタTFTおよび透明画素電極ITO1
が形成され、上部透明ガラス基板SUB2側にはカラー
フィルタFIL、遮光用ブラックマトリクスパターンを
形成する遮光膜BMが形成されている。下部透明ガラス
基板SUB1はたとえば1.1mm程度の厚さで構成され
ている。また、透明ガラス基板SUB1、SUB2の両
面にはディップ処理等によって形成された酸化シリコン
膜SIOが設けられている。このため、透明ガラス基板
SUB1、SUB2の表面に鋭い傷があったとしても、
鋭い傷を酸化シリコン膜SIOで覆うことができるの
で、走査信号線GL、カラーフィルタFILが損傷する
のを有効に防止することができる。(Overall Structure of Display Section) As shown in FIG. 3, a thin film transistor TFT and a transparent pixel electrode ITO1 are provided on the lower transparent glass substrate SUB1 side based on the liquid crystal LC.
And a color filter FIL and a light blocking film BM forming a black matrix pattern for light blocking are formed on the upper transparent glass substrate SUB2 side. The lower transparent glass substrate SUB1 has a thickness of, for example, about 1.1 mm. Further, a silicon oxide film SIO formed by dipping or the like is provided on both surfaces of the transparent glass substrates SUB1 and SUB2. Therefore, even if there are sharp scratches on the surfaces of the transparent glass substrates SUB1 and SUB2,
Since the sharp scratch can be covered with the silicon oxide film SIO, it is possible to effectively prevent the scanning signal line GL and the color filter FIL from being damaged.
【0015】図3の中央部は一画素部分の断面を示して
いるが、左側は透明ガラス基板SUB1、SUB2の左
側縁部分で外部引出配線の存在する部分の断面を示して
おり、右側は透明ガラス基板SUB1、SUB2の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。The central part of FIG. 3 shows a cross section of one pixel portion, but the left side shows the cross section of the left edge portion of the transparent glass substrates SUB1 and SUB2 where the external lead wiring exists, and the right side is transparent. The cross section of the right edge portion of the glass substrates SUB1 and SUB2 where no external lead-out wiring is present is shown.
【0016】図3の左側、右側のそれぞれに示すシール
材SLは液晶LCを封止するように構成されており、液
晶封入口(図示せず)を除く透明ガラス基板SUB1、
SUB2の縁周囲全体に沿って形成されている。シール
材SLはたとえばエポキシ樹脂で形成されている。Sealing materials SL shown on the left side and the right side of FIG. 3 are configured to seal the liquid crystal LC, and the transparent glass substrate SUB1 excluding the liquid crystal sealing port (not shown),
It is formed along the entire periphery of the edge of SUB2. The seal material SL is made of, for example, an epoxy resin.
【0017】上部透明ガラス基板SUB2側の共通透明
画素電極ITO2は、少なくとも一個所において、銀ペ
ースト材SILによって下部透明ガラス基板SUB1側
に形成された外部引出配線に接続されている。この外部
引出配線はゲート端子GTM、ドレイン端子DTMと同
一製造工程で形成される。The common transparent pixel electrode ITO2 on the upper transparent glass substrate SUB2 side is connected to the external lead wiring formed on the lower transparent glass substrate SUB1 side by the silver paste material SIL at at least one location. This external lead wire is formed in the same manufacturing process as the gate terminal GTM and the drain terminal DTM.
【0018】配向膜ORI1、ORI2、透明画素電極
ITO1、共通透明画素電極ITO2、絶縁膜GIのそ
れぞれの層は、シール材SLの内側に形成される。偏光
板POL1、POL2はそれぞれ下部透明ガラス基板S
UB1、上部透明ガラス基板SUB2の外側の表面に形
成されている。The respective layers of the alignment films ORI1 and ORI2, the transparent pixel electrode ITO1, the common transparent pixel electrode ITO2, and the insulating film GI are formed inside the seal material SL. The polarizing plates POL1 and POL2 are lower transparent glass substrates S, respectively.
It is formed on the outer surface of the UB1 and the upper transparent glass substrate SUB2.
【0019】液晶LCは液晶分子の向きを設定する下部
配向膜ORI1と上部配向膜ORI2との間に封入さ
れ、シール材SLによってシールされている。The liquid crystal LC is enclosed between a lower alignment film ORI1 and an upper alignment film ORI2 that set the orientation of liquid crystal molecules, and is sealed by a sealing material SL.
【0020】下部配向膜ORI1は下部透明ガラス基板
SUB1側の保護膜PSV1の上部に形成される。The lower alignment film ORI1 is formed on the protective film PSV1 on the lower transparent glass substrate SUB1 side.
【0021】上部透明ガラス基板SUB2の内側(液晶
LC側)の表面には、遮光膜BM、カラーフィルタFI
L、保護膜PSV2、共通透明画素電極ITO2(CO
M)および上部配向膜ORI2が順次積層して設けられ
ている。On the inner surface (liquid crystal LC side) of the upper transparent glass substrate SUB2, a light shielding film BM and a color filter FI are provided.
L, protective film PSV2, common transparent pixel electrode ITO2 (CO
M) and the upper alignment film ORI2 are sequentially stacked.
【0022】この液晶表示装置は下部透明ガラス基板S
UB1側、上部透明ガラス基板SUB2側のそれぞれの
層を別々に形成し、その後下部透明ガラス基板SUB1
と上部透明ガラス基板SUB2とを重ね合わせ、下部透
明ガラス基板SUB1と上部透明ガラス基板SUB2と
の間に液晶LCを封入することによって組み立てられ
る。This liquid crystal display device has a lower transparent glass substrate S.
Layers on the UB1 side and the upper transparent glass substrate SUB2 side are separately formed, and then the lower transparent glass substrate SUB1 is formed.
And the upper transparent glass substrate SUB2 are overlapped with each other, and the liquid crystal LC is sealed between the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2.
【0023】(薄膜トランジスタTFT)薄膜トランジ
スタTFTは、ゲート電極GTに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。(Thin Film Transistor TFT) The thin film transistor TFT operates so that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and the drain becomes small, and when the bias is zero, the channel resistance becomes large.
【0024】各画素の薄膜トランジスタTFTは、画素
内において2つ(複数)に分割され、薄膜トランジスタ
(分割薄膜トランジスタ)TFT1およびTFT2で構
成されている。薄膜トランジスタTFT1、TFT2の
それぞれは実質的に同一サイズ(チャネル長、チャネル
幅が同じ)で構成されている。この分割された薄膜トラ
ンジスタTFT1、TFT2のそれぞれは、主にゲート
電極GT、ゲート絶縁膜GI、i型(真性、intrinsi
c、導電型決定不純物がドープされていない)非晶質シ
リコン(Si)からなるi型半導体層AS、一対のソー
ス電極SD1、ドレイン電極SD2で構成されている。
なお、ソース・ドレインは本来その間のバイアス極性に
よって決まり、この液晶表示装置の回路ではその極性は
動作中反転するので、ソース・ドレインは動作中入れ替
わると理解されたい。しかし、以下の説明では、便宜上
一方をソース、他方をドレインと固定して表現する。The thin film transistor TFT of each pixel is divided into two (plural) in the pixel and is composed of thin film transistors (divided thin film transistors) TFT1 and TFT2. Each of the thin film transistors TFT1 and TFT2 has substantially the same size (channel length and channel width are the same). Each of the divided thin film transistors TFT1 and TFT2 mainly includes a gate electrode GT, a gate insulating film GI, and an i-type (intrinsic, intrinsic
c, i-type semiconductor layer AS made of amorphous silicon (Si) which is not doped with conductivity determining impurities, a pair of source electrode SD1 and drain electrode SD2.
It should be understood that the source and drain are originally determined by the bias polarity between them, and the polarity is inverted during operation in the circuit of this liquid crystal display device, so it should be understood that the source and drain are switched during operation. However, in the following description, for convenience, one is fixed as the source and the other is fixed as the drain.
【0025】(ゲート電極GT)ゲート電極GTは図8
(図2の第2導電膜g2およびi型半導体層ASのみを
描いた平面図)に詳細に示すように、走査信号線GLか
ら垂直方向(図2および図8において上方向)に突出す
る形状で構成されている(T字形状に分岐されてい
る)。ゲート電極GTは薄膜トランジスタTFT1、T
FT2のそれぞれの形成領域まで突出するように構成さ
れている。薄膜トランジスタTFT1、TFT2のそれ
ぞれのゲート電極GTは、一体に(共通ゲート電極とし
て)構成されており、走査信号線GLに連続して形成さ
れている。ゲート電極GTは、単層の第2導電膜g2で
構成する。第2導電膜g2はたとえばスパッタで形成さ
れたアルミニウム膜を用い、1000〜5500Å程度
の膜厚で形成する。また、ゲート電極GT上にはアルミ
ニウムの陽極酸化膜AOFが設けられている。(Gate Electrode GT) The gate electrode GT is shown in FIG.
As shown in detail in (a plan view illustrating only the second conductive film g2 and the i-type semiconductor layer AS in FIG. 2), a shape protruding in the vertical direction (upward in FIGS. 2 and 8) from the scanning signal line GL. (It is branched into a T shape). The gate electrode GT is a thin film transistor TFT1, T
It is configured to project to the respective formation regions of the FT2. The gate electrodes GT of the thin film transistors TFT1 and TFT2 are integrally configured (as a common gate electrode) and are formed continuously with the scanning signal line GL. The gate electrode GT is composed of a single-layer second conductive film g2. The second conductive film g2 is, for example, an aluminum film formed by sputtering, and is formed with a film thickness of about 1000 to 5500Å. An aluminum anodic oxide film AOF is provided on the gate electrode GT.
【0026】このゲート電極GTは図2、図3および図
8に示されているように、i型半導体層ASを完全に覆
うよう(下方からみて)それより大き目に形成される。
したがって、下部透明ガラス基板SUB1の下方に蛍光
灯等のバックライトBLを取り付けた場合、この不透明
なアルミニウムからなるゲート電極GTが影となって、
i型半導体層ASにはバックライト光が当たらず、光照
射による導電現象すなわち薄膜トランジスタTFTのオ
フ特性劣化は起きにくくなる。なお、ゲート電極GTの
本来の大きさは、ソース電極SD1とドレイン電極SD
2との間をまたがるに最低限必要な(ゲート電極GTと
ソース電極SD1、ドレイン電極SD2との位置合わせ
余裕分も含めて)幅を持ち、チャネル幅Wを決めるその
奥行き長さはソース電極SD1とドレイン電極SD2と
の間の距離(チャネル長)Lとの比、すなわち相互コン
ダクタンスgmを決定するファクタW/Lをいくつにする
かによって決められる。As shown in FIGS. 2, 3 and 8, the gate electrode GT is formed larger than it so as to completely cover the i-type semiconductor layer AS (as viewed from below).
Therefore, when a backlight BL such as a fluorescent lamp is attached below the lower transparent glass substrate SUB1, the gate electrode GT made of opaque aluminum becomes a shadow,
The i-type semiconductor layer AS is not exposed to the backlight light, so that the conduction phenomenon due to the light irradiation, that is, the off-characteristic deterioration of the thin film transistor TFT is less likely to occur. The original size of the gate electrode GT is the source electrode SD1 and the drain electrode SD.
2 has a minimum width (including the alignment allowance between the gate electrode GT and the source electrode SD1 and the drain electrode SD2) for straddling the source electrode SD1 and the source electrode SD1. It is determined by the ratio of the distance (channel length) L between the drain electrode SD2 and the drain electrode SD2, that is, the factor W / L that determines the mutual conductance gm.
【0027】この液晶表示装置におけるゲート電極GT
の大きさはもちろん、上述した本来の大きさよりも大き
くされる。Gate electrode GT in this liquid crystal display device
Of course is made larger than the original size described above.
【0028】また、図1に示すゲート電極GTの端部と
薄膜トランジスタTFT1のi型半導体層ASの端部と
の距離l1を13μmとしている。そして、図14に示
すi型半導体層ASと遮光膜BMとの距離l2を8.3
μmとしている。The distance l 1 between the end of the gate electrode GT shown in FIG. 1 and the end of the i-type semiconductor layer AS of the thin film transistor TFT1 is set to 13 μm. The distance l 2 between the i-type semiconductor layer AS and the light shielding film BM shown in FIG. 14 is set to 8.3.
μm.
【0029】図15は距離l2が8.3μmの場合の、
ゲート電極GTの端部からの距離とゲート電極GTの端
部に照射される光の照度を1としたときのゲート電極G
T上の照度との関係を示すグラフである。このグラフか
ら明らかなように、ゲート電極GTの端部からの距離が
小さいときには、遮光膜BMによって反射された反射光
がゲート電極GT上に照射されるから、ゲート電極GT
上の照度は大きいが、ゲート電極GTの端部からの距離
が大きくなるに従い、遮光膜BMによって反射された反
射光がゲート電極GT上に照射されなくなるから、ゲー
ト電極GT上の照度は次第に小さくなり、ゲート電極G
Tの端部からの距離が13μmのときにはゲート電極G
T上の照度は0になる。したがって、距離l1を13μ
mとし、距離l2を8.3μmとしたときには、下部透
明ガラス基板SUB1側から入射した光が上部透明ガラ
ス基板SUB2に形成された遮光膜BMによって反射さ
れたとしても、その反射光がi型半導体層ASには照射
されないから、薄膜トランジスタTFT1に光電流が発
生することがない。このため、薄膜トランジスタTFT
1のオフ抵抗が低下しないから、輝度が変化することが
ないので、輝度むらが発生することはない。FIG. 15 shows that when the distance l 2 is 8.3 μm,
The gate electrode G when the distance from the end of the gate electrode GT and the illuminance of light irradiated to the end of the gate electrode GT are 1
It is a graph which shows the relationship with the illuminance on T. As is clear from this graph, when the distance from the end of the gate electrode GT is small, the reflected light reflected by the light shielding film BM irradiates the gate electrode GT, so the gate electrode GT
Although the illuminance above is large, as the distance from the end of the gate electrode GT increases, the reflected light reflected by the light-shielding film BM is no longer applied to the gate electrode GT, so the illuminance above the gate electrode GT gradually decreases. Becomes the gate electrode G
When the distance from the end of T is 13 μm, the gate electrode G
The illuminance on T becomes zero. Therefore, the distance l 1 is 13 μ
m and the distance l 2 is 8.3 μm, even if the light incident from the lower transparent glass substrate SUB1 side is reflected by the light shielding film BM formed on the upper transparent glass substrate SUB2, the reflected light is i-type. Since the semiconductor layer AS is not irradiated, no photocurrent is generated in the thin film transistor TFT1. Therefore, the thin film transistor TFT
Since the off resistance of No. 1 does not decrease, the brightness does not change, so that the uneven brightness does not occur.
【0030】(走査信号線GL)走査信号線GLは第2
導電膜g2で構成されている。この走査信号線GLの第
2導電膜g2はゲート電極GTの第2導電膜g2と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線GL上にはアルミニウムの陽極酸化膜A
OFが設けられている。(Scanning Signal Line GL) The scanning signal line GL is the second
It is composed of a conductive film g2. The second conductive film g2 of the scanning signal line GL is formed in the same manufacturing process as the second conductive film g2 of the gate electrode GT, and is integrally formed. An aluminum anodic oxide film A is formed on the scanning signal line GL.
OF is provided.
【0031】(絶縁膜GI)絶縁膜GIは薄膜トランジ
スタTFT1、TFT2のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜GIはゲート電極GTおよび走査
信号線GLの上層に形成されている。絶縁膜GIはたと
えばプラズマCVDで形成された窒化シリコン膜を用
い、1200〜2700Åの膜厚(この液晶表示装置で
は、2000Å程度の膜厚)で形成する。(Insulating Film GI) The insulating film GI is used as the gate insulating film of each of the thin film transistors TFT1 and TFT2. The insulating film GI is formed on the gate electrode GT and the scanning signal line GL. The insulating film GI is, for example, a silicon nitride film formed by plasma CVD, and is formed with a film thickness of 1200 to 2700Å (in this liquid crystal display device, a film thickness of about 2000Å).
【0032】(i型半導体層AS)i型半導体層AS
は、図8に示すように、複数に分割された薄膜トランジ
スタTFT1、TFT2のそれぞれのチャネル形成領域
として使用される。i型半導体層ASは非晶質シリコン
膜または多結晶シリコン膜で形成し、200〜2200
Åの膜厚(この液晶表示装置では、2000Å程度の膜
厚)で形成する。(I-type semiconductor layer AS) i-type semiconductor layer AS
Is used as a channel forming region of each of the thin film transistors TFT1 and TFT2 divided into a plurality of parts, as shown in FIG. The i-type semiconductor layer AS is formed of an amorphous silicon film or a polycrystalline silicon film and has a thickness of 200 to 2200.
It is formed with a film thickness of Å (a film thickness of about 2000 Å in this liquid crystal display device).
【0033】このi型半導体層ASは、供給ガスの成分
を変えてSi3N4からなるゲート絶縁膜として使用され
る絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもそのプラズマCVD装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン(P)を2.5%ドープしたN(+)型半導体層d
0(図3)も同様に連続して200〜500Åの膜厚
(この液晶表示装置では、300Å程度の膜厚)で形成
される。しかる後、下部透明ガラス基板SUB1はCV
D装置から外に取り出され、写真処理技術によりN(+)
型半導体層d0およびi型半導体層ASは図2、図3お
よび図8に示すように独立した島状にパターニングされ
る。This i-type semiconductor layer AS is continuously formed by the same plasma CVD apparatus and the same plasma as the formation of the insulating film GI used as a gate insulating film made of Si 3 N 4 by changing the components of the supply gas. It is formed without being exposed to the outside from the CVD device. In addition, phosphorus (P) for ohmic contact is doped with 2.5% N (+) type semiconductor layer d.
0 (FIG. 3) is similarly continuously formed with a film thickness of 200 to 500 Å (in this liquid crystal display device, a film thickness of about 300 Å). After that, the lower transparent glass substrate SUB1 is CV
It is taken out from the D device and is N (+) by the photo processing technology.
The type semiconductor layer d0 and the i-type semiconductor layer AS are patterned into independent islands as shown in FIGS. 2, 3 and 8.
【0034】i型半導体層ASは、図2および図8に詳
細に示すように、走査信号線GLと映像信号線DLとの
交差部(クロスオーバ部)の両者間にも設けられてい
る。この交差部のi型半導体層ASは交差部における走
査信号線GLと映像信号線DLとの短絡を低減する。As shown in detail in FIGS. 2 and 8, the i-type semiconductor layer AS is also provided between both the intersections (crossover portions) of the scanning signal lines GL and the video signal lines DL. The i-type semiconductor layer AS at the intersection reduces the short circuit between the scanning signal line GL and the video signal line DL at the intersection.
【0035】(透明画素電極ITO1)透明画素電極I
TO1は液晶表示部の画素電極の一方を構成する。(Transparent Pixel Electrode ITO1) Transparent Pixel Electrode I
TO1 constitutes one of the pixel electrodes of the liquid crystal display section.
【0036】透明画素電極ITO1は薄膜トランジスタ
TFT1のソース電極SD1および薄膜トランジスタT
FT2のソース電極SD1に接続されている。このた
め、薄膜トランジスタTFT1、TFT2のうちの1つ
たとえば薄膜トランジスタTFT1に欠陥が発生したと
きには、製造工程においてレーザ光等によって、薄膜ト
ランジスタTFT1と映像信号線DLとを切り離すとと
もに、薄膜トランジスタTFT1と透明画素電極ITO
1とを切り離せば、点欠陥、線欠陥にはならず、しかも
2つの薄膜トランジスタTFT1、TFT2に同時に欠
陥が発生することはほとんどないから、点欠陥が発生す
る確率を極めて小さくすることができる。The transparent pixel electrode ITO1 is the source electrode SD1 of the thin film transistor TFT1 and the thin film transistor T1.
It is connected to the source electrode SD1 of FT2. Therefore, when a defect occurs in one of the thin film transistors TFT1 and TFT2, for example, the thin film transistor TFT1, the thin film transistor TFT1 and the video signal line DL are separated from each other by a laser beam or the like in the manufacturing process, and the thin film transistor TFT1 and the transparent pixel electrode ITO are separated.
If it is separated from 1, the point defect and the line defect do not occur, and the two thin film transistors TFT1 and TFT2 almost never simultaneously have a defect, so that the probability of the point defect occurring can be made extremely small.
【0037】透明画素電極ITO1は第1導電膜d1に
よって構成されており、この第1導電膜d1はスパッタ
リングで形成された透明導電膜(Indium-Tin-Oxide I
TO:ネサ膜)からなり、1000〜2000Åの膜厚
(この液晶表示装置では、1400Å程度の膜厚)で形
成される。The transparent pixel electrode ITO1 is composed of a first conductive film d1, which is a transparent conductive film (Indium-Tin-Oxide I) formed by sputtering.
(TO: Nesa film), and is formed with a film thickness of 1000 to 2000Å (in this liquid crystal display device, a film thickness of about 1400Å).
【0038】(ソース電極SD1、ドレイン電極SD
2)複数に分割された薄膜トランジスタTFT1、TF
T2のそれぞれのソース電極SD1とドレイン電極SD
2とは、図2、図3および図9(図2の第1〜第3導電
膜d1〜d3のみを描いた平面図)で詳細に示すよう
に、i型半導体層AS上にそれぞれ離隔して設けられて
いる。(Source electrode SD1, drain electrode SD
2) Thin film transistors TFT1, TF divided into a plurality of parts
Source electrode SD1 and drain electrode SD of T2
2 is separated from each other on the i-type semiconductor layer AS, as shown in detail in FIGS. 2, 3 and 9 (plan views in which only the first to third conductive films d1 to d3 of FIG. 2 are drawn). Are provided.
【0039】ソース電極SD1、ドレイン電極SD2の
それぞれは、N(+)型半導体層d0に接触する下層側か
ら、第2導電膜d2、第3導電膜d3を順次重ね合わせ
て構成されている。ソース電極SD1の第2導電膜d2
および第3導電膜d3は、ドレイン電極SD2の第2導
電膜d2および第3導電膜d3と同一製造工程で形成さ
れる。Each of the source electrode SD1 and the drain electrode SD2 is formed by sequentially superposing a second conductive film d2 and a third conductive film d3 from the lower layer side in contact with the N (+) type semiconductor layer d0. Second conductive film d2 of the source electrode SD1
The third conductive film d3 is formed in the same manufacturing process as the second conductive film d2 and the third conductive film d3 of the drain electrode SD2.
【0040】第2導電膜d2はスパッタで形成したクロ
ム膜を用い、500〜1000Åの膜厚(この液晶表示
装置では、600Å程度の膜厚)で形成する。クロム膜
は膜厚を厚く形成するとストレスが大きくなるので、2
000Å程度の膜厚を越えない範囲で形成する。クロム
膜はN(+)型半導体層d0との接触が良好である。クロ
ム膜は後述する第3導電膜d3のアルミニウムがN(+)
型半導体層d0に拡散することを防止するいわゆるバリ
ア層を構成する。第2導電膜d2として、クロム膜の他
に高融点金属(Mo、Ti、Ta、W)膜、高融点金属
シリサイド(MoSi2、TiSi2、TaSi2、WS
i2)膜を用いてもよい。The second conductive film d2 is a chromium film formed by sputtering and is formed to have a film thickness of 500 to 1000 Å (in this liquid crystal display device, a film thickness of about 600 Å). If the chrome film is made thick, the stress increases, so 2
It is formed in a range not exceeding the film thickness of about 000Å. The chromium film has good contact with the N (+) type semiconductor layer d0. In the chromium film, the aluminum of the third conductive film d3 described later is N (+)
A so-called barrier layer that prevents diffusion into the type semiconductor layer d0 is formed. As the second conductive film d2, a refractory metal (Mo, Ti, Ta, W) film, refractory metal silicide (MoSi 2 , TiSi 2 , TaSi 2 , WS) other than the chromium film is used.
i 2 ) Membranes may be used.
【0041】第3導電膜d3はアルミニウムのスパッタ
リングで3000〜5000Åの膜厚(この液晶表示装
置では、4000Å程度の膜厚)に形成される。アルミ
ニウム膜はクロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極SD1、ドレイ
ン電極SD2および映像信号線DLの抵抗値を低減する
ように構成されている。第3導電膜d3としてアルミニ
ウム膜の他にシリコンや銅(Cu)を添加物として含有
させたアルミニウム膜を用いてもよい。The third conductive film d3 is formed by sputtering aluminum to a film thickness of 3000 to 5000Å (in this liquid crystal display device, a film thickness of about 4000Å). The aluminum film has less stress than the chromium film, can be formed to have a thick film thickness, and is configured to reduce the resistance values of the source electrode SD1, the drain electrode SD2, and the video signal line DL. As the third conductive film d3, an aluminum film containing silicon or copper (Cu) as an additive may be used instead of the aluminum film.
【0042】第2導電膜d2、第3導電膜d3を写真処
理で同時にパターニングした後、同じ写真処理用マスク
を用いて、あるいは第2導電膜d2、第3導電膜d3を
マスクとして、N(+)型半導体層d0が除去される。つ
まり、i型半導体層AS上に残っていたN(+)型半導体
層d0は第2導電膜d2、第3導電膜d3以外の部分が
セルフアラインで除去される。このとき、N(+)型半導
体層d0はその厚さ分は全て除去されるようエッチング
されるので、i型半導体層ASも若干その表面部分がエ
ッチングされるが、その程度はエッチング時間で制御す
ればよい。After patterning the second conductive film d2 and the third conductive film d3 at the same time by photo processing, N (() is formed by using the same photo processing mask or by using the second conductive film d2 and the third conductive film d3 as masks. The +) type semiconductor layer d0 is removed. That is, in the N (+) type semiconductor layer d0 remaining on the i type semiconductor layer AS, the portions other than the second conductive film d2 and the third conductive film d3 are removed by self-alignment. At this time, since the N (+) type semiconductor layer d0 is etched so that the entire thickness thereof is removed, the surface of the i type semiconductor layer AS is slightly etched, but the degree is controlled by the etching time. do it.
【0043】ソース電極SD1は透明画素電極ITO1
に接続されている。ソース電極SD1は、i型半導体層
ASの段差形状(第2導電膜g2の膜厚、陽極酸化膜A
OFの膜厚、i型半導体層ASの膜厚およびN(+)型半
導体層d0の膜厚を加算した膜厚に相当する段差)に沿
って構成されている。具体的には、ソース電極SD1
は、i型半導体層ASの段差形状に沿って形成された第
2導電膜d2と、この第2導電膜d2の上部に形成した
第3導電膜d3とで構成されている。ソース電極SD1
の第3導電膜d3は第2導電膜d2のクロム膜がストレ
スの増大から厚く形成できず、i型半導体層ASの段差
形状を乗り越えられないので、このi型半導体層ASを
乗り越えるために構成されている。つまり、第3導電膜
d3は厚く形成することでステップカバレッジを向上し
ている。第3導電膜d3は厚く形成できるので、ソース
電極SD1の抵抗値(ドレイン電極SD2や映像信号線
DLについても同様)の低減に大きく寄与している。The source electrode SD1 is the transparent pixel electrode ITO1.
It is connected to the. The source electrode SD1 has a step shape of the i-type semiconductor layer AS (the thickness of the second conductive film g2, the anodic oxide film A).
It is formed along the film thickness of the OF, the film thickness of the i-type semiconductor layer AS, and the film thickness of the N (+)-type semiconductor layer d0). Specifically, the source electrode SD1
Is composed of a second conductive film d2 formed along the step shape of the i-type semiconductor layer AS and a third conductive film d3 formed on the second conductive film d2. Source electrode SD1
The third conductive film d3 cannot be formed thick due to the increased stress of the chromium film of the second conductive film d2 and cannot overcome the step shape of the i-type semiconductor layer AS. Has been done. That is, the step coverage is improved by forming the third conductive film d3 thick. Since the third conductive film d3 can be formed thick, it greatly contributes to the reduction of the resistance value of the source electrode SD1 (the same applies to the drain electrode SD2 and the video signal line DL).
【0044】(保護膜PSV1)薄膜トランジスタTF
Tおよび透明画素電極ITO1上には保護膜PSV1が
設けられている。保護膜PSV1は主に薄膜トランジス
タTFTを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜PSV1はたとえばプラズマCVD装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、1μ
m程度の膜厚で形成する。(Protective film PSV1) Thin film transistor TF
A protective film PSV1 is provided on the T and the transparent pixel electrode ITO1. The protective film PSV1 is formed mainly for protecting the thin film transistor TFT from moisture and the like,
Use one with high transparency and good moisture resistance. The protective film PSV1 is formed of, for example, a silicon oxide film or a silicon nitride film formed by a plasma CVD apparatus, and has a thickness of 1 μm.
It is formed with a film thickness of about m.
【0045】(ゲート端子GTM、ドレイン端子DT
M)図5に示すように、ゲート端子GTMは第1導電膜
g1と第1導電膜d1とで構成されている。(Gate terminal GTM, drain terminal DT
M) As shown in FIG. 5, the gate terminal GTM is composed of a first conductive film g1 and a first conductive film d1.
【0046】また、図6に示すように、ドレイン端子D
TMは第1導電膜g1と第1導電膜d1とで構成されて
いる。Further, as shown in FIG. 6, the drain terminal D
TM is composed of a first conductive film g1 and a first conductive film d1.
【0047】第1導電膜g1はたとえばスパッタで形成
されたクロム(Cr)膜を用い、1000Å程度の膜厚
で形成する。The first conductive film g1 is formed of a chromium (Cr) film formed by sputtering, for example, and has a film thickness of about 1000 Å.
【0048】(遮光膜BM)上部透明ガラス基板SUB
2側には、外部光(図3では上方からの光)がチャネル
形成領域として使用されるi型半導体層ASに入射され
ないように、遮光膜BMが設けられ、遮光膜BMは図1
0のハッチングに示すようなパターンとされている。な
お、図10は図2におけるITO膜からなる第1導電膜
d1、カラーフィルタFILおよび遮光膜BMのみを描
いた平面図である。遮光膜BMは光に対する遮蔽性が高
いたとえばアルミニウム膜やクロム膜等で形成されてお
り、この液晶表示装置ではクロム膜がスパッタリングで
1300Å程度の膜厚に形成される。(Light-shielding film BM) Upper transparent glass substrate SUB
A light-shielding film BM is provided on the second side so that external light (light from above in FIG. 3) does not enter the i-type semiconductor layer AS used as a channel formation region.
The pattern has a hatching of 0. 10 is a plan view showing only the first conductive film d1 made of the ITO film, the color filter FIL and the light shielding film BM in FIG. The light-shielding film BM is formed of, for example, an aluminum film or a chrome film having a high light-shielding property, and in this liquid crystal display device, the chrome film is formed by sputtering to a film thickness of about 1300 Å.
【0049】したがって、薄膜トランジスタTFT1、
TFT2のi型半導体層ASは上下にある遮光膜BMお
よび大き目のゲート電極GTによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。遮光膜BMは図10のハッチング部分で示す
ように、画素の周囲に形成され、つまり遮光膜BMは格
子状に形成され(ブラックマトリクス)、この格子で1
画素の有効表示領域が仕切られている。したがって、各
画素の輪郭が遮光膜BMによってはっきりとし、コント
ラストが向上する。つまり、遮光膜BMはi型半導体層
ASに対する遮光とブラックマトリクスとの2つの機能
をもつ。Therefore, the thin film transistors TFT1 and
The i-type semiconductor layer AS of the TFT 2 is sandwiched by the upper and lower light-shielding films BM and the large gate electrode GT, and that portion is not exposed to external natural light or backlight light. As shown by the hatched portion in FIG. 10, the light-shielding film BM is formed around the pixel, that is, the light-shielding film BM is formed in a grid shape (black matrix), and this grid forms 1
The effective display area of the pixel is divided. Therefore, the contour of each pixel is made clear by the light shielding film BM, and the contrast is improved. That is, the light blocking film BM has two functions of blocking the i-type semiconductor layer AS and serving as a black matrix.
【0050】また、透明画素電極ITO1のラビング方
向の根本側のエッジ部に対向する部分(図2右下部分)
が遮光膜BMによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないの
で、表示特性が劣化することはない。A portion facing the edge portion of the transparent pixel electrode ITO1 on the base side in the rubbing direction (lower right portion in FIG. 2).
Since the light is shielded by the light shielding film BM, even if a domain is generated in the above portion, the domain cannot be seen, so that the display characteristics are not deteriorated.
【0051】なお、バックライトを上部透明ガラス基板
SUB2側に取り付け、下部透明ガラス基板SUB1を
観察側(外部露出側)とすることもできる。The backlight may be attached to the upper transparent glass substrate SUB2 side and the lower transparent glass substrate SUB1 may be the observation side (externally exposed side).
【0052】(カラーフィルタFIL)カラーフィルタ
FILはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタF
ILは画素に対向する位置にストライプ状に形成され
(図11)、染め分けられている(図11は図7の第1
導電膜膜d1、遮光膜BMおよびカラーフィルタFIL
のみを描いたもので、B、R、Gの各カラーフィルター
FILはそれぞれ、45°、135°、クロスのハッチ
を施してある)。カラーフィルタFILは図10に示す
ように透明画素電極ITO1の全てを覆うように大き目
に形成され、遮光膜BMはカラーフィルタFILおよび
透明画素電極ITO1のエッジ部分と重なるよう透明画
素電極ITO1の周縁部より内側に形成されている。(Color Filter FIL) The color filter FIL is formed by coloring a dyeing base material made of a resin material such as acrylic resin with a dye. Color filter F
The ILs are formed in stripes at positions facing the pixels (FIG. 11) and are dyed separately (FIG. 11 is the first in FIG. 7).
Conductive film d1, light-shielding film BM and color filter FIL
(B, R, G color filters FIL are 45 °, 135 °, and cross hatched respectively). As shown in FIG. 10, the color filter FIL is formed to have a large size so as to cover the entire transparent pixel electrode ITO1, and the light-shielding film BM overlaps with the edge portions of the color filter FIL and the transparent pixel electrode ITO1. It is formed inside.
【0053】カラーフィルタFILは次のように形成す
ることができる。まず、上部透明ガラス基板SUB2の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタRを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタG、青色フィルタBを順次形成
する。The color filter FIL can be formed as follows. First, a dyeing base material is formed on the surface of the upper transparent glass substrate SUB2, and the dyeing base material other than the red filter forming region is removed by a photolithography technique. After that, the dyed substrate is dyed with a red dye and a fixing process is performed to form a red filter R. Next, the green filter G and the blue filter B are sequentially formed by performing the same process.
【0054】(保護膜PSV2)保護膜PSV2はカラ
ーフィルタFILを異なる色に染め分けた染料が液晶L
Cに漏れることを防止するために設けられている。保護
膜PSV2はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。(Protective Film PSV2) In the protective film PSV2, the liquid crystal L is a dye in which the color filter FIL is dyed in different colors.
It is provided to prevent leakage to C. The protective film PSV2 is formed of a transparent resin material such as acrylic resin or epoxy resin.
【0055】(共通透明画素電極ITO2)共通透明画
素電極ITO2は、下部透明ガラス基板SUB1側に画
素ごとに設けられた透明画素電極ITO1に対向し、液
晶LCの光学的な状態は各画素電極ITO1と共通透明
画素電極ITO2との間の電位差(電界)に応答して変
化する。この共通透明画素電極ITO2にはコモン電圧
Vcomが印加されるように構成されている。コモン電圧
Vcomは映像信号線DLに印加されるロウレベルの駆動
電圧Vdminとハイレベルの駆動電圧Vdmaxとの中間電
位である。(Common Transparent Pixel Electrode ITO2) The common transparent pixel electrode ITO2 faces the transparent pixel electrode ITO1 provided for each pixel on the lower transparent glass substrate SUB1 side, and the liquid crystal LC is in the optical state of each pixel electrode ITO1. And the common transparent pixel electrode ITO2 change in response to a potential difference (electric field). A common voltage Vcom is applied to the common transparent pixel electrode ITO2. The common voltage Vcom is an intermediate potential between the low level drive voltage Vdmin and the high level drive voltage Vdmax applied to the video signal line DL.
【0056】(表示装置全体等価回路)表示マトリクス
部の等価回路とその周辺回路の結線図を図12に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ARは複数の画素を二次元状に配列し
たマトリクス・アレイである。(Equivalent Circuit of Entire Display Device) FIG. 12 shows a wiring diagram of an equivalent circuit of the display matrix portion and its peripheral circuits.
Although the figure is a circuit diagram, it is drawn corresponding to the actual geometrical arrangement. AR is a matrix array in which a plurality of pixels are two-dimensionally arranged.
【0057】図中、Xは映像信号線DLを意味し、添字
G、BおよびRがそれぞれ緑、青および赤画素に対応し
て付加されている。Yは走査信号線GLを意味し、添字
1,2,3,…,endは走査タイミングの順序に従って
付加されている。In the figure, X means a video signal line DL, and subscripts G, B and R are added corresponding to green, blue and red pixels, respectively. Y represents the scanning signal line GL, and subscripts 1, 2, 3, ..., End are added according to the order of scanning timing.
【0058】映像信号線X(添字省略)は交互に上側
(または奇数)映像信号駆動回路He、下側(または偶
数)映像信号駆動回路Hoに接続されている。The video signal lines X (subscripts omitted) are alternately connected to the upper (or odd) video signal drive circuit He and the lower (or even) video signal drive circuit Ho.
【0059】走査信号線Y(添字省略)は垂直走査回路
Vに接続されている。The scanning signal line Y (subscript omitted) is connected to the vertical scanning circuit V.
【0060】SUPは1つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト(上
位演算処理装置)からのCRT(陰極線管)用の情報を
TFT液晶表示装置用の情報に交換する回路を含む回路
である。The SUP is a TFT liquid crystal display device for displaying information for a CRT (cathode ray tube) from a power supply circuit or a host (upper processing unit) for obtaining a stabilized voltage source obtained by dividing a plurality of voltages from one voltage source. It is a circuit including a circuit for exchanging information for use.
【0061】(保持容量素子Caddの構造)透明画素電
極ITO1は、薄膜トランジスタTFTと接続される端
部と反対側の端部において、隣りの走査信号線GLと重
なるように形成されている。この重ね合わせは、図4か
らも明らかなように、透明画素電極ITO1を一方の電
極PL2とし、隣りの走査信号線GLを他方の電極PL
1とする保持容量素子(静電容量素子)Caddを構成す
る。この保持容量素子Caddの誘電体膜は、薄膜トラン
ジスタTFTのゲート絶縁膜として使用される絶縁膜G
Iおよび陽極酸化膜AOFで構成されている。(Structure of Storage Capacitance Element Cadd) The transparent pixel electrode ITO1 is formed so as to overlap the adjacent scanning signal line GL at the end opposite to the end connected to the thin film transistor TFT. In this superposition, as is clear from FIG. 4, the transparent pixel electrode ITO1 is used as one electrode PL2 and the adjacent scanning signal line GL is used as the other electrode PL.
A holding capacitance element (electrostatic capacitance element) Cadd which is 1 is configured. The dielectric film of the storage capacitor Cadd is an insulating film G used as a gate insulating film of the thin film transistor TFT.
I and the anodic oxide film AOF.
【0062】保持容量素子Caddは、図8からも明らか
なように、走査信号線GLの第2導電膜g2の幅を広げ
た部分に形成されている。なお、映像信号線DLと交差
する部分の第2導電膜g2は映像信号線DLとの短絡の
確率を小さくするため細くされている。As is apparent from FIG. 8, the storage capacitor element Cadd is formed in a portion where the width of the second conductive film g2 of the scanning signal line GL is widened. The second conductive film g2 at the portion intersecting the video signal line DL is thinned in order to reduce the probability of short circuit with the video signal line DL.
【0063】保持容量素子Caddを構成するために重ね
合わされる透明画素電極ITO1と電極PL1との間の
一部には、ソース電極SD1と同様に、段差形状を乗り
越える際に透明画素電極ITO1が断線しないように、
第2導電膜d2および第3導電膜d3で構成された島領
域が設けられている。この島領域は、透明画素電極IT
O1の面積(開口率)を低下しないように、できる限り
小さく構成する。As in the case of the source electrode SD1, the transparent pixel electrode ITO1 is broken at a portion between the transparent pixel electrode ITO1 and the electrode PL1 which are overlapped to form the storage capacitor element Cadd, when the stepped shape is overcome. So as not to,
An island region including the second conductive film d2 and the third conductive film d3 is provided. This island region is a transparent pixel electrode IT
The area of O1 (aperture ratio) is made as small as possible so as not to decrease.
【0064】(保持容量素子Caddの等価回路とその動
作)図2に示される画素の等価回路を図13に示す。図
13において、Cgsは薄膜トランジスタTFTのゲート
電極GTとソース電極SD1との間に形成される寄生容
量である。寄生容量Cgsの誘電体膜は絶縁膜GIおよび
陽極酸化膜AOFである。Cpixは透明画素電極ITO
1(PIX)と共通透明画素電極ITO2(COM)と
の間に形成される液晶容量である。液晶容量Cpixの誘
電体膜は液晶LC、保護膜PSV1および配向膜ORI
1、ORI2である。Vlcは中点電位である。(Equivalent Circuit of Retaining Capacitance Element Cadd and Its Operation) FIG. 13 shows an equivalent circuit of the pixel shown in FIG. In FIG. 13, Cgs is a parasitic capacitance formed between the gate electrode GT and the source electrode SD1 of the thin film transistor TFT. The dielectric film having the parasitic capacitance Cgs is the insulating film GI and the anodic oxide film AOF. Cpix is a transparent pixel electrode ITO
A liquid crystal capacitor formed between 1 (PIX) and the common transparent pixel electrode ITO2 (COM). The dielectric film of the liquid crystal capacitance Cpix is the liquid crystal LC, the protective film PSV1 and the alignment film ORI.
1 and ORI2. Vlc is the midpoint potential.
【0065】保持容量素子Caddは、薄膜トランジスタ
TFTがスイッチングするとき、中点電位(画素電極電
位)Vlcに対するゲート電位変化ΔVgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。The storage capacitor element Cadd functions to reduce the influence of the gate potential change ΔVg on the midpoint potential (pixel electrode potential) Vlc when the thin film transistor TFT switches. This can be expressed by the following equation.
【0066】ΔVlc={Cgs/(Cgs+Cadd+Cpix)}×Δ
Vgここで、ΔVlcはΔVgによる中点電位の変化分を表
わす。この変化分ΔVlcは液晶LCに加わる直流成分の
原因となるが、保持容量Caddを大きくすればする程、
その値を小さくすることができる。また、保持容量素子
Caddは放電時間を長くする作用もあり、薄膜トランジ
スタTFTがオフした後の映像情報を長く蓄積する。液
晶LCに印加される直流成分の低減は、液晶LCの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
いわゆる焼き付きを低減することができる。ΔVlc = {Cgs / (Cgs + Cadd + Cpix)} × Δ
Vg Here, ΔVlc represents the change in the midpoint potential due to ΔVg. This change ΔVlc causes a direct current component added to the liquid crystal LC, but the larger the holding capacitance Cadd, the more
The value can be reduced. Further, the storage capacitor element Cadd also has a function of prolonging the discharge time, and accumulates image information for a long time after the thin film transistor TFT is turned off. The reduction of the DC component applied to the liquid crystal LC can improve the life of the liquid crystal LC and reduce so-called burn-in in which the previous image remains when the liquid crystal display screen is switched.
【0067】前述したように、ゲート電極GTはi型半
導体層ASを完全に覆うよう大きくされている分、ソー
ス電極SD1、ドレイン電極SD2とのオーバラップ面
積が増え、したがって寄生容量Cgsが大きくなり、中点
電位Vlcはゲート(走査)信号Vgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Cadd
を設けることによりこのデメリットも解消することがで
きる。As described above, since the gate electrode GT is made large enough to completely cover the i-type semiconductor layer AS, the overlap area with the source electrode SD1 and the drain electrode SD2 is increased, and the parasitic capacitance Cgs is increased accordingly. The reverse effect is that the midpoint potential Vlc is easily affected by the gate (scanning) signal Vg. However, the storage capacitor Cadd
By providing the above, this demerit can be eliminated.
【0068】保持容量素子Caddの保持容量は、画素の
書込特性から、液晶容量Cpixに対して4〜8倍(4・C
pix<Cadd<8・Cpix)、寄生容量Cgsに対して8〜3
2倍(8・Cgs<Cadd<32・Cgs)程度の値に設定す
る。The holding capacitance of the holding capacitance element Cadd is 4 to 8 times (4.C
pix <Cadd <8 · Cpix), 8 to 3 for parasitic capacitance Cgs
Set to a value about twice (8 · Cgs <Cadd <32 · Cgs).
【0069】(保持容量素子Cadd電極線の結線方法)
保持容量電極線としてのみ使用される初段の走査信号線
GL(Y0)は、図12に示すように、共通透明画素電
極ITO2(Vcom)に接続する。共通透明画素電極I
TO2は、図3に示すように、液晶表示装置の周縁部に
おいて銀ペースト材SLによって外部引出配線に接続さ
れている。しかも、この外部引出配線の一部の導電膜
(g1およびg2)は走査信号線GLと同一製造工程で
構成されている。この結果、最終段の保持容量電極線G
Lは、共通透明画素電極ITO2に簡単に接続すること
ができる。(Method of connecting the storage capacitor element Cadd electrode wire)
The first-stage scanning signal line GL (Y 0 ) used only as the storage capacitor electrode line is connected to the common transparent pixel electrode ITO2 (Vcom) as shown in FIG. Common transparent pixel electrode I
As shown in FIG. 3, TO2 is connected to the external lead wiring by the silver paste material SL at the peripheral portion of the liquid crystal display device. Moreover, a part of the conductive films (g1 and g2) of the external lead wiring are formed in the same manufacturing process as the scanning signal line GL. As a result, the last-stage storage capacitor electrode line G
L can be easily connected to the common transparent pixel electrode ITO2.
【0070】初段の保持容量電極線Y0は最終段の走査
信号線Yendに接続、Vcom以外の直流電位点(交流接地
点)に接続するかまたは垂直走査回路Vから1つ余分に
走査パルスY0を受けるように接続してもよい。The storage capacitor electrode line Y 0 in the first stage is connected to the scanning signal line Yend in the final stage, is connected to a DC potential point (AC ground point) other than Vcom, or one extra scanning pulse Y from the vertical scanning circuit V. You may connect to receive 0 .
【0071】つぎに、この発明に係る液晶表示装置の製
造方法について説明する。まず、7059ガラス(商品
名)からなる下部透明ガラス基板SUB1の両面に酸化
シリコン膜SIOをディップ処理により設けたのち、5
00℃、60分間のベークを行なう。つぎに、下部透明
ガラス基板SUB1上に膜厚が1100Åのクロムから
なる第1導電膜g1をスパッタリングにより設ける。つ
ぎに、エッチング液として硝酸第2セリウムアンモニウ
ム溶液を使用した写真蝕刻技術で第1導電膜g1を選択
的にエッチングすることによって、ゲート端子GTMお
よびドレイン端子DTMを形成するとともに、ゲート端
子GTMを接続する陽極酸化バスライン(図示せず)、
陽極酸化バスラインに接続された陽極酸化パッド(図示
せず)を形成する。つぎに、レジストを剥離液S502
(商品名)で除去したのち、O2アッシャーを1分間行
なう。つぎに、膜厚が2800Åのアルミニウム−パラ
ジウム、アルミニウム−シリコン、アルミニウム−シリ
コン−チタン、アルミニウム−シリコン−銅等からなる
第2導電膜g2をスパッタリングにより設ける。つぎ
に、エッチング液としてリン酸と硝酸と氷酢酸との混酸
を使用した写真蝕刻技術で第2導電膜g2を選択的にエ
ッチングすることにより、走査信号線GL、ゲート電極
GTおよび保持容量素子Caddの電極PL1を形成す
る。つぎに、ドライエッチング装置にSF6ガスを導入
して、シリコン等の残渣を除去したのち、レジストを除
去する。つぎに、陽極酸化用のレジストを設ける。つぎ
に、3%酒石酸をアンモニアによりpH7.0±0.5
に調整した溶液をエチレングリコール液で1:9に稀釈
した液からなる陽極酸化液中に下部透明ガラス基板SU
B1の陽極酸化すべき部分を浸漬し、陽極酸化パッドに
陽極酸化電圧を印加することにより、第2導電膜g2を
陽極酸化して、走査信号線GL、ゲート電極GTおよび
電極PL1上に膜厚が2000Åの陽極酸化膜AOFを
設ける。つぎに、プラズマCVD装置にアンモニアガ
ス、シランガス、窒素ガスを導入して、膜厚が2000
Åの窒化シリコン膜を設け、プラズマCVD装置にシラ
ンガス、水素ガスを導入して、膜厚が2000Åのi型
非晶質シリコン膜を設けたのち、プラズマCVD装置に
水素ガス、ホスフィンガスを導入して、膜厚が300Å
のN(+)型非晶質シリコン膜を設ける。つぎに、ドライ
エッチングガスとしてSF6、CCl4を使用した写真蝕
刻技術でN(+)型非晶質シリコン膜、i型非晶質シリコ
ン膜を選択的にエッチングすることにより、i型半導体
層ASを形成する。つぎに、レジストを除去したのち、
ドライエッチングガスとしてSF6を使用した写真蝕刻
技術で、窒化シリコン膜を選択的にエッチングすること
によって、絶縁膜GIを形成する。つぎに、レジストを
除去したのち、膜厚が1400ÅのITO膜からなる第
1導電膜d1をスパッタリングにより設ける。つぎに、
エッチング液として塩酸と硝酸との混酸を使用した写真
蝕刻技術で第1導電膜d1を選択的にエッチングするこ
とにより、ゲート端子GTM、ドレイン端子DTMの最
上層および透明画素電極ITO1を形成する。つぎに、
膜厚が600Åのクロムからなる第2導電膜d2をスパ
ッタリングにより設け、さらに膜厚が4000Åのアル
ミニウム−パラジウム、アルミニウム−シリコン、アル
ミニウム−シリコン−チタン、アルミニウム−シリコン
−銅等からなる第3導電膜d3をスパッタリングにより
設ける。つぎに、写真蝕刻技術で第2導電膜d2、第3
導電膜d3を同時に選択的にエッチングすることによ
り、映像信号線DL、ソース電極SD1、ドレイン電極
SD2を形成する。つぎに、レジストを除去する前に、
ドライエッチング装置にCCl4、SF6を導入して、N
(+)型非晶質シリコン膜を選択的にエッチングすること
により、N(+)型半導体層d0を形成する。つぎに、レ
ジストを除去したのち、O2アッシャーを1分間行な
う。つぎに、プラズマCVD装置にアンモニアガス、シ
ランガス、窒素ガスを導入して、膜厚が1μmの窒化シ
リコン膜を設ける。つぎに、ドライエッチングガスとし
てSF6を使用した写真蝕刻技術で窒化シリコン膜を選
択的にエッチングすることによって、保護膜PSV1を
形成する。Next, a method of manufacturing the liquid crystal display device according to the present invention will be described. First, a silicon oxide film SIO is provided on both surfaces of a lower transparent glass substrate SUB1 made of 7059 glass (trade name) by dip processing, and then 5
Bake at 00 ° C. for 60 minutes. Next, the first conductive film g1 made of chromium and having a film thickness of 1100Å is provided on the lower transparent glass substrate SUB1 by sputtering. Next, by selectively etching the first conductive film g1 by a photo-etching technique using a ceric ammonium nitrate solution as an etching solution, the gate terminal GTM and the drain terminal DTM are formed and the gate terminal GTM is connected. Anodizing bus line (not shown),
Form an anodizing pad (not shown) connected to the anodizing bus line. Next, the resist is stripped off with S502.
After removing with (trade name), O 2 asher is performed for 1 minute. Next, a second conductive film g2 made of aluminum-palladium, aluminum-silicon, aluminum-silicon-titanium, aluminum-silicon-copper or the like having a film thickness of 2800Å is provided by sputtering. Next, the second conductive film g2 is selectively etched by a photo-etching technique using a mixed acid of phosphoric acid, nitric acid, and glacial acetic acid as an etching solution, so that the scanning signal line GL, the gate electrode GT, and the storage capacitor element Cadd. The electrode PL1 of is formed. Next, SF 6 gas is introduced into the dry etching apparatus to remove residues such as silicon and then remove the resist. Next, a resist for anodic oxidation is provided. Next, 3% tartaric acid was added with ammonia to pH 7.0 ± 0.5.
The lower transparent glass substrate SU is placed in an anodizing solution consisting of a solution prepared by diluting the solution adjusted to 1: 9 with ethylene glycol solution.
By immersing the portion of B1 to be anodized and applying an anodizing voltage to the anodizing pad, the second conductive film g2 is anodized to form a film on the scanning signal line GL, the gate electrode GT and the electrode PL1. Anodized film AOF of 2000 Å is provided. Next, an ammonia gas, a silane gas, and a nitrogen gas are introduced into the plasma CVD apparatus so that the film thickness becomes 2000.
A Å silicon nitride film is provided, silane gas and hydrogen gas are introduced into the plasma CVD device, and an i-type amorphous silicon film with a film thickness of 2000 Å is provided, and then hydrogen gas and phosphine gas are introduced into the plasma CVD device. The film thickness is 300Å
An N (+) type amorphous silicon film is provided. Then, the N (+) type amorphous silicon film and the i type amorphous silicon film are selectively etched by a photo-etching technique using SF 6 and CCl 4 as a dry etching gas, to thereby form an i-type semiconductor layer. Form AS. Next, after removing the resist,
The insulating film GI is formed by selectively etching the silicon nitride film by a photo-etching technique using SF 6 as a dry etching gas. Next, after removing the resist, a first conductive film d1 made of an ITO film having a film thickness of 1400Å is provided by sputtering. Next,
By selectively etching the first conductive film d1 by a photo-etching technique using a mixed acid of hydrochloric acid and nitric acid as an etching solution, the uppermost layer of the gate terminal GTM and the drain terminal DTM and the transparent pixel electrode ITO1 are formed. Next,
A second conductive film d2 made of chromium having a thickness of 600 Å is provided by sputtering, and a third conductive film made of aluminum-palladium, aluminum-silicon, aluminum-silicon-titanium, aluminum-silicon-copper, etc. having a thickness of 4000 Å. d3 is provided by sputtering. Then, the second conductive film d2 and the third conductive film d2 are formed by photolithography.
By selectively etching the conductive film d3 at the same time, the video signal line DL, the source electrode SD1, and the drain electrode SD2 are formed. Next, before removing the resist,
After introducing CCl 4 and SF 6 into the dry etching apparatus,
The N (+) type semiconductor layer d0 is formed by selectively etching the (+) type amorphous silicon film. Next, after removing the resist, an O 2 asher is performed for 1 minute. Next, ammonia gas, silane gas, and nitrogen gas are introduced into the plasma CVD apparatus to form a silicon nitride film having a film thickness of 1 μm. Next, the protective film PSV1 is formed by selectively etching the silicon nitride film by a photo-etching technique using SF 6 as a dry etching gas.
【0072】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、この発明は、
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。As described above, the invention made by the present inventor is
Although described concretely based on the above-mentioned embodiment, the present invention is
It is needless to say that the present invention is not limited to the above-described embodiment, and various changes can be made without departing from the scope of the invention.
【0073】たとえば、上述実施例においては、ゲート
電極形成→ゲート絶縁膜形成→半導体層形成→ソース・
ドレイン電極形成の逆スタガ構造を示したが、上下関係
または作る順番がそれと逆のスタガ構造でもこの発明は
有効である。また、上述実施例においては、ゲート電極
GTの端部とi型半導体層ASの端部との距離l1を1
3μmとし、i型半導体層ASと遮光膜BMとの距離l
2を8.3μmとしたが、距離l1を距離l2の1.2倍
以上とすればよい。For example, in the above embodiment, gate electrode formation → gate insulating film formation → semiconductor layer formation → source.
Although the inverted staggered structure for forming the drain electrode is shown, the present invention is also effective for a staggered structure in which the vertical relationship or the order of making is opposite. Further, in the above-described embodiment, the distance l 1 between the end of the gate electrode GT and the end of the i-type semiconductor layer AS is set to 1
3 μm, the distance l between the i-type semiconductor layer AS and the light shielding film BM
Although 2 is 8.3 μm, the distance l 1 may be 1.2 times or more the distance l 2 .
【0074】[0074]
【発明の効果】以上説明したように、この発明に係る液
晶表示装置においては、第1の透明基板側から入射した
光が第2の透明基板に形成された遮光膜によって反射さ
れたとしても、その反射光が半導体層には照射されない
から、薄膜トランジスタに光電流が発生することがな
く、輝度むらが発生することはない。As described above, in the liquid crystal display device according to the present invention, even if the light incident from the first transparent substrate side is reflected by the light shielding film formed on the second transparent substrate, Since the semiconductor layer is not irradiated with the reflected light, photocurrent is not generated in the thin film transistor, and uneven brightness does not occur.
【0075】このように、この発明の効果は顕著であ
る。As described above, the effect of the present invention is remarkable.
【図1】図2に示す液晶表示装置の薄膜トランジスタ部
を示す平面図である。1 is a plan view showing a thin film transistor portion of the liquid crystal display device shown in FIG.
【図2】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図である。FIG. 2 is a main part plan view showing one pixel of a liquid crystal display portion of an active matrix type color liquid crystal display device to which the present invention is applied.
【図3】図2の3−3切断線で切った部分とシール部周
辺部の断面図である。3 is a cross-sectional view of a portion cut along a 3-3 cutting line in FIG. 2 and a seal portion peripheral portion.
【図4】図2の4−4切断線における断面図である。4 is a cross-sectional view taken along section line 4-4 of FIG.
【図5】図2に示す液晶表示装置のゲート端子部を示す
断面図である。5 is a cross-sectional view showing a gate terminal portion of the liquid crystal display device shown in FIG.
【図6】図2に示す液晶表示装置のドレイン端子部を示
す断面図である。6 is a cross-sectional view showing a drain terminal portion of the liquid crystal display device shown in FIG.
【図7】図2に示す画素を複数配置した液晶表示部の要
部平面図である。7 is a plan view of a main part of a liquid crystal display unit in which a plurality of pixels shown in FIG. 2 are arranged.
【図8】図2に示す画素の所定の層のみを描いた平面図
である。FIG. 8 is a plan view showing only a predetermined layer of the pixel shown in FIG.
【図9】図2に示す画素の所定の層のみを描いた平面図
である。9 is a plan view illustrating only a predetermined layer of the pixel shown in FIG.
【図10】図2に示す画素の所定の層のみを描いた平面
図である。10 is a plan view illustrating only a predetermined layer of the pixel shown in FIG.
【図11】図7に示す画素電極層、遮光膜およびカラー
フィルタ層のみを描いた要部平面図である。FIG. 11 is a plan view of a principal part illustrating only the pixel electrode layer, the light shielding film, and the color filter layer shown in FIG.
【図12】アクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部を示す等価回路図である。FIG. 12 is an equivalent circuit diagram showing a liquid crystal display section of an active matrix type color liquid crystal display device.
【図13】図2に示す画素の等価回路図である。FIG. 13 is an equivalent circuit diagram of the pixel shown in FIG.
【図14】図2に示す液晶表示装置の薄膜トランジスタ
部を示す断面図である。14 is a cross-sectional view showing a thin film transistor portion of the liquid crystal display device shown in FIG.
【図15】ゲート電極端からの距離とゲート電極上の照
度との関係を示すグラフである。FIG. 15 is a graph showing the relationship between the distance from the end of the gate electrode and the illuminance on the gate electrode.
SUB…透明ガラス基板 GL…走査信号線 DL…映像信号線 GI…絶縁膜 GT…ゲート電極 AS…i型半導体層 SD…ソース電極またはドレイン電極 PSV…保護膜 BM…遮光膜 LC…液晶 TFT…薄膜トランジスタ ITO…透明画素電極 g、d…導電膜 Cadd…保持容量素子 Cgs…寄生容量 Cpix…液晶容量 AOF…陽極酸化膜 SUB ... Transparent glass substrate GL ... Scan signal line DL ... Video signal line GI ... Insulating film GT ... Gate electrode AS ... i-type semiconductor layer SD ... Source or drain electrode PSV ... Protective film BM ... Light-shielding film LC ... Liquid crystal TFT ... Thin film transistor ITO ... Transparent pixel electrodes g, d ... Conductive film Cadd ... Storage capacitance element Cgs ... Parasitic capacitance Cpix ... Liquid crystal capacitance AOF ... Anodized film
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 (72)発明者 大和田 淳一 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 松本 信三 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 亀井 達生 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 菊元 淳 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内Continuation of the front page (51) Int.Cl. 5 Identification number Reference number within the agency FI Technical indication location H01L 29/784 (72) Inventor Junichi Owada 3300 Hayano, Mobara-shi, Chiba Hitachi Ltd. Mobara factory (72) Inventor Shinzo Matsumoto 3300, Hayano, Mobara-shi, Chiba, Ltd.Hitachi, Ltd. Mobara factory (72) Inventor, Tatsuo Kamei 3300, Hayano, Mobara-shi, Chiba, Hitachi Ltd., Mobara factory (72) Inventor, Atsushi Kikumoto, Chiba prefecture 3300 Hayano, Mobara-shi Mobara factory, Hitachi, Ltd.
Claims (1)
構成要素とし、上記薄膜トランジスタが形成された第1
の透明基板とは反対側の第2の透明基板に金属からなる
遮光膜を形成したアクティブ・マトリクス方式の液晶表
示装置において、上記薄膜トランジスタのゲート電極の
端部と上記薄膜トランジスタの半導体層の端部との距離
を、上記半導体層と上記遮光膜との距離の1.2倍以上
としたことを特徴とする液晶表示装置。1. A first thin film transistor having a thin film transistor and a pixel electrode as a constituent element of a pixel.
In a liquid crystal display device of an active matrix system in which a light-shielding film made of metal is formed on a second transparent substrate opposite to the transparent substrate of the above-mentioned transparent substrate, Is set to 1.2 times or more the distance between the semiconductor layer and the light shielding film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33705091A JPH05165057A (en) | 1991-12-19 | 1991-12-19 | Liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33705091A JPH05165057A (en) | 1991-12-19 | 1991-12-19 | Liquid crystal display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05165057A true JPH05165057A (en) | 1993-06-29 |
Family
ID=18304959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33705091A Pending JPH05165057A (en) | 1991-12-19 | 1991-12-19 | Liquid crystal display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05165057A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10186399A (en) * | 1996-12-20 | 1998-07-14 | Sony Corp | Liquid crystal device |
US7081929B2 (en) | 2002-02-05 | 2006-07-25 | Mitsubishi Denki Kabushiki Kaisha | Liquid crystal shutter panel, an optical printer head and a method for manufacturing the liquid crystal shutter panel |
-
1991
- 1991-12-19 JP JP33705091A patent/JPH05165057A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10186399A (en) * | 1996-12-20 | 1998-07-14 | Sony Corp | Liquid crystal device |
US7081929B2 (en) | 2002-02-05 | 2006-07-25 | Mitsubishi Denki Kabushiki Kaisha | Liquid crystal shutter panel, an optical printer head and a method for manufacturing the liquid crystal shutter panel |
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