JPH05161079A - 不揮発なフレームメモリ機能を有する撮像素子 - Google Patents
不揮発なフレームメモリ機能を有する撮像素子Info
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- JPH05161079A JPH05161079A JP3323152A JP32315291A JPH05161079A JP H05161079 A JPH05161079 A JP H05161079A JP 3323152 A JP3323152 A JP 3323152A JP 32315291 A JP32315291 A JP 32315291A JP H05161079 A JPH05161079 A JP H05161079A
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【目的】本発明は、蓄積時間が半無限大であり、増幅
率、Ｓ／Ｎ比が実用レベルに達した不揮発なフレームメ
モリ機能を有する撮像素子を提供することを目的とす
る。 【構成】本発明は、不揮発性をもたせるＳＩＴファミリ
撮像素子単位セル中の短チャンネルＦＥＴ１０のゲート
部１６の近傍に強誘電性媒体の不揮発性メモリ（フレー
ムメモリ）２０が設けられ、また、光電変換素子とし
て、ｐｎフォトダイオード２１若しくはＭＯＳフォトダ
イオード３２，３３を用いて、入力電圧（入力情報）が
不揮発性メモリに入力する不揮発なフレームメモリ機能
を有する撮像素子である。
率、Ｓ／Ｎ比が実用レベルに達した不揮発なフレームメ
モリ機能を有する撮像素子を提供することを目的とす
る。 【構成】本発明は、不揮発性をもたせるＳＩＴファミリ
撮像素子単位セル中の短チャンネルＦＥＴ１０のゲート
部１６の近傍に強誘電性媒体の不揮発性メモリ（フレー
ムメモリ）２０が設けられ、また、光電変換素子とし
て、ｐｎフォトダイオード２１若しくはＭＯＳフォトダ
イオード３２，３３を用いて、入力電圧（入力情報）が
不揮発性メモリに入力する不揮発なフレームメモリ機能
を有する撮像素子である。
Description
【０００１】
【産業上の利用分野】本発明は映像のとり込み機器用の
撮像素子に係り、特にフレームメモリの機能を有する撮
像素子に関する。
撮像素子に係り、特にフレームメモリの機能を有する撮
像素子に関する。
【０００２】
【従来の技術】一般に、ＣＣＤに代表されるような映像
をとり込み、電気信号として出力する種々の撮像素子が
ある。
をとり込み、電気信号として出力する種々の撮像素子が
ある。
【０００３】この撮像素子の中には、「テレビ学技報」
(vol１１、No２８ Ｐ４３；１９８７．溝口他）に記載
される、図７（ａ），（ｂ）に示すような高感度ＳＩＴ
撮像素子がある。この高感度ＳＩＴ撮像素子は、各セル
毎に増幅素子１が設けられ、該増幅素子１のゲート１ａ
には、フォトダイオード２が接続されている。図７
（ｃ）の断面図に示すように前記増幅素子としては、縦
型ジャンクションＦＥＴが用いられている。
(vol１１、No２８ Ｐ４３；１９８７．溝口他）に記載
される、図７（ａ），（ｂ）に示すような高感度ＳＩＴ
撮像素子がある。この高感度ＳＩＴ撮像素子は、各セル
毎に増幅素子１が設けられ、該増幅素子１のゲート１ａ
には、フォトダイオード２が接続されている。図７
（ｃ）の断面図に示すように前記増幅素子としては、縦
型ジャンクションＦＥＴが用いられている。
【０００４】図７（ａ），（ｃ）に示す撮像素子の例で
は、フォトダイオードとして、それぞれｐｎ接合形フォ
トダイオード２及びＭＯＳ形フォトダイオード３が用い
られている。それぞれのダイオード部は、各ゲート１
ａ，３ａに接続されているが、これらのゲートはキャパ
シタとしての役割を有し電荷蓄積機能がある。ただし、
電荷蓄積の寿命は、それぞれのダイオード部の電子・正
孔再結合のため、僅か１０sec 程度である。
は、フォトダイオードとして、それぞれｐｎ接合形フォ
トダイオード２及びＭＯＳ形フォトダイオード３が用い
られている。それぞれのダイオード部は、各ゲート１
ａ，３ａに接続されているが、これらのゲートはキャパ
シタとしての役割を有し電荷蓄積機能がある。ただし、
電荷蓄積の寿命は、それぞれのダイオード部の電子・正
孔再結合のため、僅か１０sec 程度である。
【０００５】また、不揮発性を有するメモリ素子とし
て、IEEE JOURANAL OF SOLD STATECIRCUITS (VOL ,.23,
NO.5,OCTOBER 1988.J.T.EVAN 他）には、図８に示すよ
うなＭＯＳゲートＦＥＴを撮像素子とし、強誘電体キャ
パシタを電荷格納部として用いた強誘電体メモリが示さ
れている。この素子は、強誘電体のヒステリシス特性を
利用して、不揮発性メモリを構成したもので、メモリセ
ルごと設けれたＭＯＳＦＥＴ４をオンさせることによ
り、所望のメモリを選択し、その出力をセンスアンプ５
により読出すようにしたものである。
て、IEEE JOURANAL OF SOLD STATECIRCUITS (VOL ,.23,
NO.5,OCTOBER 1988.J.T.EVAN 他）には、図８に示すよ
うなＭＯＳゲートＦＥＴを撮像素子とし、強誘電体キャ
パシタを電荷格納部として用いた強誘電体メモリが示さ
れている。この素子は、強誘電体のヒステリシス特性を
利用して、不揮発性メモリを構成したもので、メモリセ
ルごと設けれたＭＯＳＦＥＴ４をオンさせることによ
り、所望のメモリを選択し、その出力をセンスアンプ５
により読出すようにしたものである。
【０００６】
【発明が解決しようとする課題】しかし、前述した図７
に示した撮像素子において、短チャンネルＦＥＴを用い
た撮像素子には、電荷蓄積機能を有しているが、電荷を
保持することができる時間が１０sec 程度と短いため、
特にフレームメモリとして用いる場合には、情報を保持
している蓄積時間が短すぎるという欠点がある。
に示した撮像素子において、短チャンネルＦＥＴを用い
た撮像素子には、電荷蓄積機能を有しているが、電荷を
保持することができる時間が１０sec 程度と短いため、
特にフレームメモリとして用いる場合には、情報を保持
している蓄積時間が短すぎるという欠点がある。
【０００７】また、図８に示したメモリ素子は、強誘電
体メモリを用いるるため、不揮発性であり、蓄積時間に
ついては問題は少ないが、読出しスイッチに通常のＭＯ
Ｓ形スイッチを用いているので、増幅率、Ｓ／Ｎ比が低
く、実用できるレベルまで達していない。
体メモリを用いるるため、不揮発性であり、蓄積時間に
ついては問題は少ないが、読出しスイッチに通常のＭＯ
Ｓ形スイッチを用いているので、増幅率、Ｓ／Ｎ比が低
く、実用できるレベルまで達していない。
【０００８】そこで本発明は、蓄積時間が半無限大であ
り、増幅率、Ｓ／Ｎ比が実用レベルに達した不揮発なフ
レームメモリ機能を有する撮像素子を提供することを目
的とする。
り、増幅率、Ｓ／Ｎ比が実用レベルに達した不揮発なフ
レームメモリ機能を有する撮像素子を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、配置された複数の画素セル毎に備えられ、
ｐｎ結合を利用するフォトダイオード及びバイアスを加
えたＭＯＳダイオードを利用するフォトダイオードのい
ずれかからなる、入射光を光電変換する光電変換手段
と、所望画素セルを選択する選択手段と、前記光電変換
手段の出力端子に一端を接続し、前記光電変換手段から
の情報信号を蓄積する強誘電体キャパシタからなる不揮
発性メモリと、前記不揮発性メモリの他端に制御電極を
接続し、前記不揮発性メモリから読出される情報信号を
増幅し出力する、電荷変動素子（ＣＭＤ）及び静電誘導
型トランジスタ（ＳＩＴ）のいずれかからなる短チャン
ネルＦＥＴとで構成された不揮発なフレームメモリ機能
を有する撮像素子を提供する。
するために、配置された複数の画素セル毎に備えられ、
ｐｎ結合を利用するフォトダイオード及びバイアスを加
えたＭＯＳダイオードを利用するフォトダイオードのい
ずれかからなる、入射光を光電変換する光電変換手段
と、所望画素セルを選択する選択手段と、前記光電変換
手段の出力端子に一端を接続し、前記光電変換手段から
の情報信号を蓄積する強誘電体キャパシタからなる不揮
発性メモリと、前記不揮発性メモリの他端に制御電極を
接続し、前記不揮発性メモリから読出される情報信号を
増幅し出力する、電荷変動素子（ＣＭＤ）及び静電誘導
型トランジスタ（ＳＩＴ）のいずれかからなる短チャン
ネルＦＥＴとで構成された不揮発なフレームメモリ機能
を有する撮像素子を提供する。
【００１０】
【作用】以上のような構成の不揮発なフレームメモリ機
能を有する撮像素子は、光起電力によりそれに応じた強
誘電体キャパシタに分極が誘起され、キャパシタの分極
が保持され、短チャンネルＦＥＴのゲートのキャパシタ
に分極が誘起されつづけるため、読出しアンプに電流が
流れる。
能を有する撮像素子は、光起電力によりそれに応じた強
誘電体キャパシタに分極が誘起され、キャパシタの分極
が保持され、短チャンネルＦＥＴのゲートのキャパシタ
に分極が誘起されつづけるため、読出しアンプに電流が
流れる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）は、第１実施例としての撮像素
子の構造を示し、図１（ｂ）には、その等価回路を示
す。
に説明する。図１（ａ）は、第１実施例としての撮像素
子の構造を示し、図１（ｂ）には、その等価回路を示
す。
【００１２】この撮像素子の構成においては、まず、半
導体基板上に短チャンネル（ＭＯＳ）ＦＥＴを形成す
る。この短チャンネルＦＥＴ１０は、ｎ+ 形基板１１上
にｎ形エピタキシャル層１２を形成し、ソース１３・ド
レイン１４を設け、ゲート絶縁膜１５を介して、ゲート
１６を設けて構成される。
導体基板上に短チャンネル（ＭＯＳ）ＦＥＴを形成す
る。この短チャンネルＦＥＴ１０は、ｎ+ 形基板１１上
にｎ形エピタキシャル層１２を形成し、ソース１３・ド
レイン１４を設け、ゲート絶縁膜１５を介して、ゲート
１６を設けて構成される。
【００１３】そして短チャンネルＦＥＴ１０の近傍に下
部電極１７、強誘電体１８、上部電極１９からなる強誘
電体キャパシタ２０が形成される。前記短チャンネルＦ
ＥＴ１０のゲート１６は、下部電極１７に接続される。
部電極１７、強誘電体１８、上部電極１９からなる強誘
電体キャパシタ２０が形成される。前記短チャンネルＦ
ＥＴ１０のゲート１６は、下部電極１７に接続される。
【００１４】また、フォトダイオードがｎ個積み重ねら
れてフォトダイオード列２１が構成され、一端のカソー
ド２２は接地し、他端のアノード２３は前記上部電極１
９に接続されている。
れてフォトダイオード列２１が構成され、一端のカソー
ド２２は接地し、他端のアノード２３は前記上部電極１
９に接続されている。
【００１５】図１（ｂ）の等価回路においては、前述し
たようにフォトダイオード列２１と強誘電体キャパシタ
２０が直列接続され、該強誘電体キャパシタ２０の下部
電極１７に短チャンネルＦＥＴ１０のゲート１６が接続
される。また前記ゲート１６と接地間には、ゲート・ソ
ース間寄生容量ＣSDが存在する。そして、前記短チャン
ネルＦＥＴ１０において、ソース１３は入力部の一方端
子が接地された読出し用増幅器２７のその他方端子、及
びビット線Ｖｙに接続され、ドレイン１４はドライブ線
Ｖｘに接続される。
たようにフォトダイオード列２１と強誘電体キャパシタ
２０が直列接続され、該強誘電体キャパシタ２０の下部
電極１７に短チャンネルＦＥＴ１０のゲート１６が接続
される。また前記ゲート１６と接地間には、ゲート・ソ
ース間寄生容量ＣSDが存在する。そして、前記短チャン
ネルＦＥＴ１０において、ソース１３は入力部の一方端
子が接地された読出し用増幅器２７のその他方端子、及
びビット線Ｖｙに接続され、ドレイン１４はドライブ線
Ｖｘに接続される。
【００１６】前記フォトダイオード列２１は、フォトダ
イオードがｎ個積み重ねられているため、１個のフォト
ダイオードの起電力Ｖｐｈとして、図６に示す１個のフ
ォトダイオードの閾値電圧Ｖth1 に対し、 ｎＶｐｈ＞Ｖth1 …（１）
イオードがｎ個積み重ねられているため、１個のフォト
ダイオードの起電力Ｖｐｈとして、図６に示す１個のフ
ォトダイオードの閾値電圧Ｖth1 に対し、 ｎＶｐｈ＞Ｖth1 …（１）
【００１７】のとき、強誘電分極が誘起される。前記フ
ォトダイオード列２１は、具体的な構造例として、図１
（ｃ）に示すように、ｎ+ 形基板２４上にｎ形エピタキ
シャル層２５を形成し、該ｎ形エピタキシャル層２５内
にＰＮＰ層２６を形成して、構成される。このように構
成された撮像素子の動作について説明する。
ォトダイオード列２１は、具体的な構造例として、図１
（ｃ）に示すように、ｎ+ 形基板２４上にｎ形エピタキ
シャル層２５を形成し、該ｎ形エピタキシャル層２５内
にＰＮＰ層２６を形成して、構成される。このように構
成された撮像素子の動作について説明する。
【００１８】前記短チャンネルＦＥＴのゲート・ソース
間寄生容量ＣSDは、一方が強誘電体キャパシタと直列接
続され、他方が接地電位になっている。前記読出し用増
幅器２７の入力端子の一方端子も接地電位である。
間寄生容量ＣSDは、一方が強誘電体キャパシタと直列接
続され、他方が接地電位になっている。前記読出し用増
幅器２７の入力端子の一方端子も接地電位である。
【００１９】前記ゲート・ソース間寄生容量ＣSDと強誘
電体キャパシタ２０の直列接続に光起電力による電位が
かかり、強誘電体キャパシタ２０の分圧が、閾値電圧Ｖ
th1を越えると、強誘電体キャパシタ２０に分極（大き
さ及び方向）が情報として書き込まれ、保持される。
電体キャパシタ２０の直列接続に光起電力による電位が
かかり、強誘電体キャパシタ２０の分圧が、閾値電圧Ｖ
th1を越えると、強誘電体キャパシタ２０に分極（大き
さ及び方向）が情報として書き込まれ、保持される。
【００２０】前記強誘電体キャパシタ２０に生じた分極
に対応して、ゲート・ソース間キャパシタＣSDにも電荷
が蓄積され、該ゲート・ソース間キャパシタＣSDの上部
電極の電位が一定の値を持ち、その電位は、短チャンネ
ルＦＥＴのゲート電位でもあり、短チャンネルＦＥＴが
オンして電流が流れ、前記読出し用増幅器２７から出力
される。
に対応して、ゲート・ソース間キャパシタＣSDにも電荷
が蓄積され、該ゲート・ソース間キャパシタＣSDの上部
電極の電位が一定の値を持ち、その電位は、短チャンネ
ルＦＥＴのゲート電位でもあり、短チャンネルＦＥＴが
オンして電流が流れ、前記読出し用増幅器２７から出力
される。
【００２１】次に図２は第２実施例としての撮像素子の
構成を示す。ここで、第２実施例の構成部材において、
第１実施例と同等の構成部材には、同じ参照番号を付し
て、その説明を省略する。
構成を示す。ここで、第２実施例の構成部材において、
第１実施例と同等の構成部材には、同じ参照番号を付し
て、その説明を省略する。
【００２２】この第２実施例は、図１に示した第１実施
例の変形例であり、強誘電キャパシタへの書込みを制御
するスイッチＦＥＴ２８が、フォトダイオード列２１の
アノード２３と、強誘電体キャパシタ１０の上部電極１
９との間に補充されるものである。また、撮像素子の感
度とダイナミックレンジを改良するためのフォトダイオ
ードには、接地電位をバイアス電位Ｖbiasに昇圧させる
ための電池２９又はバイアス電荷蓄積用キャパシタ２９
´が設けられている。この場合、 Ｖph＋Ｖbias＞Ｖth1 …（２） のとき、強誘電分極が誘起される。次に図３には、第３
実施例としての撮像素子の構成を示し、説明する。図３
（ａ）は、第３実施例の断面構造を示し、図３（ｂ）
は、その等価回路を示す。
例の変形例であり、強誘電キャパシタへの書込みを制御
するスイッチＦＥＴ２８が、フォトダイオード列２１の
アノード２３と、強誘電体キャパシタ１０の上部電極１
９との間に補充されるものである。また、撮像素子の感
度とダイナミックレンジを改良するためのフォトダイオ
ードには、接地電位をバイアス電位Ｖbiasに昇圧させる
ための電池２９又はバイアス電荷蓄積用キャパシタ２９
´が設けられている。この場合、 Ｖph＋Ｖbias＞Ｖth1 …（２） のとき、強誘電分極が誘起される。次に図３には、第３
実施例としての撮像素子の構成を示し、説明する。図３
（ａ）は、第３実施例の断面構造を示し、図３（ｂ）
は、その等価回路を示す。
【００２３】この構成は、まず、ｎ+ 形基板３０上にｎ
形エピタキシャル層３１を形成し、該ｎ形エピタキシャ
ル層３１内にＰ形フォトダイオード３２及びＮ形フォト
ダイオード３３を形成する。
形エピタキシャル層３１を形成し、該ｎ形エピタキシャ
ル層３１内にＰ形フォトダイオード３２及びＮ形フォト
ダイオード３３を形成する。
【００２４】前記Ｐ形フォトダイオード３２は、前記ｎ
形エピタキシャル層３１内にｐ形拡散層３４を熱拡散等
により形成した後、ｐ形拡散層３４の所定領域にイオン
注入し、ｎ形層のソース３５，ドレイン３６を形成す
る。前記ソース３５とドレイン３６との間に絶縁膜を介
したゲート３７を形成する。また、Ｎ形フォトダイオー
ド３３は、ｎ形エピタキシャル層３１内の所定領域にイ
オン注入し、ｐ形層のソース３８，ドレイン３９を形成
する。前記ソース３８とドレイン３９との間に絶縁膜を
介したゲート４０を形成する。さらに、これらの近傍に
下部電極４１、強誘電体４２、上部電極４３からなる強
誘電体キャパシタ４４が形成される。
形エピタキシャル層３１内にｐ形拡散層３４を熱拡散等
により形成した後、ｐ形拡散層３４の所定領域にイオン
注入し、ｎ形層のソース３５，ドレイン３６を形成す
る。前記ソース３５とドレイン３６との間に絶縁膜を介
したゲート３７を形成する。また、Ｎ形フォトダイオー
ド３３は、ｎ形エピタキシャル層３１内の所定領域にイ
オン注入し、ｐ形層のソース３８，ドレイン３９を形成
する。前記ソース３８とドレイン３９との間に絶縁膜を
介したゲート４０を形成する。さらに、これらの近傍に
下部電極４１、強誘電体４２、上部電極４３からなる強
誘電体キャパシタ４４が形成される。
【００２５】そして前記Ｐ形フォトダイオード３２のゲ
ート３７と前記上部電極４３にバイアス印加用の電池４
５を設け、前記ゲート３７に所定バイアスを印加する。
また、前記Ｎ形フォトダイオード３３のゲート４０と前
記下部電極４１にバイアス印加用の電池４６を設け、前
記下部電極４１に所定バイアスを印加する。この第３実
施例は、光電変換部としてＭＯＳゲート下部の空乏層４
７，４８をＭＯＳフォトダイオードとして利用する例で
ある。図３（ｂ）の等価回路を参照して、第３実施例の
動作について、説明する。
ート３７と前記上部電極４３にバイアス印加用の電池４
５を設け、前記ゲート３７に所定バイアスを印加する。
また、前記Ｎ形フォトダイオード３３のゲート４０と前
記下部電極４１にバイアス印加用の電池４６を設け、前
記下部電極４１に所定バイアスを印加する。この第３実
施例は、光電変換部としてＭＯＳゲート下部の空乏層４
７，４８をＭＯＳフォトダイオードとして利用する例で
ある。図３（ｂ）の等価回路を参照して、第３実施例の
動作について、説明する。
【００２６】この撮像素子において、前記Ｐ形フォトダ
イオード３２及びＮ形フォトダイオード３３の各チャン
ネル部は、ＭＯＳフォトダイオードとして機能する。ま
た、各チャンネルソース間には、キャパシタＣ1a，
Ｃ1b，Ｃ2a，Ｃ2b（各容量の大きさＣCS）が存在する。
イオード３２及びＮ形フォトダイオード３３の各チャン
ネル部は、ＭＯＳフォトダイオードとして機能する。ま
た、各チャンネルソース間には、キャパシタＣ1a，
Ｃ1b，Ｃ2a，Ｃ2b（各容量の大きさＣCS）が存在する。
【００２７】外部から光が入射するとＭＯＳフォトダイ
オード４７によって、キャパシタＣ1a，Ｃ2aに負電荷が
さらに注入され、前記キャパシタＣ1aを介して、強誘電
体キャパシタ４４にかかる電位が増える。同様にキャパ
シタＣ1b，Ｃ2bには、正電荷が注入され、前記キャパシ
タＣ1bを介して、前記強誘電体キャパシタ４４にかかる
電位が増える。この強誘電体キャパシタ４４にかかる電
位が増加することにより、閾値電圧をＶth1 を越え、強
誘電体キャパシタ４４へ分極が書き込まれ、そのかかっ
た電圧は、維持（保持）されることになる。
オード４７によって、キャパシタＣ1a，Ｃ2aに負電荷が
さらに注入され、前記キャパシタＣ1aを介して、強誘電
体キャパシタ４４にかかる電位が増える。同様にキャパ
シタＣ1b，Ｃ2bには、正電荷が注入され、前記キャパシ
タＣ1bを介して、前記強誘電体キャパシタ４４にかかる
電位が増える。この強誘電体キャパシタ４４にかかる電
位が増加することにより、閾値電圧をＶth1 を越え、強
誘電体キャパシタ４４へ分極が書き込まれ、そのかかっ
た電圧は、維持（保持）されることになる。
【００２８】従って、前記キャパシタＣ1a，Ｃ1b，
Ｃ2a，Ｃ2bの電荷も保持される。これらの電荷保持によ
り、Ｐ，Ｎ形短チャンネルＦＥＴのソース・ドレイン電
流が変化し、その変化分が出力となって、読出される。
Ｃ2a，Ｃ2bの電荷も保持される。これらの電荷保持によ
り、Ｐ，Ｎ形短チャンネルＦＥＴのソース・ドレイン電
流が変化し、その変化分が出力となって、読出される。
【００２９】また、図３（ａ）では、バイアスを印加す
る部材として、電池４５，４６を用いたが、図４には、
前記バイアスを印加する部材として、キャパシタ５０，
５１を用いた応用例を示す。
る部材として、電池４５，４６を用いたが、図４には、
前記バイアスを印加する部材として、キャパシタ５０，
５１を用いた応用例を示す。
【００３０】次に図５に、第４実施例としての撮像素子
の構成例を示し説明する。ここで、第４実施例の構成部
材において、第１実施例と同等の構成部材には、同じ参
照符号を付す。
の構成例を示し説明する。ここで、第４実施例の構成部
材において、第１実施例と同等の構成部材には、同じ参
照符号を付す。
【００３１】この構成は、短チャンネルＦＥＴ１０のゲ
ート１６には、フォトダイオード列２１のアノード２３
及び、強誘電体キャパシタ２０の上部電極１９が接続さ
れる。また、カソード２２及び下部電極１７は互いに接
地される。さらに短チャンネルＦＥＴ１０のゲート１６
には、他端が接地されたゲート・ソース間容量５２が接
続されている。そして、前記短チャンネルＦＥＴ１０の
ソース１３は、入力端の一方が接地された読出し用増幅
器５２の他端に接続され、読出された情報が出力され
る。
ート１６には、フォトダイオード列２１のアノード２３
及び、強誘電体キャパシタ２０の上部電極１９が接続さ
れる。また、カソード２２及び下部電極１７は互いに接
地される。さらに短チャンネルＦＥＴ１０のゲート１６
には、他端が接地されたゲート・ソース間容量５２が接
続されている。そして、前記短チャンネルＦＥＴ１０の
ソース１３は、入力端の一方が接地された読出し用増幅
器５２の他端に接続され、読出された情報が出力され
る。
【００３２】以上詳述したように本発明の撮像素子は、
持続的なフレームメモリ機能が撮像素子に備わり、保持
される電荷蓄積量が増すことにより、ダイナミックレン
ジが増す。
持続的なフレームメモリ機能が撮像素子に備わり、保持
される電荷蓄積量が増すことにより、ダイナミックレン
ジが増す。
【００３３】なお、本発明は前述した実施例に限定され
るものではなく、種々の変形変更が可能である。例え
ば、強誘電体メモリ２０へ印加する書き込みバイアスを
変化させることによって、図６に示すように強誘電体メ
モリに複数の分極状態を設けることができ、すなわち、
多値記録が可能でかつ不揮発性なフレームメモリ機能を
有する撮像素子とすることができる。その他、発明の要
旨を逸脱しない範囲で種々の変形や応用が可能であるこ
とは勿論である。
るものではなく、種々の変形変更が可能である。例え
ば、強誘電体メモリ２０へ印加する書き込みバイアスを
変化させることによって、図６に示すように強誘電体メ
モリに複数の分極状態を設けることができ、すなわち、
多値記録が可能でかつ不揮発性なフレームメモリ機能を
有する撮像素子とすることができる。その他、発明の要
旨を逸脱しない範囲で種々の変形や応用が可能であるこ
とは勿論である。
【００３４】
【発明の効果】以上説明したように本発明によれば、蓄
積時間が半無限大であり、増幅率、Ｓ／Ｎ比が実用レベ
ルに達した不揮発なフレームメモリ機能を有する撮像素
子を提供することができる。
積時間が半無限大であり、増幅率、Ｓ／Ｎ比が実用レベ
ルに達した不揮発なフレームメモリ機能を有する撮像素
子を提供することができる。
【図１】図１（ａ）は、本発明による第１実施例の撮像
素子の構造を示す図、図１（ｂ）には、その等価回路を
示す図、図１（ｃ）は、フォトダイオード列の具体的な
構造を示す図である。
素子の構造を示す図、図１（ｂ）には、その等価回路を
示す図、図１（ｃ）は、フォトダイオード列の具体的な
構造を示す図である。
【図２】図２は、本発明による第２実施例の撮像素子の
構成を示す図である。
構成を示す図である。
【図３】図３（ａ）は、本発明による第３実施例の断面
構造を示す図、図３（ｂ）は、その等価回路を示す図で
ある。
構造を示す図、図３（ｂ）は、その等価回路を示す図で
ある。
【図４】図４は、図３（ａ）のバイアス印加部材の電池
の替りに、キャパシタを用いた応用例を示す図である。
の替りに、キャパシタを用いた応用例を示す図である。
【図５】図５は、本発明による第４実施例の撮像素子の
構成を示す図である。
構成を示す図である。
【図６】図６は、多値の分極を有する強誘電体キャパシ
タのヒステリシス特性曲線を示す図である。
タのヒステリシス特性曲線を示す図である。
【図７】図７（ａ）は、従来の高感度ＳＩＴ撮像素子の
構成を示す図、図７（ｂ）はその構造を示す断面図、図
７（ｃ）は増幅素子としての縦型ジャンクションＦＥＴ
の断面図を示す図である。
構成を示す図、図７（ｂ）はその構造を示す断面図、図
７（ｃ）は増幅素子としての縦型ジャンクションＦＥＴ
の断面図を示す図である。
【図８】図８は、従来のＭＯＳゲートの短チャンネルＦ
ＥＴを増幅素子として用いた撮像素子の構成を示す図で
ある。
ＥＴを増幅素子として用いた撮像素子の構成を示す図で
ある。
１…増幅素子、１ａ，３ａ…ゲート、２…ｐｎ接合形フ
ォトダイオード、３…ＭＯＳ形フォトダイオード、４…
ＭＯＳＦＥＴ、５…センスアンプ、１０…短チャンネル
ＦＥＴ、１１…ｎ+ 形基板、１２…ｎ形エピタキシャル
層、１３，３５，３８…ソース、１４，３６，３９…ド
レイン、１５…ゲート絶縁膜、１６，３７，４０…ゲー
ト、１７，４１…下部電極、１８，４２…強誘電体、１
９，４３…上部電極、２０，４４…強誘電体キャパシ
タ、２１…フォトダイオード列、２２…カソード、２３
…アノード、２４…ｎ+ 形基板、２５…ｎ形エピタキシ
ャル層、２６…ＰＮＰ層、２７，５２…読出し用増幅
器、２８…スイッチＦＥＴ、２９，４５，４６…電池、
２９´…バイアス電荷蓄積用キャパシタ、３０…ｎ+ 形
基板、３１…ｎ形エピタキシャル層、３２…Ｐ形フォト
ダイオード、３３…Ｎ形フォトダイオード、３４…ｐ形
拡散層、４７，４８…ＭＯＳフォトダイオード（空乏
層）、５０，５１，Ｃ1a，Ｃ1b，Ｃ2a，Ｃ2b…キャパシ
タ、Ｖｙ…ビット線、Ｖｘ…ドライブ線、ＣSD…ゲート
・ソース間寄生容量、Ｖth1 …フォトダイオード閾値電
圧。
ォトダイオード、３…ＭＯＳ形フォトダイオード、４…
ＭＯＳＦＥＴ、５…センスアンプ、１０…短チャンネル
ＦＥＴ、１１…ｎ+ 形基板、１２…ｎ形エピタキシャル
層、１３，３５，３８…ソース、１４，３６，３９…ド
レイン、１５…ゲート絶縁膜、１６，３７，４０…ゲー
ト、１７，４１…下部電極、１８，４２…強誘電体、１
９，４３…上部電極、２０，４４…強誘電体キャパシ
タ、２１…フォトダイオード列、２２…カソード、２３
…アノード、２４…ｎ+ 形基板、２５…ｎ形エピタキシ
ャル層、２６…ＰＮＰ層、２７，５２…読出し用増幅
器、２８…スイッチＦＥＴ、２９，４５，４６…電池、
２９´…バイアス電荷蓄積用キャパシタ、３０…ｎ+ 形
基板、３１…ｎ形エピタキシャル層、３２…Ｐ形フォト
ダイオード、３３…Ｎ形フォトダイオード、３４…ｐ形
拡散層、４７，４８…ＭＯＳフォトダイオード（空乏
層）、５０，５１，Ｃ1a，Ｃ1b，Ｃ2a，Ｃ2b…キャパシ
タ、Ｖｙ…ビット線、Ｖｘ…ドライブ線、ＣSD…ゲート
・ソース間寄生容量、Ｖth1 …フォトダイオード閾値電
圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/146
Claims (3)
- 【請求項１】 配置された複数の画素セル毎に備えら
れ、入射光を光電変換する光電変換手段と、 所望画素セルを選択する選択手段と、 前記光電変換手段の出力端子に一端を接続し、前記光電
変換手段からの情報信号を蓄積する不揮発性メモリと、 前記不揮発性メモリの他端に制御電極を接続し、前記不
揮発性メモリから読出される情報信号を増幅し出力する
短チャンネルＦＥＴとを具備することを特徴とする不揮
発なフレームメモリ機能を有する撮像素子。 - 【請求項２】 前記短チャンネルＦＥＴが電荷変動素子
（ＣＭＤ）及び静電誘導型トランジスタ（ＳＩＴ）のい
ずれかからなり、 前記不揮発性メモリが強誘電体キャパシタメモリからな
ることを特徴とする請求項１記載の不揮発なフレームメ
モリ機能を有する撮像素子。 - 【請求項３】 前記光電変換手段がｐｎ結合を利用する
フォトダイオード及びバイアスを加えたＭＯＳダイオー
ドを利用するフォトダイオードのいずれかからなり、該
フォトダイオードが複数段に直列接続された構成である
ことを特徴とする請求項１記載の不揮発なフレームメモ
リ機能を有する撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323152A JPH05161079A (ja) | 1991-12-06 | 1991-12-06 | 不揮発なフレームメモリ機能を有する撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323152A JPH05161079A (ja) | 1991-12-06 | 1991-12-06 | 不揮発なフレームメモリ機能を有する撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05161079A true JPH05161079A (ja) | 1993-06-25 |
Family
ID=18151666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3323152A Pending JPH05161079A (ja) | 1991-12-06 | 1991-12-06 | 不揮発なフレームメモリ機能を有する撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05161079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250934A (ja) * | 1999-12-28 | 2001-09-14 | Hynix Semiconductor Inc | キャパシタ構造を有するイメージセンサ及びその製造方法 |
-
1991
- 1991-12-06 JP JP3323152A patent/JPH05161079A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250934A (ja) * | 1999-12-28 | 2001-09-14 | Hynix Semiconductor Inc | キャパシタ構造を有するイメージセンサ及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |