JPH05160254A - Semiconductor device and production thereof - Google Patents
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- JPH05160254A JPH05160254A JP3325742A JP32574291A JPH05160254A JP H05160254 A JPH05160254 A JP H05160254A JP 3325742 A JP3325742 A JP 3325742A JP 32574291 A JP32574291 A JP 32574291A JP H05160254 A JPH05160254 A JP H05160254A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置に係わ
り、特に半導体基板内に微細な素子分離領域を有する半
導体装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a fine element isolation region in a semiconductor substrate and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図１（ａ）は、従来のＭＯＳトランジス
タを示すものであり、層間絶縁膜を除いた平面図であ
る。図１（ｂ）は、図１（ａ）に示す１−１線に沿った
断面図である。半導体基板１の表面上にはゲート酸化膜
２が設けられており、このゲート酸化膜２の上には第１
のゲート電極材料３ａが設けられている。このゲート電
極材料３ａ、ゲート酸化膜２および半導体基板１にはＲ
ＩＥ（Reactive Ion Etching）によって異方的にエッチ
ングすることによる溝４が設けられている。この溝４の
内には埋込み絶縁膜５が形成されており、この埋込み絶
縁膜５は素子分離領域５ａを形成している。前記埋込み
絶縁膜５およびゲート電極材料３ａの上には第２のゲー
ト電極材料３ｂが設けられており、前記第１および第２
のゲート電極材料３ａ、３ｂからなるゲート電極３が形
成されている。このゲート電極３および埋込み絶縁膜５
をマスクとしてイオン注入することにより、図１（ａ）
に示すように、半導体基板１にはソース６またはドレイ
ンの拡散層７が形成される。前記ゲート電極３の上には
層間絶縁膜８が設けられており、この層間絶縁膜８には
コンタクトホール８ａが設けられている。このコンタク
トホール８ａ内および層間絶縁膜８の上にはリード電極
配線９が設けられており、このリード電極配線９はゲー
ト電極３と電気的に接続されている。2. Description of the Related Art FIG. 1A shows a conventional MOS transistor and is a plan view with an interlayer insulating film removed. FIG. 1B is a cross-sectional view taken along the line 1-1 shown in FIG. A gate oxide film 2 is provided on the surface of the semiconductor substrate 1, and a first oxide film 2 is formed on the gate oxide film 2.
Gate electrode material 3a is provided. The gate electrode material 3a, the gate oxide film 2 and the semiconductor substrate 1 are R
A groove 4 is provided by anisotropically etching by IE (Reactive Ion Etching). A buried insulating film 5 is formed in the groove 4, and the buried insulating film 5 forms an element isolation region 5a. A second gate electrode material 3b is provided on the buried insulating film 5 and the gate electrode material 3a, and the first and second gate electrode materials 3b are provided.
The gate electrode 3 made of the gate electrode materials 3a and 3b is formed. The gate electrode 3 and the buried insulating film 5
1 (a)
As shown in FIG. 3, a diffusion layer 7 for a source 6 or a drain is formed on the semiconductor substrate 1. An interlayer insulating film 8 is provided on the gate electrode 3, and a contact hole 8a is provided in the interlayer insulating film 8. A lead electrode wiring 9 is provided in the contact hole 8 a and on the interlayer insulating film 8, and the lead electrode wiring 9 is electrically connected to the gate electrode 3.
【０００３】[0003]
【発明が解決しようとする課題】ところで、前記ゲート
電極３の下にはチャネル領域１０が形成されており、こ
のチャネル領域１０の端部１０ａおよび第１のゲート電
極材料３ａの端部３ｃはそれぞれ埋込み絶縁膜５の側面
５ｂに接している。このため、ゲート電極３に電圧を印
加した際、チャネル領域１０の端部１０ａに接する埋込
み絶縁膜５に電界が集中することにより、チャネル領域
１０の端部１０ａにおける実行的なしきい値電圧が低下
する。従って、チャネル領域１０の幅が狭くなるほど、
全体のしきい値電圧が低下するナローチャネル効果の逆
の現象が生ずる。By the way, a channel region 10 is formed under the gate electrode 3, and an end portion 10a of the channel region 10 and an end portion 3c of the first gate electrode material 3a are respectively formed. It is in contact with the side surface 5b of the embedded insulating film 5. Therefore, when a voltage is applied to the gate electrode 3, the electric field concentrates on the buried insulating film 5 in contact with the end 10a of the channel region 10, so that the effective threshold voltage at the end 10a of the channel region 10 is lowered. To do. Therefore, as the width of the channel region 10 becomes narrower,
The opposite phenomenon of the narrow channel effect occurs where the overall threshold voltage drops.
【０００４】一方、図２（ａ）および図２（ｂ）は、従
来の半導体装置の製造工程の一部を示す断面図である。
半導体基板１１の上にはゲート絶縁膜１２が設けられ、
このゲート絶縁膜１２の上にはフォトレジスト法により
図示せぬレジスト膜が設けられる。このレジスト膜をマ
スクとして異方的にエッチングすることにより、ゲート
絶縁膜１２および半導体基板１１には溝１３が設けら
れ、この溝１３およびレジスト膜の上には絶縁層が堆積
される。この絶縁層がＲＩＥによって異方的にエッチン
グされ、この後、レジスト膜が除去され、図２（ａ）に
示すように前記溝１３の内には埋込み絶縁膜１４が形成
される。On the other hand, FIGS. 2A and 2B are cross-sectional views showing a part of the conventional manufacturing process of a semiconductor device.
A gate insulating film 12 is provided on the semiconductor substrate 11,
A resist film (not shown) is provided on the gate insulating film 12 by a photoresist method. By anisotropically etching using the resist film as a mask, a groove 13 is provided in the gate insulating film 12 and the semiconductor substrate 11, and an insulating layer is deposited on the groove 13 and the resist film. This insulating layer is anisotropically etched by RIE, then the resist film is removed, and a buried insulating film 14 is formed in the groove 13 as shown in FIG.
【０００５】前記埋込み絶縁膜１４は半導体基板１１の
表面上に露出している。このため、この後の工程、例え
ば酸化工程等の前処理工程または酸化膜の剥離工程に使
用されるフッ酸系溶液により、埋込み絶縁膜１４のうち
半導体基板１１の表面に露出した部分がエッチングされ
る。図２（ｂ）はその様子を示すものであり、半導体基
板１１の表面と埋込み絶縁膜１４との間に段差１５が生
じている。この埋込み絶縁膜１４の上に配線を設ける
と、前記段差１５部分にエッチング液が残ったり、配線
間がショートしたりし、配線と半導体基板との間の耐圧
が劣化することがある。The embedded insulating film 14 is exposed on the surface of the semiconductor substrate 11. Therefore, a portion of the embedded insulating film 14 exposed on the surface of the semiconductor substrate 11 is etched by a hydrofluoric acid-based solution used in a subsequent step, for example, a pretreatment step such as an oxidation step or an oxide film peeling step. It FIG. 2B shows this state, and a step 15 is formed between the surface of the semiconductor substrate 11 and the embedded insulating film 14. If wiring is provided on the buried insulating film 14, the etching solution may remain in the step 15 or the wiring may be short-circuited, and the breakdown voltage between the wiring and the semiconductor substrate may deteriorate.
【０００６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、半導体基板において素
子領域を電気的に分離する埋込み絶縁膜に電界が集中す
ることにより生ずるしきい値電圧の低下を防止すると共
に、半導体基板に露出している埋込み絶縁膜に段差が生
じることによるエッチング液残り、配線間ショートおよ
び配線と半導体基板との間の耐圧劣化を防止できる半導
体装置とその製造方法を提供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is a threshold value generated by the concentration of an electric field in a buried insulating film which electrically isolates an element region in a semiconductor substrate. A semiconductor device capable of preventing a decrease in voltage and preventing a remaining etchant due to a step in a buried insulating film exposed on a semiconductor substrate, a short circuit between wirings, and a deterioration in breakdown voltage between a wiring and a semiconductor substrate, and manufacturing thereof. To provide a method.
【０００７】[0007]
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板の表面上に設けられた第１の
絶縁膜と、前記第１の絶縁膜の上に設けられた第１の導
電層と、In order to solve the above problems, the present invention provides a first insulating film provided on a surface of a semiconductor substrate and a first insulating film provided on the first insulating film. A conductive layer of
【０００８】前記第１の導電層に設けられた第１の溝
と、前記半導体基板内に設けられ、前記第１の溝と連通
され、前記第１の溝より径が小さな第２の溝と、前記第
１および第２の溝の内に設けられた第２の絶縁膜と、前
記第１の導電層および前記第２の絶縁膜の上に設けられ
た第２の導電層と、前記第１および第２の導電層の一端
に設けられたゲート電極と、前記ゲート電極の両側に位
置する前記半導体基板内に形成されたソース・ドレイン
領域とを具備することを特徴としている。A first groove provided in the first conductive layer and a second groove provided in the semiconductor substrate, communicating with the first groove, and having a diameter smaller than that of the first groove. A second insulating film provided in the first and second trenches, a second conductive layer provided on the first conductive layer and the second insulating film, and It is characterized by comprising a gate electrode provided at one end of the first and second conductive layers, and source / drain regions formed in the semiconductor substrate on both sides of the gate electrode.
【０００９】また、半導体基板の表面上に第１の絶縁膜
を設け、この絶縁膜の上に第１の導電層を設け、この導
電層に第１の溝を設ける工程と、前記半導体基板内に、
前記第１の溝と連通され、前記第１の溝より径が小さな
第２の溝を設ける工程と、前記第１および第２の溝の内
に第２の絶縁膜を設ける工程と、前記第１の導電層およ
び第２の絶縁膜の上に第２の導電層を設け、前記第１お
よび第２の導電層の一端にゲート電極を設ける工程と、
前記ゲート電極の両側に位置する前記半導体基板内にソ
ース・ドレイン領域を形成する工程とからなることを特
徴としている。Further, a step of providing a first insulating film on the surface of the semiconductor substrate, providing a first conductive layer on the insulating film, and providing a first groove in the conductive layer; To
Providing a second groove communicating with the first groove and having a diameter smaller than that of the first groove; providing a second insulating film in each of the first and second grooves; Providing a second conductive layer on the first conductive layer and the second insulating film, and providing a gate electrode at one end of the first and second conductive layers;
And forming source / drain regions in the semiconductor substrate located on both sides of the gate electrode.
【００１０】また、半導体基板の表面上に第１の絶縁膜
を設け、この絶縁膜の上に第１の導電層を設ける工程
と、前記第１の導電層の上に第１のマスク材を設け、こ
のマスク材をマスクとしてエッチングすることにより前
記第１の導電層に第１の溝を設ける工程と、前記第１の
溝および前記第１のマスク材の上に第２のマスク材を堆
積させ、このマスク材を異方的にエッチングすることに
より前記第１の溝の側壁に前記第２のマスク材からなる
側壁部を設ける工程と、前記側壁部および前記第１のマ
スク材をマスクとしてエッチングすることにより前記第
１の絶縁膜および前記半導体基板に第２の溝を設ける工
程と、前記側壁部を除去する工程と、前記第１および第
２の溝の内に、前記第１の導電層の上面と下面との間に
上面が位置する第２の絶縁膜を設ける工程と、前記第１
のマスク材を除去し、前記第１の導電層および前記第２
の絶縁膜の上に第２の導電層を設ける工程と、前記第１
および第２の導電層をエッチングすることによりゲート
電極を設ける工程と、前記ゲート電極の両側に位置する
前記半導体基板内にソース・ドレイン領域を形成する工
程とからなることを特徴としている。また、前記第１の
導電層は、多結晶シリコンを含むことを特徴としてい
る。また、前記第２の導電層は、高融点金属からなるこ
とを特徴としている。また、前記第２の導電層は、高融
点金属を含むシリコンからなることを特徴としている。Further, a step of forming a first insulating film on the surface of the semiconductor substrate and forming a first conductive layer on the insulating film, and a step of forming a first mask material on the first conductive layer. A step of providing a first groove in the first conductive layer by etching using the mask material as a mask, and depositing a second mask material on the first groove and the first mask material. And anisotropically etching the mask material to provide a sidewall portion of the second mask material on the sidewall of the first groove, and using the sidewall portion and the first mask material as a mask. A step of forming a second groove in the first insulating film and the semiconductor substrate by etching; a step of removing the sidewall portion; and a step of removing the first conductive film in the first and second grooves. A second top surface located between the top and bottom surfaces of the layer A step of providing an insulating film, said first
Removing the mask material of the first conductive layer and the second conductive layer.
A step of providing a second conductive layer on the insulating film of
And a step of forming a gate electrode by etching the second conductive layer, and a step of forming source / drain regions in the semiconductor substrate located on both sides of the gate electrode. Further, the first conductive layer is characterized by containing polycrystalline silicon. Further, the second conductive layer is characterized by being made of a refractory metal. Further, the second conductive layer is characterized by being made of silicon containing a refractory metal.
【００１１】[0011]
【作用】この発明は、第１の導電層に第１の溝を設け、
半導体基板内に、第１の溝と連通され、前記第１の溝よ
り径が小さな第２の溝を設け、前記第１および第２の溝
の内に第２の絶縁膜を設け、第１および第２の絶縁膜の
上にゲート電極を設けている。このため、ゲート電極の
下の半導体基板に形成されるチャネル領域の端部は前記
第１の導電層の端部、即ち第１の溝の側面に対応した位
置に形成される。これにより、前記チャネル領域の端部
を前記第２の溝における第２の絶縁膜の側面から隔離で
きる。従って、ゲート電極に電圧を印加した際、第２の
絶縁膜の側面に電界が集中することを防止できる。ま
た、第２の絶縁膜の上にゲート電極を設ける以前は半導
体基板の表面上に第２の絶縁膜が露出しており、この後
の工程においてフッ酸系溶液を使用すると、第２の絶縁
膜における第１の溝に対応する露出した部分がエッチン
グされる。しかし、この第１の溝の幅は第２の溝の幅よ
り大きいため、第２の絶縁膜における第２の溝に対応す
る部分はエッチングされることがなく、半導体基板の表
面と第２の絶縁膜との間に段差が生じることはない。According to the present invention, the first groove is formed in the first conductive layer,
A second groove that is in communication with the first groove and has a smaller diameter than the first groove is provided in the semiconductor substrate, and a second insulating film is provided in the first and second grooves. And a gate electrode is provided on the second insulating film. Therefore, the end of the channel region formed in the semiconductor substrate under the gate electrode is formed at a position corresponding to the end of the first conductive layer, that is, the side surface of the first groove. Thereby, the end of the channel region can be isolated from the side surface of the second insulating film in the second groove. Therefore, when a voltage is applied to the gate electrode, it is possible to prevent the electric field from being concentrated on the side surface of the second insulating film. In addition, the second insulating film is exposed on the surface of the semiconductor substrate before the gate electrode is provided on the second insulating film. The exposed portion of the film corresponding to the first groove is etched. However, since the width of the first groove is larger than the width of the second groove, the portion of the second insulating film corresponding to the second groove is not etched, and the surface of the semiconductor substrate and the second groove are not etched. No step is formed between the insulating film and the insulating film.
【００１２】[0012]
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１３】図３乃至図１４は、この発明の実施例によ
る半導体装置の製造方法を示す断面図である。先ず、シ
リコン基板２１の表面上には厚さ６００ｎｍのフィール
ド酸化膜２２がＬＯＣＯＳ法により形成される。この
後、温度１０００℃の乾燥したＯ2 雰囲気で熱処理され
ることにより、シリコン基板２１の表面上には図４に示
すように厚さ約１５ｎｍのゲート酸化膜２３が形成され
る。このゲート酸化膜２３が形成された素子領域には３
５Ｋｅｖにより１×１０12ｃｍ-2の濃度でＢ+ のイオン
が注入され、しきい値電圧を制御するためのチャネルイ
オン注入層２４が形成される。3 to 14 are sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention. First, a field oxide film 22 having a thickness of 600 nm is formed on the surface of the silicon substrate 21 by the LOCOS method. Then, by heat treatment in a dry O 2 atmosphere at a temperature of 1000 ° C., a gate oxide film 23 having a thickness of about 15 nm is formed on the surface of the silicon substrate 21 as shown in FIG. 3 is formed in the element region where the gate oxide film 23 is formed.
B + at a concentration of 1 × 10 12 cm -2 by 5 Kev Ions are implanted to form a channel ion implantation layer 24 for controlling the threshold voltage.
【００１４】図５に示すように、前記ゲート酸化膜２３
およびフィールド酸化膜２２の上にはＣＶＤ（Chemical
Vapor Deposition）法により厚さ２００ｎｍの多結晶
シリコン層２５が堆積され、この多結晶シリコン層２５
にはその比抵抗を一定の値まで下げるためにＰが導入さ
れる。As shown in FIG. 5, the gate oxide film 23 is formed.
And CVD (Chemical) on the field oxide film 22.
The polycrystalline silicon layer 25 having a thickness of 200 nm is deposited by the Vapor Deposition method.
Is introduced with P to reduce its specific resistance to a certain value.
【００１５】図６に示すように、前記多結晶シリコン層
２５の上には厚さ１００ｎｍのＳｉＮ膜２６が堆積さ
れ、このＳｉＮ膜２６の上にはフォトレジスト法により
図示せぬレジスト膜が設けられる。このレジスト膜をマ
スクとして、ＳｉＮ膜２６および多結晶シリコン層２５
がＲＩＥによって異方的にエッチングされ、ゲート酸化
膜２３の上には幅０．５μｍの第１の溝２７が形成され
る。この後、前記レジスト膜は除去される。As shown in FIG. 6, a 100 nm thick SiN film 26 is deposited on the polycrystalline silicon layer 25, and a resist film (not shown) is provided on the SiN film 26 by a photoresist method. Be done. Using this resist film as a mask, the SiN film 26 and the polycrystalline silicon layer 25
Is anisotropically etched by RIE to form a first groove 27 having a width of 0.5 μm on the gate oxide film 23. After that, the resist film is removed.
【００１６】図７に示すように、第１の溝２７およびＳ
ｉＮ膜２６の上にはＣＶＤ法により厚さ１００ｎｍの図
示せぬシリコン酸化膜が堆積される。このシリコン酸化
膜を異方的にエッチングすることにより、前記溝２７の
側壁には側壁材２８が形成される。As shown in FIG. 7, the first groove 27 and the S
On the iN film 26, a silicon oxide film (not shown) having a thickness of 100 nm is deposited by the CVD method. By anisotropically etching this silicon oxide film, a sidewall material 28 is formed on the sidewall of the groove 27.
【００１７】図８に示すように、前記側壁材２８および
ＳｉＮ膜２６をマスクとして、前記ゲート酸化膜２３が
異方的にエッチングされる。この際、側壁材２８もゲー
ト酸化膜２３の厚みだけエッチングされる。As shown in FIG. 8, the gate oxide film 23 is anisotropically etched using the sidewall material 28 and the SiN film 26 as a mask. At this time, the sidewall material 28 is also etched by the thickness of the gate oxide film 23.
【００１８】図９に示すように、前記側壁材２８および
ＳｉＮ膜２６をマスクとして異方的にエッチングするこ
とにより、前記シリコン基板２１には幅０．３μｍ、深
さ０．５μｍの第２の溝２９が形成される。この後、側
壁材２８はＮＨ4 Ｆ溶液処理により除去される。As shown in FIG. 9, the sidewall material 28 and the SiN film 26 are used as a mask to anisotropically etch the silicon substrate 21 to form a second film having a width of 0.3 μm and a depth of 0.5 μm. The groove 29 is formed. After that, the side wall material 28 is removed by NH 4 F solution treatment.
【００１９】図１０に示すように、温度９００℃の乾燥
したＯ2 雰囲気で熱処理されることにより、前記第１お
よび第２の溝２７、２９の内面には厚さ約１０ｎｍの熱
酸化膜３０が形成される。次に、ＳｉＮ膜２６をマスク
として３０Ｋｅｖにより４×１０13ｃｍ-2の濃度でＢ+
のフィールドイオン注入が行われ、シリコン基板２１に
おける第２の溝２９の下部には反転防止層３１が形成さ
れる。As shown in FIG. 10, a thermal oxide film 30 having a thickness of about 10 nm is formed on the inner surfaces of the first and second grooves 27 and 29 by heat treatment in a dry O 2 atmosphere at a temperature of 900 ° C. Is formed. Next, with the SiN film 26 as a mask, B + was performed at a concentration of 4 × 10 13 cm -2 by 30 Kev.
Field ion implantation is performed, and an inversion prevention layer 31 is formed below the second groove 29 in the silicon substrate 21.
【００２０】図１１に示すように、熱酸化膜３０内およ
びＳｉＮ膜２６の上には減圧ＣＶＤ法により厚さ３００
ｎｍの図示せぬ絶縁層が堆積され、この絶縁層はその表
面が多結晶シリコン層２５の表面に達するまで異方的に
エッチングされる。更に、第１の溝２７に埋込む絶縁層
の厚みのマージンを考慮し、時間にして２０％程度オー
バーエッチングする。これにより、熱酸化膜３０の内面
には埋込み絶縁膜３２ａ、３２ｂが形成される。この埋
込み絶縁膜３２ａ、３２ｂの表面は多結晶シリコン層２
５の表面とシリコン基板２１の表面との間に形成され、
第２の溝２９における埋込み絶縁膜３２ａ、３２ｂによ
り素子分離領域３２ｃが形成される。この後、ＳｉＮ膜
２６は異方性エッチング法または加熱リン酸溶液による
選択エッチングにより除去される。As shown in FIG. 11, a thickness 300 is formed in the thermal oxide film 30 and on the SiN film 26 by the low pressure CVD method.
nm of insulating layer (not shown) is deposited, which is anisotropically etched until its surface reaches the surface of the polycrystalline silicon layer 25. Further, in consideration of the margin of the thickness of the insulating layer embedded in the first groove 27, overetching is performed by about 20% in time. As a result, buried insulating films 32a and 32b are formed on the inner surface of the thermal oxide film 30. The surfaces of the buried insulating films 32a and 32b are the polycrystalline silicon layer 2
Formed between the surface 5 and the surface of the silicon substrate 21,
The buried insulating films 32a and 32b in the second groove 29 form an element isolation region 32c. After that, the SiN film 26 is removed by anisotropic etching or selective etching with a heated phosphoric acid solution.
【００２１】図１２に示すように、前記多結晶シリコン
層２５および埋込み絶縁膜３２ａ、３２ｂの上にはスパ
ッタ法等により厚さ２００ｎｍ程度のＭｏＳｉ2or3膜３
３が形成される。As shown in FIG. 12, a MoSi 2 or3 film 3 having a thickness of about 200 nm is formed on the polycrystalline silicon layer 25 and the buried insulating films 32a and 32b by a sputtering method or the like.
3 is formed.
【００２２】図１３に示すように、フォトレジスト法に
より図示せぬレジスト膜をマスクとして、前記多結晶シ
リコン層２５およびＭｏＳｉ2or3膜３３を異方的にエッ
チングすることによりゲート電極配線３４ａ、３４ｂが
形成される。As shown in FIG. 13, the polycrystalline silicon layer 25 and the MoSi 2 or 3 film 33 are anisotropically etched by a photoresist method using a resist film (not shown) as a mask to form gate electrode wirings 34a and 34b. It is formed.
【００２３】図１４に示すように、ゲート電極配線３４
ａ、３４ｂ、埋込み絶縁膜３２ｂおよびフィールド酸化
膜２２をマスクとしてＮ型の不純物をイオン注入するこ
とにより、シリコン基板２１の表面にはソース・ドレイ
ン領域のＮ+ 拡散層３５が形成される。前記ゲート電極
配線３４ａ、３４ｂ、ゲート酸化膜２３、埋込み絶縁膜
３２ｂおよびフィールド酸化膜２２の上には配線間絶縁
膜３６が設けられる。この配線間絶縁膜３６には第１の
コンタクトホール３７ａが設けられ、配線間絶縁膜３６
およびゲート酸化膜２３には第２のコンタクトホール３
７ｂが設けられる。第１のコンタクトホール３７ａには
前記ゲート電極配線３４ａと電気的に接続するリード電
極配線３８ａが設けられ、第２のコンタクトホール３７
ｂには前記Ｎ+ 拡散層３５と電気的に接続するリード電
極配線３８ｂが設けられる。As shown in FIG. 14, the gate electrode wiring 34
a, 34b, the buried insulating film 32b and the field oxide film 22 are used as a mask to ion-implant N-type impurities, so that the N + of the source / drain region is formed on the surface of the silicon substrate 21. The diffusion layer 35 is formed. An inter-wiring insulating film 36 is provided on the gate electrode wirings 34a and 34b, the gate oxide film 23, the buried insulating film 32b and the field oxide film 22. A first contact hole 37a is formed in the inter-wiring insulating film 36, and the inter-wiring insulating film 36 is formed.
And the second contact hole 3 in the gate oxide film 23.
7b is provided. A lead electrode wiring 38a electrically connected to the gate electrode wiring 34a is provided in the first contact hole 37a, and a second contact hole 37a is provided.
b is the above N + A lead electrode wiring 38b that is electrically connected to the diffusion layer 35 is provided.
【００２４】上記のように製造された半導体装置は第１
のゲート電極材料２５が埋込み絶縁膜３２ａによって分
離されており、この埋込み絶縁膜３２ａの上に設けられ
た第２のゲート電極材料３３により第１のゲート電極材
料２５が架橋された構造となっている。前記第１および
第２のゲート電極材料２５、３３はゲート電極配線３４
ａを構成している。このゲート電極配線３４ａの一端は
前記埋込み絶縁膜の上に形成されており、ゲート電極配
線３４ａの他端はフィールド酸化膜２２の上に形成され
ている。The semiconductor device manufactured as described above is the first
Of the gate electrode material 25 are separated by the buried insulating film 32a, and the first gate electrode material 25 is cross-linked by the second gate electrode material 33 provided on the buried insulating film 32a. There is. The first and second gate electrode materials 25 and 33 are gate electrode wirings 34.
a is configured. One end of the gate electrode wiring 34a is formed on the buried insulating film, and the other end of the gate electrode wiring 34a is formed on the field oxide film 22.
【００２５】上記実施例によれば、多結晶シリコン層２
５に第１の溝２７を設け、シリコン基板２１に第１の溝
２７と連通し且つ第１の溝２７の幅より小さい幅を有す
る第２の溝２９を設けている。前記第１および第２の溝
２７、２９の内に埋込み絶縁膜３２ａを設けている。こ
のため、図１５に示すように、ゲート電極配線３４ａの
下のシリコン基板２１に形成されるチャネル領域３９の
端部３９ａは前記多結晶シリコン層２５の端部、即ち前
記第１の溝２７の側面２７ａに対応した位置に形成され
る。これにより、前記チャネル領域３９の端部３９ａを
前記第２の溝２９における埋込み絶縁膜３２ａの側面３
２ｄから隔離できる。従って、ゲート電極に電圧を印加
した際、前記側面３２ｄに電界が集中することを防止で
き、しきい値電圧の低下を防止できる。According to the above embodiment, the polycrystalline silicon layer 2
5, the first groove 27 is provided, and the silicon substrate 21 is provided with the second groove 29 communicating with the first groove 27 and having a width smaller than the width of the first groove 27. A buried insulating film 32a is provided in the first and second trenches 27 and 29. Therefore, as shown in FIG. 15, the end 39a of the channel region 39 formed in the silicon substrate 21 under the gate electrode wiring 34a is located at the end of the polycrystalline silicon layer 25, that is, the first groove 27. It is formed at a position corresponding to the side surface 27a. As a result, the end portion 39 a of the channel region 39 is formed on the side surface 3 of the buried insulating film 32 a in the second groove 29.
Can be isolated from 2d. Therefore, when a voltage is applied to the gate electrode, it is possible to prevent the electric field from concentrating on the side surface 32d and prevent the threshold voltage from decreasing.
【００２６】また、埋込み絶縁膜３２ｂの上にゲート電
極配線を設ける以前は、シリコン基板２１の表面上に埋
込み絶縁膜３２ｂが露出している。この後の工程、即ち
酸化工程等の前処理工程または酸化膜の剥離工程におい
てフッ酸系溶液を使用すると、図１５に示すように、埋
込み絶縁膜３２ｂにおける第１の溝２７に対応する露出
した部分がエッチングされる。しかし、この第１の溝２
７の幅は第２の溝２９の幅より大きいため、埋込み絶縁
膜３２ｂにおける第２の溝２９に対応する部分はエッチ
ングされることがなく、シリコン基板２１の表面と埋込
み絶縁膜３２ｂとの間に段差が生じることはない。この
結果、埋込み絶縁膜３２ｂの上に配線を設けても、前記
段差部分にエッチング液が残ることがなく、配線間ショ
ートおよび配線とシリコン基板との間の耐圧劣化を防止
できる。Before providing the gate electrode wiring on the embedded insulating film 32b, the embedded insulating film 32b is exposed on the surface of the silicon substrate 21. When a hydrofluoric acid-based solution is used in the subsequent step, that is, in the pretreatment step such as the oxidation step or the step of removing the oxide film, as shown in FIG. 15, the exposed portion corresponding to the first groove 27 in the buried insulating film 32b is exposed. The part is etched. However, this first groove 2
Since the width of 7 is larger than the width of the second groove 29, the portion of the embedded insulating film 32b corresponding to the second groove 29 is not etched, and the portion between the surface of the silicon substrate 21 and the embedded insulating film 32b is not etched. There is no difference in level. As a result, even if a wiring is provided on the embedded insulating film 32b, the etching solution does not remain in the step portion, and it is possible to prevent short-circuiting between wirings and deterioration of breakdown voltage between the wiring and the silicon substrate.
【００２７】尚、この発明の半導体装置およびその製造
方法は上記の実施例に限定されることなく、側壁材をＮ
Ｈ4 Ｆ溶液処理により除去する工程を省略し、第１およ
び第２の溝の内面に熱酸化膜を形成し、シリコン基板に
おける第２の溝の下部に反転防止層を形成し、前記熱酸
化膜の内面に埋込み絶縁膜を形成する製造方法を用いる
ことも可能である。The semiconductor device and the method of manufacturing the same according to the present invention are not limited to the above-mentioned embodiment, and the sidewall material is N.
By omitting the step of removing by H 4 F solution treatment, a thermal oxide film is formed on the inner surfaces of the first and second grooves, and an inversion prevention layer is formed under the second groove on the silicon substrate. It is also possible to use a manufacturing method in which a buried insulating film is formed on the inner surface of the film.
【００２８】また、ゲート電極は多結晶シリコン層およ
びＭｏＳｉ2or3膜から構成されているが、前記多結晶シ
リコン層は多結晶シリコンを含むものであれば良く、Ｍ
ｏＳｉ2or3膜は高融点金属膜であっても良い。The gate electrode is composed of a polycrystalline silicon layer and a MoSi 2 or 3 film, but the polycrystalline silicon layer may be any one containing polycrystalline silicon.
The oSi 2 or 3 film may be a refractory metal film.
【００２９】また、シリコン基板に第２の溝を形成し、
側壁材を除去し、第１および第２の溝の内面に熱酸化膜
を形成し、フィールドイオン注入を行っているが、シリ
コン基板に第２の溝を形成し、フィールドイオン注入を
行い、側壁材を除去し、第１および第２の溝の内面に熱
酸化膜を形成することも可能である。Further, a second groove is formed on the silicon substrate,
The sidewall material is removed, a thermal oxide film is formed on the inner surfaces of the first and second trenches, and field ion implantation is performed. However, the second trench is formed in the silicon substrate and field ion implantation is performed. It is also possible to remove the material and form a thermal oxide film on the inner surfaces of the first and second grooves.
【００３０】[0030]
【発明の効果】以上説明したようにこの発明によれば、
第１の導電層に第１の溝を設け、半導体基板内に、前記
第１の溝と連通され、前記第１の溝より径が小さな第２
の溝を設け、前記第１および第２の溝の内に第２の絶縁
膜を設けている。このため、半導体基板において素子領
域を電気的に分離する第２の絶縁膜に電界が集中するこ
とにより生ずるしきい値電圧の低下を防止すると共に、
半導体基板に露出している第２の絶縁膜に段差が生じる
ことによるエッチング液残り、配線間ショートおよび配
線と半導体基板との間の耐圧劣化を防止できる。As described above, according to the present invention,
A first groove is formed in the first conductive layer, and a second groove having a diameter smaller than that of the first groove is formed in the semiconductor substrate so as to communicate with the first groove.
And a second insulating film is provided in each of the first and second grooves. Therefore, it is possible to prevent the threshold voltage from being lowered due to the concentration of an electric field on the second insulating film that electrically separates the element region in the semiconductor substrate, and
It is possible to prevent the etching liquid from remaining due to the step difference in the second insulating film exposed on the semiconductor substrate, the short circuit between wirings, and the breakdown voltage deterioration between the wirings and the semiconductor substrate.
【図１】図１（ａ）は、従来のＭＯＳトランジスタを示
すものであり、層間絶縁膜を除いた平面図、図１（ｂ）
は、図１（ａ）に示す１−１線に沿った断面図。FIG. 1 (a) shows a conventional MOS transistor, and is a plan view without an interlayer insulating film, FIG. 1 (b).
Is a cross-sectional view taken along line 1-1 shown in FIG.
【図２】図２（ａ）は、従来の半導体装置の製造工程の
一部を示す断面図、図２（ｂ）は、従来の半導体装置の
製造工程の一部を示すものであり、半導体基板と埋込み
絶縁膜との間に段差が生じる工程を示す断面図。FIG. 2A is a sectional view showing a part of a conventional semiconductor device manufacturing process, and FIG. 2B is a part of a conventional semiconductor device manufacturing process. FIG. 6 is a cross-sectional view showing a step in which a step is formed between the substrate and the embedded insulating film.
【図３】この発明の実施例による半導体装置の製造方法
を示すものであり、シリコン基板にフィールド酸化膜を
設ける工程を示す断面図。FIG. 3 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of forming a field oxide film on a silicon substrate.
【図４】この発明の実施例による半導体装置の製造方法
を示すものであり、チャネルイオン注入層を形成する工
程を示す断面図。FIG. 4 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of forming a channel ion implantation layer.
【図５】この発明の実施例による半導体装置の製造方法
を示すものであり、多結晶シリコン層を設ける工程を示
す断面図。FIG. 5 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of providing a polycrystalline silicon layer.
【図６】この発明の実施例による半導体装置の製造方法
を示すものであり、第１の溝を設ける工程を示す断面
図。FIG. 6 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of forming a first groove.
【図７】この発明の実施例による半導体装置の製造方法
を示すものであり、第１の溝の側壁に側壁材を設ける工
程を示す断面図。FIG. 7 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of providing a sidewall material on the sidewall of the first groove.
【図８】この発明の実施例による半導体装置の製造方法
を示すものであり、側壁材およびＳｉＮ膜をマスクとし
てゲート酸化膜をエッチングする工程を示す断面図。FIG. 8 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of etching a gate oxide film by using a sidewall material and a SiN film as a mask.
【図９】この発明の実施例による半導体装置の製造方法
を示すものであり、第２の溝を設ける工程を示す断面
図。FIG. 9 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of providing a second groove.
【図１０】この発明の実施例による半導体装置の製造方
法を示すものであり、第２の溝の内面にシリコン酸化膜
を設ける工程を示す断面図。FIG. 10 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of providing a silicon oxide film on the inner surface of the second groove.
【図１１】この発明の実施例による半導体装置の製造方
法を示すものであり、埋込み絶縁膜を設ける工程を示す
断面図。FIG. 11 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of providing a buried insulating film.
【図１２】この発明の実施例による半導体装置の製造方
法を示すものであり、ＭｏＳｉ2or3膜を設ける工程を示
す断面図。FIG. 12 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of providing a MoSi 2 or 3 film.
【図１３】この発明の実施例による半導体装置の製造方
法を示すものであり、ゲート電極配線を設ける工程を示
す断面図。FIG. 13 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of providing a gate electrode wiring.
【図１４】この発明の実施例による半導体装置の製造方
法を示すものであり、リード電極配線を設ける工程を示
す断面図。FIG. 14 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a step of providing lead electrode wiring.
【図１５】この発明の実施例による半導体装置の素子分
離領域の近傍を示す拡大断面図。FIG. 15 is an enlarged cross-sectional view showing the vicinity of an element isolation region of a semiconductor device according to an embodiment of the present invention.
21…シリコン基板、22…フィールド酸化膜、23…ゲート
酸化膜、24…チャネルイオン注入層、25…多結晶シリコ
ン層、26…ＳｉＮ膜、27…第１の溝、28…側壁材、29…
第２の溝、30…熱酸化膜、31…反転防止層、32a,32b …
埋込み絶縁膜、32c …素子分離領域、32d …側面、33…
ＭｏＳｉ2or3膜、34a,34b …ゲート電極配線、35…Ｎ+
拡散層、36…配線間絶縁膜、37a …第１のコンタクトホ
ール、37b …第２のコンタクトホール、38a,38b …リー
ド電極配線、39…チャネル領域、39a …端部21 ... Silicon substrate, 22 ... Field oxide film, 23 ... Gate oxide film, 24 ... Channel ion implantation layer, 25 ... Polycrystalline silicon layer, 26 ... SiN film, 27 ... First groove, 28 ... Side wall material, 29 ...
Second groove, 30 ... Thermal oxide film, 31 ... Inversion prevention layer, 32a, 32b ...
Buried insulating film, 32c ... Element isolation region, 32d ... Side surface, 33 ...
MoSi 2or3 film, 34a, 34b ... Gate electrode wiring, 35 ... N +
Diffusion layer, 36 ... Inter-wiring insulating film, 37a ... First contact hole, 37b ... Second contact hole, 38a, 38b ... Lead electrode wiring, 39 ... Channel region, 39a ... End portion
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ａ 7342−4Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 27/08 331 A 7342-4M
Claims (6)
絶縁膜と、 前記第１の絶縁膜の上に設けられた第１の導電層と、 前記第１の導電層に設けられた第１の溝と、 前記半導体基板内に設けられ、前記第１の溝と連通さ
れ、前記第１の溝より径が小さな第２の溝と、 前記第１および第２の溝の内に設けられた第２の絶縁膜
と、 前記第１の導電層および前記第２の絶縁膜の上に設けら
れた第２の導電層と、 前記第１および第２の導電層の一端に設けられたゲート
電極と、 前記ゲート電極の両側に位置する前記半導体基板内に形
成されたソース・ドレイン領域と、 を具備することを特徴とする半導体装置。1. A first insulating film provided on a surface of a semiconductor substrate, a first conductive layer provided on the first insulating film, and a first conductive layer provided on the first conductive layer. A first groove, a second groove provided in the semiconductor substrate, communicating with the first groove, and having a diameter smaller than that of the first groove; and a second groove provided in the first and second grooves. A second insulating film, a second conductive layer provided on the first conductive layer and the second insulating film, and one end of the first and second conductive layers. A semiconductor device comprising: a gate electrode; and source / drain regions formed on the both sides of the gate electrode in the semiconductor substrate.
け、この絶縁膜の上に第１の導電層を設け、この導電層
に第１の溝を設ける工程と、 前記半導体基板内に、前記第１の溝と連通され、前記第
１の溝より径が小さな第２の溝を設ける工程と、 前記第１および第２の溝の内に第２の絶縁膜を設ける工
程と、 前記第１の導電層および第２の絶縁膜の上に第２の導電
層を設け、前記第１および第２の導電層の一端にゲート
電極を設ける工程と、 前記ゲート電極の両側に位置する前記半導体基板内にソ
ース・ドレイン領域を形成する工程と、 からなることを特徴とする半導体装置の製造方法。2. A step of providing a first insulating film on a surface of a semiconductor substrate, providing a first conductive layer on the insulating film, and providing a first groove in the conductive layer; A step of providing a second groove communicating with the first groove and having a diameter smaller than that of the first groove; and a step of providing a second insulating film in the first and second grooves, A step of providing a second conductive layer on the first conductive layer and the second insulating film and providing a gate electrode at one end of the first and second conductive layers; A method of manufacturing a semiconductor device, comprising the steps of forming source / drain regions in the semiconductor substrate.
け、この絶縁膜の上に第１の導電層を設ける工程と、 前記第１の導電層の上に第１のマスク材を設け、このマ
スク材をマスクとしてエッチングすることにより前記第
１の導電層に第１の溝を設ける工程と、 前記第１の溝および前記第１のマスク材の上に第２のマ
スク材を堆積させ、このマスク材を異方的にエッチング
することにより前記第１の溝の側壁に前記第２のマスク
材からなる側壁部を設ける工程と、 前記側壁部および前記第１のマスク材をマスクとしてエ
ッチングすることにより前記第１の絶縁膜および前記半
導体基板に第２の溝を設ける工程と、 前記側壁部を除去する工程と、 前記第１および第２の溝の内に、前記第１の導電層の上
面と下面との間に上面が位置する第２の絶縁膜を設ける
工程と、 前記第１のマスク材を除去し、前記第１の導電層および
前記第２の絶縁膜の上に第２の導電層を設ける工程と、 前記第１および第２の導電層をエッチングすることによ
りゲート電極を設ける工程と、 前記ゲート電極の両側に位置する前記半導体基板内にソ
ース・ドレイン領域を形成する工程と、 からなることを特徴とする半導体装置の製造方法。3. A step of providing a first insulating film on a surface of a semiconductor substrate, a step of providing a first conductive layer on the insulating film, and a step of forming a first mask material on the first conductive layer. A step of providing a first groove in the first conductive layer by etching using the mask material as a mask, and depositing a second mask material on the first groove and the first mask material. And anisotropically etching the mask material to provide a sidewall portion of the second mask material on the sidewall of the first groove, and using the sidewall portion and the first mask material as a mask. A step of forming a second groove in the first insulating film and the semiconductor substrate by etching; a step of removing the side wall portion; and a step of removing the first conductive film in the first and second grooves. A second top surface located between the top and bottom surfaces of the layer A step of providing an edge film, a step of removing the first mask material, and a step of providing a second conductive layer on the first conductive layer and the second insulating film, and the first and second A method of manufacturing a semiconductor device, comprising: a step of providing a gate electrode by etching a conductive layer; and a step of forming source / drain regions in the semiconductor substrate located on both sides of the gate electrode.
含むことを特徴とする請求項１、２または３記載の半導
体装置およびその製造方法。4. The semiconductor device and the method for manufacturing the same according to claim 1, wherein the first conductive layer contains polycrystalline silicon.
ることを特徴とする請求項１、２または３記載の半導体
装置およびその製造方法。5. The semiconductor device and the method of manufacturing the same according to claim 1, 2 or 3, wherein the second conductive layer is made of a refractory metal.
シリコンからなることを特徴とする請求項１、２または
３記載の半導体装置およびその製造方法。6. The semiconductor device according to claim 1, 2 or 3, wherein the second conductive layer is made of silicon containing a refractory metal.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325742A JPH05160254A (en) | 1991-12-10 | 1991-12-10 | Semiconductor device and production thereof |
| KR1019920023672A KR960006973B1 (en) | 1991-12-10 | 1992-12-09 | Semiconductor device and the manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325742A JPH05160254A (en) | 1991-12-10 | 1991-12-10 | Semiconductor device and production thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160254A true JPH05160254A (en) | 1993-06-25 |
Family
ID=18180149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3325742A Pending JPH05160254A (en) | 1991-12-10 | 1991-12-10 | Semiconductor device and production thereof |
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| Country | Link |
|---|---|
| JP (1) | JPH05160254A (en) |
| KR (1) | KR960006973B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714916A (en) * | 1993-06-22 | 1995-01-17 | Nec Corp | Isolation structure of mos field-effect transistor and its manufacture |
| JP2005340851A (en) * | 2005-06-27 | 2005-12-08 | Sharp Corp | Semiconductor device and its manufacturing method |
-
1991
- 1991-12-10 JP JP3325742A patent/JPH05160254A/en active Pending
-
1992
- 1992-12-09 KR KR1019920023672A patent/KR960006973B1/en active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0714916A (en) * | 1993-06-22 | 1995-01-17 | Nec Corp | Isolation structure of mos field-effect transistor and its manufacture |
| JP2005340851A (en) * | 2005-06-27 | 2005-12-08 | Sharp Corp | Semiconductor device and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930014888A (en) | 1993-07-23 |
| KR960006973B1 (en) | 1996-05-25 |
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