JPH05152362A - 半導体装置の製法 - Google Patents

半導体装置の製法

Info

Publication number
JPH05152362A
JPH05152362A JP3342281A JP34228191A JPH05152362A JP H05152362 A JPH05152362 A JP H05152362A JP 3342281 A JP3342281 A JP 3342281A JP 34228191 A JP34228191 A JP 34228191A JP H05152362 A JPH05152362 A JP H05152362A
Authority
JP
Japan
Prior art keywords
polyimide
semiconductor element
resin
semiconductor device
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3342281A
Other languages
English (en)
Inventor
Kazumasa Igarashi
一雅 五十嵐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nitto Denko Corp
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Priority to JP3342281A priority Critical patent/JPH05152362A/ja
Publication of JPH05152362A publication Critical patent/JPH05152362A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Formation Of Insulating Films (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【構成】 半導体素子４とリード１を、この半導体素子
４およびリード１の外表面の少なくとも一部がポリイミ
ドに被覆された状態で電気接続を行い、ついで上記リー
ド付半導体素子を封止樹脂によって封止する半導体装置
に製法であって、上記リード付半導体素子の樹脂封止に
先立って、少なくともポリイミド部分をプラズマ処理す
るようにした。 【効果】 プラズマ処理によって、封止樹脂に接するポ
リイミド表面が改質されて樹脂とのなじみ性が向上す
る。したがって、この方法によれば、ポリイミドと封止
樹脂の境界面における両者の耐湿密着性に優れ、半田リ
フロー工程においてパッケージクラックを発生しにくい
半導体装置を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半田実装時にクラッ
クを生じることのない、信頼性に優れた半導体装置を製
造する方法に関するものである。
【０００２】
【従来の技術】近年、半導体分野の技術革新はめざまし
く、ＬＳＩチップ等の半導体装置の高集積化と高速化が
進んでおり、加えて電子装置を小形で高機能にする要求
から、実装の高密度化が進んでいる。このような観点か
ら、デュアルインラインパッケージ（ＤＩＰ）のような
ピン挿入型のパッケージに替わり、アウターリードを４
方向に配置したクワッドフラットパッケージ（ＱＦＰ）
や２方向リードのスモールアウトラインパッケージ（Ｓ
ＯＰ）といつた面実装パッケージが主流になってきてい
る。さらに、上記ＱＦＰやＳＯＰも、パッケージ厚さが
１ｍｍ前後のシンクワッドフラットパッケージ（ＴＱＦ
Ｐ）やシンスモールアウトラインパッケージ（ＴＳＯ
Ｐ）へと超薄形化が推し進められている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな薄形の面実装パッケージでは、プリント基板等に実
装する際に、半田リフロー工程で樹脂パッケージ部分に
クラックが発生すること（いわゆる「ポップコーン現
象」）が問題となっている。これは、実装工程までに封
止樹脂が吸湿し、２１５〜２６０℃という高温の半田リ
フロー工程において、リードフレームダイパット裏面と
封止樹脂の界面や、半導体素子と封止樹脂の界面の隙間
で、上記封止樹脂内の吸湿水分が気化膨張し、この時に
発生する応力にパッケージの樹脂強度が耐えられなくな
り、クラックが発生するものである。このようにクラッ
クの入った半導体パッケージでは、容易に水分が半導体
素子に達し、信頼性が低下しやすい。
【０００４】上記クラックの発生は、半導体装置の一部
にポリイミドを用いたタイプのものでは一層深刻であ
る。すなわち、ダイパッドのないリードフレームにおい
てダイパッドの代わりにポリイミド層を形成したもの
や、リードフレーム固定用にポリイミドテープを用いた
もの、あるいはテープオートメイティッドボンディング
（ＴＡＢ）によつてポリイミドフィルムキャリアを使用
したもの等においては、封止樹脂との密着性と耐湿性に
極めて劣るポリイミドが封止樹脂と接することになるた
め、ポリイミドを用いていないものよりも、一層クラッ
ク発生にもとづく信頼性の低下を招くことになる。
【０００５】この発明は、このような事情に鑑みなされ
たもので、半導体装置内にポリイミドと封止樹脂の境界
面を有しながら、この境界面における両者の密着性が良
好で、半田リフロー工程においてパッケージクラックを
生じにくい半導体装置の製法の提供をその目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、この発明の半導体装置の製法は、半導体素子とリー
ドを、この半導体素子およびリードの外表面の少なくと
も一部がポリイミドに被覆された状態で電気接続を行
い、ついで上記リード付半導体素子を封止樹脂によって
封止する半導体装置の製法であって、上記リード付半導
体素子の樹脂封止に先立って、少なくともポリイミド部
分をプラズマ処理するという構成をとる。
【０００７】
【作用】すなわち、本発明者らは、ポリイミドと封止樹
脂との境界面における両者の密着性および耐湿性を高め
るには、ポリイミド表面を何らかの手段によって改質す
ることが必要であるとの観点から、コロナ放電処理，グ
ロー放電処理，紫外線照射処理，電子線処理，火炎処
理，サンドブラスト処理等の乾式処理や、プライマーコ
ート処理，ポリマーコーティング処理，電着等の湿式処
理といった各種の表面処理技術について、ポリイミドと
封止樹脂間の耐湿密着性に与える影響を研究した。その
結果、高周波低温プラズマ処理を行うと、ポリイミド処
理面が親水性に改質されて封止樹脂に対する耐湿密着性
が向上することを見いだしこの発明に到達した。
【０００８】つぎに、この発明を詳細に説明する。
【０００９】この発明が対象とする半導体装置は、半導
体素子とリードが、この半導体素子およびリードの外表
面の少なくとも一部がポリイミドによって被覆された状
態で電気接続が行われ、さらにそれが樹脂封止されたも
のである。
【００１０】上記半導体素子およびリードは、半導体装
置に用いるものであればどのようなものであっても差し
支えはない。また、電気接続の方法についても、特に限
定するものではない。
【００１１】そして、この発明は、ポリイミドと封止樹
脂の境界面の耐湿密着性の向上を企図したものであり、
対象となる半導体装置は、上記のように、リードの外表
面の少なくとも一部がポリイミドによって被覆された状
態で電気接続が行われたものである。
【００１２】このような態様の半導体装置としては、ダ
イパッドのないリードフレームにおいてダイパッドの代
わりにポリイミドフィルムを用いたものや、リードフレ
ーム固定用にポリイミドテープを用いたもの、あるいは
テープオートメイティッドボンディング（ＴＡＢ）方式
においてポリイミドフィルムをテープキャリアとして用
いたもの、さらにはポリイミド両面接着フィルムを介し
て半導体素子上にリードフレームを載せた構造のもの
（ＬＯＣやＣＯＬ）等があげられる。このような半導体
装置は、いずれも、半導体素子とリードを電気接続させ
た時点で、半導体素子およびリードの外表面の少なくと
も一部がホリイミドに被覆された状態となっており、こ
の被覆部分が、樹脂封止工程において、エポキシ樹脂等
の封止樹脂と接するようになる。
【００１３】なお、上記各態様に用いられるポリイミド
は、下記の一般式で示される構造を有する。
【００１４】
【化１】
【００１５】この発明は、上記半導体装置を製造する方
法において、樹脂封止を行う前に、少なくともそのポリ
イミド部分をプラズマ処理する。
【００１６】上記プラズマ処理は、酸素ガス，窒素ガス
等の微量のガス存在下で低温プラズマを発生させ、電離
した気体，紫外線等で被処理面の化学構造を変化させる
ものである。すなわち、この処理によって、ポリイミド
の被処理面には、−ＣＯＯＨや−ＮＨ2 等の親水基が形
成されると考えられ、被処理面の表面張力が低下し、な
じみ性が向上する。したがって、プラズマ処理後に樹脂
封止を行うと、封止樹脂とポリイミド被処理面とが上記
親水基に基づく化学的親和性で強く密着するようにな
る。
【００１７】したがって、このようにして得られた半導
体装置は、内部のポリイミド部分と封止樹脂の境界面に
おける両者の耐湿密着性が大幅に向上しており、その後
の半田リフロー工程におけるクラックの発生率を大幅に
低減することができる。
【００１８】なお、この発明のプラズマ処理は、ポリイ
ミド部分のみに対して行うようにしてもよいが、通常は
未封止の半導体装置全体をプラズマ処理することが好適
である。また、上記プラズマ処理は、ポリイミド以外
の、ポリアミド，ポリアミドイミド，ポリエーテルイミ
ド，ポリエステルイミド，エポキシ樹脂，フェノキシ樹
脂，フェノール樹脂等、各種のプラスチックに対して
も、表面の耐湿密着性向上効果を奏するため、半導体装
置内に上記各種のプラスチック部分が存在した場合に
も、封止後に、その部分からのクラック発生を低減する
ことができる。
【００１９】つぎに、実施例について比較例と併せて説
明する。
【００２０】
【実施例１】まず、図１に示すように、ダイパッドがな
い４２アロイ８０ピンのリードフレーム１のインナーリ
ード上に、アクリロニトリル−ブタジエンゴム（ＮＢ
Ｒ）−フェノリック接着剤層２付のポリイミドフィルム
３（厚さ５０μｍ）によって構成されたダイパッドを接
着固定した。そして、この上に、半導体素子４（７．５
ｍｍ×７．５ｍｍ，３７０μｍ）を載置し、金ワイヤー
５を接続して電気的に導通した。このようにして得られ
た樹脂封止前の半導体装置を、プラズマ処理装置（サム
コインターナショナル研究所製，ＰＤ−１０Ｓ型）に入
れ、反応容器を１×１０-4Ｔｏｒｒまで排気した。つぎ
に、排気を続けながら酸素ガスを導入し、内部電極式ペ
ルジャーを用いて発生周波数１３．５６ＭＨｚで放電を
行い、未封止半導体装置の全面についてプラズマ処理を
行った。
【００２１】このようにしてプラズマ処理を行った未封
止半導体装置に対し、トランスファー成形金型を用いて
１７５±３℃でエポキシ樹脂によるトランスファー成形
を行い、１７５℃で５時間のアフターキュアーしたの
ち、アウターリード加工を行って、図２に示す半導体装
置（ボディサイズ１４ｍｍ×２０ｍｍ）を得た。
【００２２】
【実施例２】まず、図３に示すように、幅２ｍｍの接着
層７付のポリイミドテープ８（厚さ５０μｍ）によって
リードフレーム６のインナーリードを固定した４２アロ
イ１６０ピンのＱＦＰを、封止前の段階まで作製した。
このものは、ダイパッド９のサイズが１２．７ｍｍ×１
２．７ｍｍ、その上に載置される半導体素子１０のサイ
ズが９．５ｍｍ×９．５ｍｍである。なお、１１は電気
接続用の金ワイヤーである。そして、この未封止半導体
装置の全面に対し、上記実施例１と同様にしてプラズマ
処理を行ったのち樹脂封止を行って、図４に示す半導体
装置（ボディサイズ１４ｍｍ×２０ｍｍ）を得た。
【００２３】
【比較例１，２】上記実施例１および実施例２と同様の
半導体装置を、それぞれプラズマ処理を施さずに作製し
た。
【００２４】これらの実施例品，比較例品について、そ
れぞれ１２０℃で２４時間乾燥を行ったのち、８５℃，
８５％相対湿度の恒温恒湿槽に所定時間放置後、２６０
±５℃の半田浴中に１０秒間浸漬し、室温まで冷却し
た。そして、パッケージ外部に発生したクラック数を計
数して耐湿密着性を評価した。その結果を下記の表１に
示す。
【００２５】
【表１】
【００２６】上記の結果から、実施例１，２品は、いず
れもプラズマ処理を行わなかった比較例品１，２に比べ
て吸湿しにくいことがわかる。このことから、実施例
１，２品は、プラズマ処理によって封止樹脂の密着性が
改善されていることがわかる。
【００２７】なお、プラズマ処理によってポリイミドが
どの程度改質されるかを確認するために、ピロメリット
酸とジアミノジフェニルエーテルから誘導されたポリイ
ミド成形品（１００ｍｍ×１００ｍｍ，厚さ０．０５ｍ
ｍの板状）に対し、上記実施例１，２と同一条件でプラ
ズマ処理を行った。そして、得られた処理品と、上記プ
ラズマ処理を行わない非処理品の表面について、水との
接触角θを測定するとともに、Ｘ線光電子分析法（ＥＳ
ＣＡ）によって表面分析を行った。これらの結果を下記
の表２に示す。
【００２８】
【表２】
【００２９】上記の結果から、プラズマ処理によって、
ポリイミド表面の濡れ性が向上していることがわかる。
【００３０】
【発明の効果】以上のように、この発明の半導体装置の
製法は、樹脂封止の前に、リード付半導体素子の少なく
とも一部に用いられたポリイミドをプラズマ処理するよ
うにしたもので、このプラズマ処理によって、封止樹脂
に接するポリイミド表面が改質されて樹脂とのなじみ性
が向上している。したがって、この発明によれば、ポリ
イミドと封止樹脂の境界面における両者の耐湿密着性に
優れ、半田リフロー工程においてパッケージクラックを
生じにくい優れた半導体装置を得ることができる。
【図面の簡単な説明】
【図１】半導体素子搭載リードフレームの一態様の説明
図である。
【図２】上記半導体素子搭載リードフレームを樹脂封止
して得られる半導体装置の説明図である。
【図３】半導体素子搭載リードフレームの他の態様の説
明図である。
【図４】上記半導体素子搭載リードフレームを樹脂封止
して得られる半導体装置の説明図である。
【符号の説明】
１，６ リードフレーム ３ ポリイミドフィルム ４，１０ 半導体素子 ８ ポリイミドテープ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｙ 9272−4Ｍ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子とリードを、この半導体素子
    およびリードの外表面の少なくとも一部がポリイミドに
    被覆された状態で電気接続を行い、ついで上記リード付
    半導体素子を封止樹脂によつて封止する半導体装置の製
    法であって、上記リード付半導体素子の樹脂封止に先立
    って、少なくともポリイミド部分をプラズマ処理するこ
    とを特徴とする半導体装置の製法。
JP3342281A 1991-11-30 1991-11-30 半導体装置の製法 Pending JPH05152362A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3342281A JPH05152362A (ja) 1991-11-30 1991-11-30 半導体装置の製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3342281A JPH05152362A (ja) 1991-11-30 1991-11-30 半導体装置の製法

Publications (1)

Publication Number Publication Date
JPH05152362A true JPH05152362A (ja) 1993-06-18

Family

ID=18352513

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3342281A Pending JPH05152362A (ja) 1991-11-30 1991-11-30 半導体装置の製法

Country Status (1)

Country Link
JP (1) JPH05152362A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08124957A (ja) * 1994-10-28 1996-05-17 Nec Corp 半導体集積回路
JP2000124378A (ja) * 1998-10-13 2000-04-28 Hitachi Cable Ltd 高放熱性パッケージ用リードフレームおよび高放熱性半導体パッケージ
JP2006060048A (ja) * 2004-08-20 2006-03-02 Ricoh Co Ltd 電子素子、その製造方法、表示装置および演算装置
JP2006098949A (ja) * 2004-09-30 2006-04-13 Sumitomo Bakelite Co Ltd 半導体装置
CN103107100A (zh) * 2011-11-10 2013-05-15 富士电机株式会社 功率半导体器件的制造方法
US9818714B2 (en) 2011-09-02 2017-11-14 Lg Innotek Co., Ltd. Method of manufacturing substrate for chip packages and method of manufacturing chip package

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08124957A (ja) * 1994-10-28 1996-05-17 Nec Corp 半導体集積回路
JP2000124378A (ja) * 1998-10-13 2000-04-28 Hitachi Cable Ltd 高放熱性パッケージ用リードフレームおよび高放熱性半導体パッケージ
JP2006060048A (ja) * 2004-08-20 2006-03-02 Ricoh Co Ltd 電子素子、その製造方法、表示装置および演算装置
JP4575725B2 (ja) * 2004-08-20 2010-11-04 株式会社リコー 電子素子、及びその製造方法
JP2006098949A (ja) * 2004-09-30 2006-04-13 Sumitomo Bakelite Co Ltd 半導体装置
US9818714B2 (en) 2011-09-02 2017-11-14 Lg Innotek Co., Ltd. Method of manufacturing substrate for chip packages and method of manufacturing chip package
CN103107100A (zh) * 2011-11-10 2013-05-15 富士电机株式会社 功率半导体器件的制造方法
CN103107100B (zh) * 2011-11-10 2015-11-18 富士电机株式会社 功率半导体器件的制造方法

Similar Documents

Publication Publication Date Title
EP1480270B1 (en) Packaging component and semiconductor package
US6087715A (en) Semiconductor device, and manufacturing method of the same
JP3173621B2 (ja) 接着性を改善したトランスファ成形された半導体パッケージ
US6602803B2 (en) Direct attachment semiconductor chip to organic substrate
EP0400566B1 (en) Adhesive tapes and semiconductor devices
WO1998015975A1 (fr) Dispositif semi-conducteur, substrat de montage d'une puce de semi-conducteur, leurs procedes de fabrication, adhesif, et film a double couche d'adhesif
TWI295091B (en) Coating for enhancing adhesion of molding compound to semiconductor devices
JPH05152362A (ja) 半導体装置の製法
JP2006318999A (ja) 半導体装置製造用接着フィルム
JPH05267555A (ja) 半導体装置およびその製造方法並びにそれに使用されるリードフレームおよびその製造方法
JPH05152378A (ja) テープキヤリアパツケージ
JP5100032B2 (ja) 基板の表面改質方法及び半導体装置の製造方法
KR101540583B1 (ko) 반도체 패키지용 전자파 차폐층 제조방법
JP2000068303A (ja) 半導体装置の製造方法
JP2001148447A (ja) 樹脂封止型半導体装置及びその製造方法
JP3928713B2 (ja) 半導体装置の製造方法
US20170271296A1 (en) Coated bond wires for die packages and methods of manufacturing said coated bond wires
JPH09172103A (ja) 半導体装置及びその半導体装置を実装したガラスエポキシ基板の製造方法
JPH04320055A (ja) リードフレームおよび半導体パッケージ
JPH09162330A (ja) 半導体集積回路装置
JP2892055B2 (ja) 樹脂封止型半導体素子
JP3448010B2 (ja) 半導体パッケージ用チップ支持基板
JPS63160367A (ja) 樹脂封止型半導体装置
JP4168456B2 (ja) Ｔａｂテープの製造方法
JPH02106954A (ja) 電子装置