JPH05151086A - アドレス変換バツフア回路 - Google Patents

Abstract

(57)【要約】 【目的】 アドレス変換バッファのヒット率を向上可能
とする。 【構成】 ２つのＴＬＢ（アドレスバッファ）の１つ
（４）をインストラクション用とし、他（５）をオペラ
ンド用として使い分ける。この使い分けは、リクエスト
コードレジスタ２内のリクエストコード102 により示さ
れる、仮想アドレス101 がインストラクションのアドレ
スかオペランドのアドレスかにより制御回路８にて制御
する。 【効果】 ２重化されたＴＬＢをインストラクションと
オペランドとに使い分けるので、夫々のＴＬＢのヒット
率が向上する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はアドレス変換バッファ回路に関し
特に仮想記憶方式を用いた情報処理装置におけるアドレ
ス変換バッファ回路に関するものである。

【０００２】

【従来技術】仮想記憶方式では、ある仮想空間内の仮想
アドレスを実アドレスに変換する際、セグメントテーブ
ル、ページテーブルを索引して実アドレスを求めるよう
になっている。

【０００３】連続して同じ仮想アドレスから実アドレス
を索引する場合には，同じ動作を繰返し行っているので
性能が低下し、よって一度索引した実アドレスを仮想ア
ドレスとアドレスバッファ（ＴＬＢ）に格納しておくよ
うになっている。

【０００４】従って、その後に、格納済みの仮想アドレ
スと同一の仮想アドレスから実アドレスを求める場合に
は、このＴＬＢを検索して対応する実アドレスを求める
ことが行われる。

【０００５】図５はこの様な従来のアドレス変換バッフ
ァ回路のブロックを示している。仮想アドレスレジスタ
１は命令またはオペランドの仮想アドレスを保持するレ
ジスタである。ダイナミックアドレス変換回路９は動的
にアドレス変換動作を行う機構であり、仮想アドレスに
より主記憶１４上のセグメントテーブル、ページテーブ
ルを索引して実アドレスを生成する。

【０００６】ＴＬＢコンパートメントＡ４及びＢ５は、
仮想アドレスとアドレス変換後の実アドレスと仮想アド
レスが有効であるか否かを示す有効ビットとのアドレス
変換対を夫々複数ワード（同数）格納するバッファであ
る。

【０００７】比較回路１０は、仮想アドレス及び対応す
るＴＬＢコンパートメントＡ４内の有効な仮想アドレス
が一致しているか否かを比較する。比較回路１１は、仮
想アドレス及び対応するＴＬＢコンパートメントＢ５内
の有効な仮想アドレスが一致しているか否かを比較す
る。

【０００８】ＴＬＭ６は、最も古くに使用されたアドレ
ス変換対が今後使用されないであろうという考え方のＬ
ＲＵ（Least Recently Used ）アルゴリズムに基づき、
ＴＬＢコンパートメントＡ４またはＢ５の各アドレス変
換対のＬＲＵ値を夫々格納するバッファである。

【０００９】ポインタ生成回路３は、仮想アドレスの一
部を用いてＴＬＢコンパートメントＡ４とＢ５のアドレ
スとの変換対、及びＴＬＭ６のＬＲＵ値を索引するポイ
ンタを生成する。セレクタ１２は、ＴＬＢコンパートメ
ントＡ４またはＢ５、またはダイナミックアドレス変換
回路９よりの実アドレスを選択する。

【００１０】制御回路８は、ダイナミックアドレス変換
回路９の起動と、アドレス変換対のＴＬＢコンパートメ
ントＡ４またはＢ５への登録と、ＴＬＭ６の更新と、セ
レクタ１２の選択信号と、実アドレスレジスタ１３への
登録とを制御する。

【００１１】次に、図５に示したアドレス変換バッファ
回路の動作について説明する。先ず、仮想アドレスレジ
スタ１に仮想アドレスがセットされると、線101 を経由
してポインタ生成回路３よりＴＬＢコンパートメントＡ
４及びＢ５、ＴＬＭ６内のポインタを生成する。ポイン
タ生成回路３よりのポインタは線103 を経由してＴＬＢ
コンパートメントＡ４及びＢ５内のアドレス変換対を索
引する。

【００１２】ＴＬＢコンパートメントＡ４よりのアドレ
ス変換対は線104 を経由して比較回路１０に、ＴＬＢコ
ンパートメントＢ５よりのアドレス変換対は線105 を経
由して比較回路１１に夫々入り、共に線101 よりの仮想
アドレスと比較される。比較の結果は線108 を経由し
て、線106 を経由してきたＴＬＢコンパートメントＡ４
及びＢ５内のアドレス変換対の有効ビットと共に制御回
路８に入る。

【００１３】比較回路１０の結果が一致しかつＴＬＢコ
ンパートメントＡ４よりのアドレス変換対の有効ビット
が有効を表している場合、制御回路８はセレクタ１２で
ＴＬＢコンパートメントＡ４よりの実アドレスを線113
を用いて選択させる。比較回路１１の結果が一致しかつ
ＴＬＢコンパートメントＢ５よりのアドレス変換対の有
効ビットが有効を表している場合、制御回路８はセレク
タ１２でＴＬＢコンパートメントＢ５よりの実アドレス
を線113 を用いて選択させる。

【００１４】但し、上記の２つの組合わせは同時には起
こり得ない。また、上記の組合せせ以外の場合はダイナ
ミックアドレス変換回路９を線109 を用いて起動させ
る。

【００１５】所定のアドレス変換が終了すると制御回路
８は、セレクタ１２でダイナミックアドレス変換回路９
より線110 を経由してきた実アドレスを線１１３を用い
て選択させる。同時に線103 より経由してきたポインタ
で示されるＴＬＭ６のＬＲＵ値が線107 を経由して制御
回路８に入り、ＴＬＢコンパートメントＡ４またはＢ５
のどちらか一方にアドレス変換対を登録するか決定す
る。

【００１６】その後、線111 によって有効ビットを有効
にして仮想アドレスとアドレス変換後の実アドレスと共
にアドレス変換対とし、先程決定したＴＬＢコンパート
メントＡ４またはＢ５のどちらかの、線103 より経由し
てきたポインタの示す場所へ登録する。また、線112 に
よってＴＬＭ６の線103 より経由してきたポインタの示
すＬＲＵ値を更新する。

【００１７】セレクタ１２で選択された実アドレスは11
4 を経由し、制御回路８により線115 を用いて実アドレ
スレジスタ１３にセットされ、線116 を経由して主記憶
１２を索引する。

【００１８】一般に命令とオペランドは、ほぼ同数の割
合でアドレス変換がなされる。そこで従来技術におい
て、夫々仮想アドレスは違うがＴＬＢ内の格納するポイ
ンタが同じである命令Ｉ１，Ｉ２及びオペランドＯ１
と、Ｉ１，Ｉ２，Ｏ１とは仮想アドレス及びＴＬＢ内の
格納するるポインタも違うオペランドＯ２があり、Ｉ
１，Ｏ１，Ｉ２，Ｏ２，Ｉ１，Ｏ１，Ｉ
２，Ｏ２と連続したアドレス変換がなされるとする。

【００１９】ただし，，，，，，，，
の間に、Ｉ１，Ｉ２，Ｏ１，Ｏ２，とは仮想アドレスも
ＴＬＢ内の格納するポインタも違う命令及びオペランド
のアドレス変換が行われても構わない。また、Ｏ２とは
仮想アドレスは違うが、ＴＬＢ内の格納するポインタは
同じオペランドは１種類のみアドレス変換が行われても
構わない。このような場合において以下のような問題が
生ずる。

【００２０】の場合：アドレス変換動作が行われ、Ｔ
ＬＢコンパートメントＡ４に登録される。

【００２１】の場合：アドレス変換動作が行われ、Ｔ
ＬＢコンパートメントＢ５に登録される。

【００２２】の場合：アドレス変換動作が行われ、Ｔ
ＬＭ６のＬＲＵ値によりＴＬＢコンパートメントＡ４が
選ばれる。しかし、のアドレス変換対とＴＬＢコンパ
ートメントＡ４内のポインタが同じであるため上書きさ
れる。

【００２３】の場合：アドレス変換動作が行われ、Ｔ
ＬＢコンパートメントＡ４ののアドレス変換対とは別
のポインタに登録される。

【００２４】の場合：で１度アドレス変換動作が行
われているが、で消去されているためもう１度アドレ
ス変換を行い、ＴＬＭ６のＬＲＵ値によりＴＬＢコンパ
ートメントＢ５が選ばれる。しかし、のアドレス変換
対とＴＬＢコンパートメントＢ５内のポインタが同じで
あるため上書きされる。

【００２５】の場合：で１度アドレス変換動作が行
われているが、で消去されているためもう１度アドレ
ス変換を行い、ＴＬＭ６のＬＲＵ値によりＴＬＢコンパ
ートメントＡ４が選ばれる。しかし、のアドレス変換
対とＴＬＢコンパートメントＡ４内のポインタが同じで
あるため上書きされる。

【００２６】の場合：で１度アドレス変換動作が行
われているが、で消去されているためもう１度アドレ
ス変換を行い、ＴＬＭ６のＬＲＵ値によりＴＬＢコンパ
ートメントＢ５が選ばれる。しかし、のアドレス変換
対とＴＬＢコンパートメントＢ５内のポインタが同じで
あるため上書きされる。

【００２７】の場合：で１度アドレス変換動作が行
われていて、ＴＬＢコンパートメントＡ４に登録されて
いるので、ＴＬＢヒットとなる。

【００２８】以下、この様にＩ１，Ｏ１，Ｉ２，Ｏ２，
Ｉ１，Ｏ１，Ｉ２，Ｏ２，…と続く場合にはＴＬＢのヒ
ット率が低下する。

【００２９】また、夫々仮想アドレスは違うがＴＬＢ内
の格納するポインタが同じである命令Ｉ１及びオペラン
ドＯ１，Ｏ２と、Ｉ１，Ｏ１，Ｏ２とは仮想アドレス及
びＴＬＢ内の格納するポインタも違う命令Ｉ２があり、
上記のように連続してアドレス変換を行う場合も同様に
ＴＬＢのヒット率が低下するといった問題点がある。

【００３０】

【発明の目的】本発明の目的は、ＴＬＢのヒット率を向
上可能としたアドレス変換バッファ回路を提供すること
である。

【００３１】

【発明の構成】本発明によるアドレス変換バッファ回路
は、仮想アドレスを保持する仮想アドレスレジスタと、
前記仮想アドレスが命令のアドレスかオペランドのアド
レスかを示すリクエストコードを格納するリクエストコ
ードレジスタと、命令の仮想アドレスとアドレス変換後
の実アドレスとのアドレス変換対を複数ワード格納する
インストラクションアドレスバッファと、オペランドの
仮想アドレスとアドレス変換後の実アドレスとのアドレ
ス変換対を格納するオペランドアドレスバッファと、前
記仮想アドレスレジスタの内容に基き前記インストラク
ションアドレスバッファ及び前記オペランドアドレスバ
ッファの索引用ポインタを生成するポインタ生成手段
と、前記アドレスバッファに夫々対応して設けられて前
記ポインタにより索引された索引結果の一致不一致を夫
々検出する比較手段と、前記リクエストコードレジスタ
の内容及び前記比較手段の比較結果に応じて前記インス
トラクションアドレスバッファ及び前記オペランドアド
レスバッファのいずれかの索引結果を選択制御すと制御
手段とを含むことを特徴とする。

【００３２】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００３３】図１は本発明の実施例のアドレス変換バッ
ファの回路を示した図であり、図５と同等部分は同一符
号により示している。図において仮想アドレスレジスタ
１は命令またはオペランドの仮想アドレスを保持するレ
ジスタである。

【００３４】リクエストコードレジスタ２は、仮想アド
レスレジスタ１内の仮想アドレスが命令のアドレスある
いはオペランドのアドレスであるかを示すリクエストコ
ードを保持するレジスタである。

【００３５】ダイナミックアドレス変換回路９は動的に
アドレス変換動作を行う機構であり、仮想ドレスによ
り、主記憶１４上のセグメントテーブル、ページテーブ
ルを索引して実アドレスを生成する。

【００３６】インストラクションＴＬＢ４は、命令の仮
想アドレスとアドレス変換後の実アドレスと命令の仮想
アドレスが有効であるか否かを示す有効ビットとのアド
レス変換対を複数ワード格納するバッファである。比較
回路１０は、命令の仮想アドレス及び対応するインスト
ラクションＴＬＢ４内の有効な仮想アドレスが一致して
いるか否かを比較する。

【００３７】オペランドＴＬＢ５は、オペランドの仮想
アドレスとアドレス変換後の実アドレスとオペランドの
仮想アドレスが有効であるか否かを示す有効ビットとの
アドレス変換対を複数ワード格納するバッファである。
比較回路１１は、オペランドの仮想アドレス及び対応す
るオペランドＴＬＢ５内の有効な仮想アドレスが一致し
ているか否かを比較する。

【００３８】ポインタ生成回路３は、仮想アドレスの一
部を用いてインストラクションＴＬＢ４及びオペランド
ＴＬＢ５のアドレス変換対を索引するポインタを生成す
る。セレクタ１２は、インストラクションＴＬＢ４また
はオペランドＴＬＢ５またはダイナミックアドレス変換
回路７よりの実アドレスを選択する。

【００３９】制御回路８は、ダイナミックアドレス変換
回路９の起動と、命令のアドレス変換対のインストラク
ションＴＬＢ４への登録と、オペランドのアドレス変換
対のオペランドＴＬＢ５への登録と、セレクタ１２の選
択信号と、実アドレスレジスタ１３への登録とを制御す
る。

【００４０】次に、図１のアドレス変換バッファの動作
について以下のような例を用いて説明する。先ず、仮想
アドレスレジスタ１に仮想アドレスが、リクエストコー
ドレジスタ２に命令を示すリクエストコードが夫々セッ
トされると、線101 を経由してポインタ生成回路３より
インストラクションＴＬＢ４及びオペランドＴＬＢ５内
のポインタを生成する。

【００４１】ポインタ生成回路３よりのポインタは線10
3 を経由してインストラクションＴＬＢ４及びオペラン
ドＴＬＢ５内のアドレス変換対を索引する。インストラ
クションＴＬＢ４よりのアドレス変換対は線104 を経由
して比較回路１０に、オペランドＴＬＢ５よりのアドレ
ス変換対は線105 を経由して比較回路１１に夫々入り、
線101 よりの仮想アドレスと夫々比較される。比較の結
果は線108 を経由して、線102 を経由してきたリクエス
トコードと共に制御回路８に入る。

【００４２】ここで、リクエストコードは命令を示して
いるので、比較回路１０の結果が一致しかつインストラ
クションＴＬＢ４よりのアドレス変換対の有効ビットが
有効を表している場合、制御回路８はセレクタ１２でイ
ンストラクションＴＬＢ４よりの実アドレスを線113 を
用いて選択させる。上記の組合わせ以外の場合はダイナ
ミックアドレス変換回路９を線109 を用いて起動させ
る。

【００４３】所定のアドレス変換が終了すると、制御回
路８はセレクタ１２でダイナミックアドレス変換回路９
より線110 を経由してきた実アドレスを線113 を用いて
選択させる。同時にインストラクションＴＬＢ４に、線
111 によって有効ビットを有効にして仮想アドレスとア
ドレス変換後の実アドレスと共にアドレス変化対とし、
線103 より経由してきたポインタの示す場所へ登録す
る。

【００４４】セレクタ１２で選択された実アドレスは線
114 を経由し、制御回路８により線115 を用いて実アド
レスレジスタ１３にセットされ、線116 を経由して主記
憶１２を索引する。

【００４５】一方、仮想アドレスレジスタ１に仮想アド
レスが、リクエストコードレジスタ２にオペランドを示
すリクエストコードがせっとされると、線101 を経由し
てポインタ生成回路３よりインストラクションＴＬＢ４
及びオペランドＴＬＢ５内のポインタを生成する。

【００４６】ポインタ生成回路３よりのポインタは線10
3 を経由してインストラクションＴＬＢ４及びオペラン
ドＴＬＢ５内のアドレス変換対を索引する。インストラ
クションＴＬＢ４よりのアドレス変換対は線104 を経由
して比較回路１０に、オペランドＴＬＢ５よりのアドレ
ス変換対は線105 を経由して比較回路１１に夫々入り、
線101 よりの仮想アドレスと夫々比較される。比較の結
果は線108 を経由して、線102 を経由してきたリクエス
トコードと共に制御回路８に入る。

【００４７】ここで、リクエストコードはオペランドを
示しているので、比較回路１１の結果が一致しかつオペ
ランドＴＬＢ５よりのアドレス変換対の有効ビットが有
効を表している場合、制御回路８はセレクタ１２でオペ
ランドＴＬＢ５よりの実アドレスを線113 を用いて選択
させる。上記の組合わせ以外の場合はダイナミックアド
レス変換回路９を線109 を用いて起動させる。

【００４８】所定のアドレス変換が終了すると、制御回
路８はセレクタ１２でダイナミックアドレス変換回路９
より線110 を経由してきた実アドレスを線113 を用いて
選択させる。同時にオペランドＴＬＢ５に、線111によ
って有効ビットを有効にして仮想アドレスとアドレス変
換後の実アドレスと共にアドレス変化対とし、線103よ
り経由してきたポインタの示す場所へ登録する。

【００４９】セレクタ１２で選択された実アドレスは線
114 を経由し、制御回路８により線115 を用いて実アド
レスレジスタ13にセットされ、線116 を経由して主記憶
１２を索引する。

【００５０】以上の動作に基づき、従来技術で記述して
あるように、仮想アドレスは違うがＴＬＢ内の格納する
ポインタが同じである命令Ｉ１，Ｉ２及びオペランドＯ
１と、Ｉ１，Ｉ２，Ｏ１とは仮想アドレス及びＴＬＢ内
の格納するるポインタも違うオペランドＯ2 があり、
Ｉ1 ，Ｏ１，Ｉ２，Ｏ２，Ｉ１，Ｏ１，Ｉ
２，Ｏ２と連続したアドレス変換がなされるとする。

【００５１】ただし，，，，，，，，
の間に、Ｉ１，Ｉ２，Ｏ１，Ｏ２，とは仮想アドレスも
ＴＬＢ内の格納するポインタも違う命令及びオペランド
のアドレス変換が行われても構わない。また、Ｏ２とは
仮想アドレスは違うが、ＴＬＢ内の格納するポインタは
同じオペランドは１種類のみアドレス変換が行われても
構わない。このような場合において以下のような動作を
行う。

【００５２】の場合：アドレス変換動作が行われ、イ
ンストラクションＴＬＢ４に登録される。

【００５３】の場合：アドレス変換動作が行われ、オ
ペランドＴＬＢ５に登録される。

【００５４】の場合：アドレス変換動作が行われ、イ
ンストラクションＴＬＢ４に登録される。しかし、の
アドレス変換対とインストラクションＴＬＢ４内のポイ
ンタが同じであるため上書きされる。

【００５５】の場合：アドレス変換動作が行われ、オ
ペランドＴＬＢ５ののアドレス変換対とは別のポイン
タに登録される。

【００５６】の場合：で１度アドレス変換動作が行
われているが、で消去されているためもう１度アドレ
ス変換を行い、インストラクションＴＬＢ４に登録され
る。しかし、のアドレス変換対とインストラクション
ＴＬＢ４内のポインタが同じであるため上書きされる。

【００５７】の場合：で１度アドレス変換動作が行
われていて、オペランドＴＬＢ５に登録されているの
で、ＴＬＢヒットとなる。

【００５８】の場合：で１度アドレス変換動作が行
われているが、で消去されているためもう１度アドレ
ス変換を行い、インストラクションＴＬＢ４に登録され
る。しかし、のアドレス変換対とインストラクション
ＴＬＢ５内のポインタが同じであるため上書きされる。

【００５９】の場合：で１度アドレス変換動作が行
われていて、ＴＬＢＡ４に登録されているので、ＴＬＢ
ヒットとなる。

【００６０】以下、この様にＩ１，Ｏ１，Ｉ２，Ｏ２，
Ｉ１，Ｏ１，Ｉ２，Ｏ２，…と続く場合にはオペランド
ＴＬＢでのヒット率が向上する。

【００６１】また、それぞれ仮想アドレスは違うがＴＬ
Ｂ内の格納するポインタが同じである命令Ｉ１及びオペ
ランドＯ１，Ｏ２と、Ｉ１，Ｏ１，Ｏ２とは仮想アドレ
ス及びＴＬＢ内の格納するポインタも違う命令Ｉ２があ
り、上記のように連続してアドレス変換を行う場合も同
様にＴＬＢのヒット率が向上する。

【００６２】図２は本発明の他の実施例のアドレス変換
バッファの回路例を示した図であり、図１と同等部分は
同一符号によりしている。本例では、図１の回路に加え
てＴＬＭ６とモードレジスタ１５とを設けている。

【００６３】ＴＬＭ６は、ポインタ生成回路３により索
引されるインストラクションＴＬＢ４またはオペランド
ＴＬＢ５のＬＲＵ値を複数ワード格納するバッファであ
る。制御回路８は、図１の制御回路８にＴＬＭ６の更新
を制御する機能が付加される。

【００６４】モードレジスタ１５は、図１の回路の機能
またはインストラクションＴＬＢ４とオペランドＴＬＢ
５を１つのＴＬＢとみたＬＲＵ機能の選択を行うモード
信号を保持するレジスタである。

【００６５】次に、図２の回路の動作について以下のよ
うな例を用いて説明する。仮想空間が多数の場合は仮想
アドレスの数が大幅に多くなり、仮想アドレスは違うが
ＴＬＢ内の格納するポインタが同じである命令及びオペ
ランドが多数存在する可能性が高くなるので、モードレ
ジスタ１５により線117 を経由して図１の回路の機能の
モードを選択しつつアドレスの変換を行う。

【００６６】仮想空間が少数の場合は仮想アドレスの数
が少ないので、仮想アドレスは違うがＴＬＢ内の格納す
るポインタが同じである命令及びオペランドが存在する
可能性が低く、また古くに使用されたアドレス変換対は
今後使用されない可能性が高くなるので、モードレジス
タ１５により線117 を経由してインストラクションＴＬ
Ｂ４とオペランドＴＬＢ５を１つのＴＬＢとみたＬＲＵ
機能のモードを選択し、従来の技術（図５）のアドレス
変換を行う。

【００６７】図３は本発明の別の実施例のアドレス変換
バッファの回路例を示した図である。図において、マル
チインストラクションＴＬＢ４は図１のインストラクシ
ョンＴＬＢ４を複数にしたＴＬＢである。マルチ比較回
路１０は図１の比較回路１０を複数にした比較回路であ
る。

【００６８】マルチオペランドＴＬＢ５は図１のオペラ
ンドＴＬＢ５を複数にしたＴＬＢである。マルチ比較回
路１１は図１の比較回路１１を複数にした比較回路であ
る。

【００６９】ＩＬＭ６はポインタ生成回路３により索引
されるマルチインストラクションＴＬＢ４のＬＲＵ値を
複数ワード格納するバッファである。ＯＬＭ７はポイン
タ生成回路３により索引されるマルチオペランドＴＬＢ
５のＬＲＵ値を複数ワード格納するバッファである。

【００７０】制御回路８は図１の制御回路８にＩＬＭ６
及びＯＬＭ７の更新を制御する機能が付加される。

【００７１】次に図３の回路の動作について以下のよう
な例を用いて説明する。先ず、仮想アドレスレジスタ１
に仮想アドレスが、リクエストコードレジスタ２に命令
を示すリクエストコードが夫々セットされると、線101
を経由してポインタ生成回路３よりマルチインストラク
ションＴＬＢ４、マルチオペランドＴＬＢ５、ＩＬＭ６
及びＯＬＭ７内のポインタを生成する。ポインタ生成回
路３よりのポインタは線103 を経由してマルチインスト
ラクションＴＬＢ４及びマルチオペランドＴＬＢ５内の
アドレス変換対を索引する。

【００７２】マルチインストラクションＴＬＢ４よりの
アドレス変換対は線104 を経由してマルチ比較回路１０
に、マルチオペランドＴＬＢ５よりのアドレス変換対は
線105 を経由してマルチ比較回路１１に夫々入り、線10
1 よりの仮想アドレスと夫々比較される。比較の結果は
線108 を経由して、線102 を経由してきたリクエストコ
ードと共に制御回路８に入る。

【００７３】ここで、リクエストコードは命令を示して
いるので、マルチ比較回路１０内の１つの比較回路の結
果が一致しかつマルチインストラクションＴＬＢ４内の
対応するインストラクションＴＬＢよりのアドレス変換
対の有効ビットが有効を表している場合、制御回路８は
セレクタ１２でマルチインストラクションＴＬＢ４内の
対応するインストラクションＴＬＢよりの実アドレスを
線113を用いて選択させる。

【００７４】ただし、マルチ比較回路１０内の２つ以上
の比較回路の結果が一致しかつマルチインストラクショ
ンＴＬＢ４内の対応するインストラクションＴＬＢより
のアドレス変換対の有効ビットが有効を表している場合
は起こり得ない。上記の組合わせ以外の場合は、ダイナ
ミックアドレス変換回路９を線109 を用いて起動させ
る。

【００７５】所定のアドレス変換が終了すると、制御回
路８はセレクタ１２でダイナミックアドレス変換回路９
より線110 を経由してきた実アドレスを線113 を用いて
選択させる。同時に線103 より経由してきたポインタで
示されるＩＬＭ６のＬＲＵ値が線107 を経由して制御回
路８に入り、マルチインストラクションＴＬＢ４内のど
のインストラクションＴＬＢにアドレス変換対を登録す
るか決定する。

【００７６】その後、線111 によって有効ビットを有効
にして仮想アドレスとアドレス変換後の実アドレスと共
にアドレス変換対とし、マルチインストラクションＴＬ
Ｂ４内の先程決定したインストラクションＴＬＢの、線
103より経由してきたポインタの示す場所へ登録する。
また、線112 によってＩＬＭ６の線103 より経由してき
たポインタの示すＬＲＵ値を更新する。

【００７７】セレクタ１２で選択された実アドレスは線
114 を経由し、制御回路８により線115 を用いて実アド
レスレジスタ１３にセットされ、線１１６を経由して主
記憶１２を索引する。

【００７８】一方、仮想アドレスレジスタ１に仮想アド
レスが、リクエストコードレジスタ２にオペランドを示
すリクエストコードが夫々セットされると、線101 を経
由してポインタ生成回路３よりマルチインストラクショ
ンＴＬＢ４、マルチオペランドＴＬＢ５、ＩＬＭ６及び
ＯＬＭ７内のポインタを生成する。ポインタ生成回路３
よりのポインタは線103 を経由してマルチインストラク
ションＴＬＢ４及びマルチオペランドＴＬＢ５内のアド
レス変換対を索引する。

【００７９】マルチインストラクションＴＬＢ４よりの
アドレス変換対は線104 を経由してマルチ比較回路１０
に、マルチオペランドＴＬＢ５よりのアドレス変換対は
線105 を経由してマルチ比較回路１１に夫々入り、線10
1 よりの仮想アドレスと夫々比較される。比較の結果は
線108 を経由して、線102 を経由してきたリクエストコ
ードと共に制御回路８に入る。

【００８０】ここで、リクエストコートはオペランドを
示しているので、マルチ比較回路１１内の１つの比較回
路の結果が一致しかつマルチオペランドＴＬＢ５内の対
応するオペランドＴＬＢよりのアドレス変換対の有効ビ
ットが有効を表している場合、制御回路８はセレクタ１
２でマルチオペランドＴＬＢ５内の対応するオペランド
ＴＬＢよりの実アドレスを線113 を用いて選択させる。

【００８１】ただし、マルチ比較回路１１内の１つ以上
の比較回路の結果が一致しかつマルチオペランドＴＬＢ
５内の対応するオペランドＴＬＢよりのアドレス変換対
の有効ビットが有効を表している場合は起こり得ない。
上記の組合わせ以外の場合は、ダイナミックアドレス変
換回路９を線109 を用いて起動させる。

【００８２】所定のアドレス変換が終了すると、制御回
路８はセレクタ１２でダイナミックアドレス変換回路９
より線110 を経由してきた実アドレスを線113 を用いて
選択させる。同時に線103 より経由してきたポインタで
示されるＯＬＭ７のＬＲＵ値が線107 を経由して制御回
路８に入り、マルチオペランドＴＬＢ５内のどのオペラ
ンドＴＬＢにアドレス変換対を登録するか決定する。

【００８３】その後、線111 によって有効ビットを有効
にして仮想アドレスとアドレス変換後の実アドレスと共
にアドレス変化対とし、マルチオペランドＴＬＢ５内の
先程決定したオペランドＴＬＢの、線103 より経由して
きたポインタの示す場所へ登録する。また、線112 によ
ってＯＬＭ７の線103 より経由してきたポインタの示す
ＬＲＵ値を更新する。

【００８４】セレクタ１２で選択された実アドレスは線
114 を経由し、制御回路８により線115 を用いて実アド
レスレジスタ１３にセットされ、線116 を経由して主記
憶１２を索引する。

【００８５】以上の動作に基づき、従来技術で記述して
あるように、仮想アドレスは違うがＴＬＢ内の格納する
ポインタが同じである命令Ｉ１，Ｉ２及びオペランドＯ
１と、Ｉ１，Ｉ２，Ｏ１とは仮想アドレス及びＴＬＢ内
の格納するるポインタも違うオペランドＯ２があり、
Ｉ１，Ｏ１，Ｉ２，Ｏ２，Ｉ１，Ｏ１，Ｉ
２，Ｏ２と連続したアドレス変換がなされるとする。

【００８６】ただし，，，，，，，，
の間に、Ｉ１，Ｉ２，Ｏ１，Ｏ２，とは仮想アドレスも
ＴＬＢ内の格納するポインタも違う命令及びオペランド
のアドレス変換が行われても構わない。また、Ｏ２とは
仮想アドレスは違うが、ＴＬＢ内の格納するポインタは
同じオペランドは１種類のみアドレス変換が行われても
構わない。

【００８７】このような場合において以下のような動作
を行う。例としてマルチインストラクションＴＬＢ４及
びマルチオペランドＴＬＢ５はそれぞれ２重化されてい
るとする。

【００８８】の場合：アドレス変換動作が行われ、マ
ルチインストラクションＴＬＢ４内のコンパートメント
Ａに登録される。

【００８９】の場合：アドレス変換動作が行われ、マ
ルチオペランドＴＬＢ５内のコンパートメントＡに登録
される。

【００９０】の場合：アドレス変換動作が行われ、Ｉ
ＬＭ６のＬＲＵ値によりマルチインストラクションＴＬ
Ｂ４内のコンパートメントＢに登録される。

【００９１】の場合：アドレス変換動作が行われ、マ
ルチオペランドＴＬＢ内のコンパートメントＡののア
ドレス変換対とは別のポインタに登録される。

【００９２】の場合：で１度アドレス変換動作が行
われていて、マルチインストラクションＴＬＢ４内のコ
ンパートメントＡに登録されているので、ＴＬＢヒット
となる。

【００９３】の場合：で１度アドレス変換動作が行
われていて、マルチオペランドＴＬＢ５内のコンパート
メントＡに登録されているので、ＴＬＢヒットとなる。

【００９４】の場合：で１度アドレス変換動作が行
われていて、マルチインストラクションＴＬＢ４内のコ
ンパートメントＢに登録されているので、ＴＬＢヒット
となる。

【００９５】の場合：で１度アドレス変換動作が行
われていて、マルチオペランドＴＬＢ５内のコンパート
メントＡに登録されているのを格納ＴＬＢヒットとな
る。

【００９６】以下、この様にＩ１，Ｏ１，Ｉ２，Ｏ２，
Ｉ１，Ｏ１，Ｉ２，Ｏ２，…と続く場合にはオペランド
ＴＬＢでのヒット率が向上する。

【００９７】また、それぞれ仮想アドレスは違うがＴＬ
Ｂ内の格納するポインタが同じである命令Ｉ１及びオペ
ランドＯ１，Ｏ２と、Ｉ１，Ｏ１，Ｏ２とは仮想アドレ
ス及びＴＬＢ内の格納するポインタも違う命令Ｉ２があ
り、上記のように連続してアドレス変換を行う場合も同
様にＴＬＢのヒット率が向上する。

【００９８】図４は本発明の更に他の実施例のアドレス
変換バッファの回路例を示した図である。本例では図３
の回路にモードレジスタ１５を加えている。

【００９９】モードレジスタ１５は、図３の回路の機能
またはマルチインストラクションＴＬＢ４とマルチオペ
ランドＴＬＢ５を１つのＴＬＢとみたＬＲＵ機能の選択
を行うモード信号を保持するレジスタである。

【０１００】仮想空間が多数の場合は仮想アドレスの数
が大幅に多くなり、仮想アドレスは違うがＴＬＢ内の格
納するポインタが同じである命令及びオペランドが多数
存在する可能性が高くなるので、モードレジスタ１５に
より線117 を経由して図３の回路の機能のモードを選択
しつつアドレスの変換を行う。

【０１０１】仮想空間が少数の場合は仮想アドレスの数
が少ないので、仮想アドレスは違うがＴＬＢ内の格納す
るポインタが同じである命令及びオペランドが存在する
可能性が低く、また古くに使用されたアドレス変換対は
今後使用されない可能性が高くなるので、モードレジス
タ１５により線117 を経由してマルチインストラクショ
ンＴＬＢ４とマルチオペランドＴＬＢ５を１つのＴＬＢ
とみたＬＲＵ機能のモードを選択し、以下のようなアド
レス変換を行う。

【０１０２】例としてマルチインストラクションＴＬＢ
４及びマルチオペランドＴＬＢ５は夫々２重化されてい
るとする。

【０１０３】先ず、仮想アドレスレジスタ１に仮想アド
レスがセットされると、線101 を経由してポインタ生成
回路３よりマルチインストラクションＴＬＢ４内のコン
パートメントＡ及びコンパートメントＢ、マルチオペラ
ンドＴＬＢ５内のコンパートメントＡ及びコンパートメ
ントＢ、ＩＬＭ６及びＯＬＭ７内のポインタを生成す
る。

【０１０４】ポインタ生成回路３よりのポインタは線10
3 を経由してマルチインストラクションＴＬＢ４内のコ
ンパートメントＡ及びＢ、マルチオペランドＴＬＢ５内
のコンパートメントＡ及びＢ内のアドレス変換対を夫々
索引する。

【０１０５】マルチインストラクションＴＬＢ４内のコ
ンパートメントＡ及びコンパートメントＢよりのアドレ
ス変換対は線104 を経由してマルチ比較回路１０に、マ
ルチオペランドＴＬＢ５内のコンパートメントＡ及びＢ
よりのアドレス変換対は線105 を経由してマルチ比較回
路１１に夫々入り、線101 よりの仮想アドレスと夫々比
較される。

【０１０６】比較の結果は線108 を経由して、線106 を
経由してきたマルチインストラクションＴＬＢ４内のコ
ンパートメントＡ及びＢ及び、マルチオペランドＴＬＢ
５内のコンパートメントＡ及びＢ内のアドレス変換対の
有効ビットと共に制御回路８に入る。

【０１０７】マルチインストラクションＴＬＢ４内のコ
ンパートメントＡに対応するマルチ比較回路１０の結果
が一致しかつマルチインストラクションＴＬＢ４内のコ
ンパートメントＡよりのアドレス変換対の有効ビットが
有効を表している場合、制御回路８はセレクタ１２でマ
ルチインストラクションＴＬＢ４内のコンパートメント
Ａよりの実アドレスを線113 を用いて選択させる。

【０１０８】マルチインストラクションＴＬＢ４内のコ
ンパートメントＢに対応するマルチ回路回路１０の結果
が一致しかつマルチインストラクションＴＬＢ４内のコ
ンパートメントＢよりのアドレス変換対の有効ビットが
有効を表している場合、制御回路８はセレクタ１２でマ
ルチインストラクションＴＬＢ４内のコンパートメント
Ｂよりの実アドレスを線113 を用いて選択させる。

【０１０９】マルチオペランドＴＬＢ５内のコンパート
メントＡに対応するマルチ比較回路１０の結果が一致し
かつマルチオペランドＴＬＢ５内のコンパートメントＡ
よりのアドレス変換対の有効ビットが有効を表している
場合、制御回路８はセレクタ１２でマルチオペランドＴ
ＬＢ５内のコンパートメントＡよりの実アドレスを線11
3 を用いて選択させる。

【０１１０】マルチオペランドＴＬＢ５内のコンパート
メントＢに対応するマルチ比較回路１０の結果が一致し
かつマルチオペランドＴＬＢ５内のコンパートメントＢ
よりのアドレス変換対の有効ビットが有効を表している
場合、制御回路８はセレクタ１２でマルチオペランドＴ
ＬＢ５内のコンパーメントＢよりの実アドレスを線113
を用いて選択させる。

【０１１１】但し、上記の４つの組合わせは同時に起こ
り得ない。また、上記の組合せ以外の場合は、ダイナミ
ックアドレス変換回路９を線109 を用いて起動させる。

【０１１２】所定のアドレス変換が終了すると、制御回
路８はセレクタ１２でダイナミックアドレス変換回路９
より線110 を経由してきた実アドレスを線113 を用いて
選択させる。同時に線103 より経由してきたポインタで
示されるＩＬＭ６及びＯＬＭ７のＬＲＵ値が線107 を経
由して制御回路８に入り、マルチインストラクションＴ
ＬＢ４内のコンパートメントＡ及びＢ及びマルチオペラ
ンドＴＬＢ５内のコンパートメントＡ及びＢのいずれか
にアドレス変換対を登録するか決定する。

【０１１３】その後、線111 によって有効ビットを有効
にして仮想アドレスとアドレス変換後の実アドレスと共
にアドレス変化対とし、先程決定したマルチインストラ
クションＴＬＢ４内のコンパートメントＡ及びＢ及び、
マルチオペランドＴＬＢ５内のコンパートメントＡ及び
Ｂのいずれかの、線103 より経由してきたポインタの示
す場所へ登録する。

【０１１４】また、線112 によってＩＬＭ６及びＯＬＭ
７の線103より経由してきたポインタの示すＬＲＵ値を
更新する。セレクタ１２で選択された実アドレスは線11
4 を経由し、制御回路８により線115 を用いて実アドレ
スレジスタ１３にセットされ、線116 を経由して主記憶
１２を索引する。

【０１１５】

【発明の効果】本発明によれば、２つのＴＬＢを命令用
とオペランド用とに分けて使用するようにしているの
で、ＴＬＢのヒット率が向上すると共に、これ等２つの
ＴＬＢを従来と同様に１つとみなして使用するモードを
選択できるようにすることで、仮想空間の大小に柔軟に
対応できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の回路ブロック図である。

【図２】本発明の他の実施例の回路ブロック図である。

【図３】本発明の別の実施例の回路ブロック図である。

【図４】本発明の更に他の回路ブロック図である。

【図５】従来のアドレス変換バッファ回路のブロック図
である。

【符号の説明】

１ 仮想アドレスレジスタ ２ リクエストコードレジスタ ３ ポインタ生成回路 ４ インストラクションＴＬＢ ５ オペランドＴＬＢ ６ ＩＬＭ ７ ＯＬＭ ８ 制御回路 ９ ダイナミックアドレス変換回路 １０，１１ 比較回路 １２ セレクタ １３ 実アドレスレジスタ １４ 主記憶

Claims (2)

【特許請求の範囲】
1. 【請求項１】 仮想アドレスを保持する仮想アドレスレ
   ジスタと、前記仮想アドレスが命令のアドレスかオペラ
   ンドのアドレスかを示すリクエストコードを格納するリ
   クエストコードレジスタと、命令の仮想アドレスとアド
   レス変換後の実アドレスとのアドレス変換対を複数ワー
   ド格納するインストラクションアドレスバッファと、オ
   ペランドの仮想アドレスとアドレス変換後の実アドレス
   とのアドレス変換対を格納するオペランドアドレスバッ
   ファと、前記仮想アドレスレジスタの内容に基き前記イ
   ンストラクションアドレスバッファ及び前記オペランド
   アドレスバッファの索引用ポインタを生成するポインタ
   生成手段と、前記アドレスバッファに夫々対応して設け
   られて前記ポインタにより索引された索引結果の一致不
   一致を夫々検出する比較手段と、前記リクエストコード
   レジスタの内容及び前記比較手段の比較結果に応じて前
   記インストラクションアドレスバッファ及び前記オペラ
   ンドアドレスバッファのいずれかの索引結果を選択制御
   する制御手段とを含むことを特徴とするアドレス変換バ
   ッファ回路。
2. 【請求項２】 前記インストラクションアドレスバッフ
   ァ及び前記オペランドアドレスバッファを１つのアドレ
   スバッファとみなすモードを設定可能なモードレジスタ
   と、前記モードレジスタの設定モードに応じて前記アド
   レスバッファをインストラクションアドレスバッファと
   オペランドアドレスバッファとに夫々独立に使用する
   か、共通の１つのアドレスバッファとして使用するかの
   選択制御をなす手段とを有することを特徴とする請求項
   １記載のアドレス変換バッファ回路。