JPH05136136A - Semiconductor device - Google Patents
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- JPH05136136A JPH05136136A JP23201691A JP23201691A JPH05136136A JP H05136136 A JPH05136136 A JP H05136136A JP 23201691 A JP23201691 A JP 23201691A JP 23201691 A JP23201691 A JP 23201691A JP H05136136 A JPH05136136 A JP H05136136A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置に係り、
詳しくは、封止樹脂によるメタルスライド等を防止する
ことができる半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
More specifically, the present invention relates to a semiconductor device capable of preventing a metal slide or the like caused by a sealing resin.
【０００２】[0002]
【従来の技術】図６は従来の半導体装置（半導体チッ
プ）の隅部分の構成を示す平面図であり、図示のように
チップ本体１の上面端部に沿って幅広のメタル配線２が
設けられている。このような幅広のメタル配線２は、一
般には、電源ラインおよびコモンラインとして用いられ
ている。図７は図６に示すＡ−Ａ´線断面図であり、こ
の図に示すように、基板３の上面にはＳｉＯ2によって
構成される酸化膜４，５が積層され、酸化膜５の上に上
述したメタル配線２が設けられている。また、８はメタ
ル配線２および酸化膜５を覆うパシベーション膜であ
る。このパシベーション膜８は、封止用の樹脂によって
形成されている。2. Description of the Related Art FIG. 6 is a plan view showing a configuration of a corner portion of a conventional semiconductor device (semiconductor chip). As shown in the drawing, a wide metal wiring 2 is provided along an upper end portion of a chip body 1. ing. Such a wide metal wiring 2 is generally used as a power supply line and a common line. Figure 7 is a A-A'line cross-sectional view shown in FIG. 6, as shown in this figure, the upper surface of the substrate 3 oxide films 4 and 5 composed of SiO 2 is laminated on the oxide film 5 The metal wiring 2 described above is provided. A passivation film 8 covers the metal wiring 2 and the oxide film 5. The passivation film 8 is made of a sealing resin.
【０００３】ところで、半導体装置においては、外部環
境、通電による発熱等により発生する熱応力が封止樹脂
からチップに印加される。すなわち、チップ、パシベー
ション膜、封止樹脂の熱膨張、熱収縮特性の差に基づい
て応力が発生するのである。この応力は、図７の矢印に
示す方向にかかる。そして、この応力の方向が一方向で
あり、左端側一箇所に集中するため、全体として大きな
応力になり、メタル配線２がチップの内側にスライドす
るという問題が発生し、特に、チップコーナ部分におい
ては顕著であった。図９にメタル配線の配線幅とメタル
スライド発生領域の関係を示す。図１０の斜線部分がメ
タルスライド発生領域であり、この斜線部分においてメ
タルスライドが発生する。メタルスライド発生領域はメ
タルスライドがチップの角部から対角線方向にどれだけ
の距離Ｌまで発生するかを計測することによって規定し
ている。Ｌの値が大きい程、チップコーナ部でメタルス
ライドが発生しやすいということを示すものである。図
９からわかるようにメタル配線の配線幅が広くなる程チ
ップコーナ部でメタルスライドが発生しやすくなってい
る。特にメタル配線の配線幅が３０μｍ以上になるとメ
タルスライドが大きな問題となる。By the way, in a semiconductor device, a thermal stress generated by an external environment, heat generated by energization, or the like is applied to a chip from a sealing resin. That is, stress is generated based on the difference in thermal expansion and thermal contraction characteristics of the chip, the passivation film, and the sealing resin. This stress is applied in the direction indicated by the arrow in FIG. Since this stress is in one direction and is concentrated at one place on the left end side, a large stress is generated as a whole, causing a problem that the metal wiring 2 slides inside the chip, particularly in the chip corner portion. Was remarkable. FIG. 9 shows the relationship between the wiring width of the metal wiring and the metal slide generation area. The shaded area in FIG. 10 is the metal slide generation area, and the metal slide occurs in this shaded area. The metal slide generation area is defined by measuring how far the metal slide occurs from the corner of the chip in the diagonal direction. It is indicated that the larger the value of L, the more easily the metal slide is generated in the chip corner portion. As can be seen from FIG. 9, the wider the wiring width of the metal wiring, the more easily the metal slide occurs at the chip corner portion. In particular, when the wiring width of the metal wiring is 30 μm or more, metal sliding becomes a serious problem.
【０００４】この問題を回避するため、従来において
は、以下のような方法が取られていた。 図８に示すように、チップコーナ部にメタルを配線し
ない。 幅広メタル配線の代わりに、細い配線を並列に設けて
応力の分散、低減を図る。 幅広メタルの長さ方向に沿って細長いスリットを幾つ
か入れ、応力の分散、低減を図る。In order to avoid this problem, the following method has been conventionally used. As shown in FIG. 8, metal is not wired in the chip corner portion. Instead of wide metal wiring, thin wiring is provided in parallel to disperse and reduce stress. Along the length of the wide metal, some elongated slits are inserted to distribute and reduce the stress.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上述し
た従来の対策にあっては、以下のような問題があった。
まず、に示す方法ではチップコーナ部分に無駄なスペ
ースができてしまい、チップ表面の利用効率が悪くな
る。に示す方法では電流分布が生じてしまい、素子と
しての性能を悪化させる。に示す方法は、ある程度の
効果があるため現在利用されているが、スライドを完全
に防止するには十分でない。この発明は、上述した事情
に鑑みてなされたもので、無駄なスペースや電流分布を
生じさせず、かつ、メタル配線のスライドを確実に防止
することができる半導体装置を提供することを目的とし
ている。However, the above-mentioned conventional countermeasures have the following problems.
First, in the method shown in (1), a useless space is formed in the chip corner portion, and the utilization efficiency of the chip surface deteriorates. In the method shown in (1), a current distribution is generated, which deteriorates the performance as an element. The method shown in 1) is currently used because it has some effect, but it is not sufficient to prevent sliding completely. The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device which can prevent a wasteful space and current distribution and can reliably prevent sliding of a metal wiring. ..
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明は、絶縁膜上に幅広メタル配
線が敷設される半導体装置において、前記幅広メタル配
線を前記絶縁膜に設けた開孔を介して前記絶縁膜の下側
に設けられた層に接続したことを特徴とする。また、請
求項２に記載の発明にあっては、絶縁膜を介して上下に
メタル配線が敷設される半導体装置において、上側また
は下側のメタル配線が幅広メタルとなるときは、前記絶
縁層に設けた開孔を介して上下のメタル配線を接続する
ことを特徴とする。In order to solve the above problems, the invention according to claim 1 is a semiconductor device in which a wide metal wiring is laid on an insulating film, wherein the wide metal wiring is formed on the insulating film. It is characterized in that it is connected to a layer provided below the insulating film through the provided opening. Further, in the invention according to claim 2, in a semiconductor device in which metal wirings are laid vertically above and below via an insulating film, when the upper or lower metal wiring is a wide metal, the insulating layer is formed on the insulating layer. It is characterized in that upper and lower metal wirings are connected to each other through the provided holes.
【０００７】[0007]
【作用】幅広メタルが絶縁膜を介して層または他のメタ
ル配線に接続されるため、幅広メタルが固定される。ま
た、接続にともなってメタル配線に湾曲が生じるため、
横方向の応力が分散される。Since the wide metal is connected to the layer or other metal wiring via the insulating film, the wide metal is fixed. Also, since the metal wiring will be curved with the connection,
Lateral stress is distributed.
【０００８】[0008]
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。図１は、この発明の第１の実施例の構成
を示す平面図、図２は図１に示すＢ−Ｂ´線断面図であ
る。これらの図において、前述した図６、図７の各部と
対応する部分には同一の符号を付けてその説明を省略す
る。なお、図１、図２においては、パシベーション膜は
図示省略してある。図１において、１は８ｍｍ角のチッ
プであり、２は幅５０μｍのメタル配線であり、チップ
角からメタル配線２の角部までの距離は０．１ｍｍであ
る。１０はメタル配線２の屈曲部に沿って設けられてい
る拡散層であり、図２に示すように酸化膜５の下に成長
させたＮ+層によって形成されている。また、この実施
例における基盤３はＮｓｕｂ層が最下層となり、その上
にＮウェル層またはＰウェル層が適宜積層されている。
２ａ，２ａ……は、各々接続メタル部であり、図２に示
すようにメタル配線２から下方に延びて拡散層１０に至
っている。また、接続メタル部２ａは、図１に示すよう
に、メタル配線２の屈曲に沿って一定間隔で２列に配置
されている。ここで、図３は、図２の拡大図である。上
述した構成によると、接続メタル部２ａが拡散層１０に
至るまで垂直方向に延び、また、メタル配線２自体も図
３に示すように下方に湾曲するため、横方向の応力を受
ける部分が図３に×印で示すように多くなり、応力の分
散が図られる。さらに、メタル配線２が接続メタル部２
ａによって拡散層１０に固定されることになるので、メ
タル配線２の移動が抑制される。Embodiments of the present invention will be described below with reference to the drawings. 1 is a plan view showing the configuration of a first embodiment of the present invention, and FIG. 2 is a sectional view taken along line BB 'shown in FIG. In these figures, parts corresponding to the respective parts in FIGS. 6 and 7 described above are designated by the same reference numerals, and description thereof will be omitted. Note that the passivation film is not shown in FIGS. 1 and 2. In FIG. 1, 1 is a chip of 8 mm square, 2 is a metal wiring having a width of 50 μm, and the distance from the chip angle to the corner of the metal wiring 2 is 0.1 mm. A diffusion layer 10 is provided along the bent portion of the metal wiring 2, and is formed of an N + layer grown under the oxide film 5 as shown in FIG. The substrate 3 in this embodiment has the Nsub layer as the lowermost layer, and the N well layer or the P well layer is appropriately laminated thereon.
Reference numerals 2a, 2a ... Are connection metal portions, which extend downward from the metal wiring 2 and reach the diffusion layer 10, as shown in FIG. Further, as shown in FIG. 1, the connection metal portions 2a are arranged in two rows at regular intervals along the bend of the metal wiring 2. Here, FIG. 3 is an enlarged view of FIG. 2. According to the above-described configuration, the connection metal portion 2a extends in the vertical direction to reach the diffusion layer 10, and the metal wiring 2 itself is curved downward as shown in FIG. As shown by the cross mark in 3, the stress is increased and the stress is dispersed. Furthermore, the metal wiring 2 is connected to the metal portion 2.
Since it is fixed to the diffusion layer 10 by a, the movement of the metal wiring 2 is suppressed.
【０００９】次に、図４はこの発明の第２の実施例の構
成を示す平面図である。図において、１は１０ｍｍ角の
チップであり、２は幅９０μｍのメタル配線であり、チ
ップ角からメタル配線２の角部までの距離は０．２ｍｍ
である。１５ａ，１５ｂ，１５ｃは各々幅の細い線状層
であり、メタル配線２の屈曲部に沿って設けられてい
る。これら線状層１５ａ，１５ｂ，１５ｃは各々平行に
設置され、また、図５のＣ−Ｃ′線断面図に示すように
酸化膜５の上に積層されている。この線状層１５ａ，１
５ｂ，１５ｃは、ポリシリコン（ｐｏｌｙＳｉ）、ポリ
サイド、シリサイド等のゲート材料によって形成され
る。また、メタル配線２からは、図５に示すように、接
続メタル部２ａが線状層１５ａ，１５ｂ，１５ｃに延び
ている。接続メタル部２ａは、各線状層１５ａ，１５
ｂ，１５ｃの長さ方向にあっては、図４に示すように所
定の間隔で配置されている。上述した構成によれば、接
続メタル部２ａが線状層１５ａ，１５ｂ，１５ｃに至る
まで垂直方向に延び、また、メタル配線２自体も図５に
示すように下方に湾曲するため、第１の実施例と同様に
応力の分散が図れるとともに、メタル配線２が接続メタ
ル部２ａによって線状層１５ａ，１５ｂ，１５ｃに固定
され、その移動が抑制される。Next, FIG. 4 is a plan view showing the configuration of the second embodiment of the present invention. In the figure, 1 is a chip of 10 mm square, 2 is a metal wiring having a width of 90 μm, and the distance from the chip angle to the corner of the metal wiring 2 is 0.2 mm.
Is. Reference numerals 15a, 15b, and 15c are linear layers each having a narrow width, and are provided along the bent portion of the metal wiring 2. These linear layers 15a, 15b, 15c are arranged in parallel with each other, and are laminated on the oxide film 5 as shown in the sectional view taken along the line CC 'of FIG. This linear layer 15a, 1
5b and 15c are formed of a gate material such as polysilicon (polySi), polycide, or silicide. Further, as shown in FIG. 5, the connection metal portion 2a extends from the metal wiring 2 to the linear layers 15a, 15b, 15c. The connection metal portion 2a includes the linear layers 15a, 15
In the length direction of b and 15c, they are arranged at a predetermined interval as shown in FIG. According to the configuration described above, the connection metal portion 2a extends in the vertical direction up to the linear layers 15a, 15b, 15c, and the metal wiring 2 itself curves downward as shown in FIG. Similar to the embodiment, the stress can be dispersed, and the metal wiring 2 is fixed to the linear layers 15a, 15b, 15c by the connecting metal portion 2a, and the movement thereof is suppressed.
【００１０】なお、上述した各実施例は各々一層メタル
の場合であったが、２層メタルの場合であって、上層メ
タルが幅広メタルになるときは、上層メタルから下層メ
タルに対して接続メタル部２ａを延ばせば良い。この場
合の下層メタル配線の材料には、アルミニウムやアルミ
合金等がある。さらに、下層メタルが幅広メタルになる
ときにおいて、上層メタルから下層メタルに対して接続
メタル部２ａを延ばすようにしてもよい。また、幅広メ
タルを基盤に接続するように構成してもよい。なお、本
発明において幅広メタルの幅は、規定する必要がなく、
いかなる配線幅のメタル配線にも本発明は適用が可能で
ある。配線幅が３０μｍ以上のメタル配線を有する半導
体装置に本発明を適用すると特に効果的である。Although each of the above-described embodiments is made of a single-layer metal, in the case of a two-layer metal, when the upper metal is a wide metal, the connection metal is connected from the upper metal to the lower metal. It is sufficient to extend the portion 2a. In this case, the material of the lower layer metal wiring includes aluminum, aluminum alloy and the like. Further, when the lower layer metal becomes a wide metal, the connection metal portion 2a may be extended from the upper layer metal to the lower layer metal. Alternatively, a wide metal may be connected to the base. In the present invention, it is not necessary to specify the width of the wide metal,
The present invention can be applied to metal wiring having any wiring width. It is particularly effective to apply the present invention to a semiconductor device having a metal wiring having a wiring width of 30 μm or more.
【００１１】[0011]
【発明の効果】以上説明したように、この発明によれ
ば、 幅広メタルが絶縁膜を介して層または他のメタル
配線に接続されるため、幅広メタルが固定され、さら
に、接続にともなってメタル配線に湾曲が生じるため、
横方向の応力が分散される。したがって、メタル配線の
スライドを防止することができる。さらに、現行の製造
プロセスに変更を加えることなく、そのまま実施できる
という顕著な効果を有する。As described above, according to the present invention, since the wide metal is connected to the layer or another metal wiring via the insulating film, the wide metal is fixed, and further the metal is connected with the connection. Because the wiring is curved,
Lateral stress is distributed. Therefore, sliding of the metal wiring can be prevented. Further, it has a remarkable effect that it can be carried out as it is without changing the existing manufacturing process.
【図１】 この発明の第１の実施例の構成を示す平面図
である。FIG. 1 is a plan view showing a configuration of a first embodiment of the present invention.
【図２】 図１に示すＢ−Ｂ´線断面図である。FIG. 2 is a sectional view taken along line BB ′ shown in FIG.
【図３】 図２に示す断面を拡大した拡大断面図であ
る。FIG. 3 is an enlarged sectional view in which the section shown in FIG. 2 is enlarged.
【図４】 この発明の第２の実施例の構成を示す断面図
である。FIG. 4 is a cross-sectional view showing the configuration of the second embodiment of the present invention.
【図５】 第４図に示すＣ−Ｃ′断面図である。5 is a sectional view taken along line CC ′ shown in FIG.
【図６】 従来の半導体装置の構成を示す平面図であ
る。FIG. 6 is a plan view showing a configuration of a conventional semiconductor device.
【図７】 図６に示すＡ−Ａ´線断面図である。7 is a cross-sectional view taken along the line AA ′ shown in FIG.
【図８】 チップコーナ部においてメタルを配線しない
半導体装置の構成を示す平面図である。FIG. 8 is a plan view showing a configuration of a semiconductor device having no metal wiring in a chip corner portion.
【図９】 メタルの配線幅と、メタルスライド発生領域
の大きさの関係を示すグラフ。FIG. 9 is a graph showing the relationship between the metal wiring width and the size of the metal slide generation area.
【図１０】メタルスライド発生領域を示す図。FIG. 10 is a diagram showing a metal slide generation area.
２……幅広メタル配線、 ２ａ，２ａ……接続メタル
部、 ５……絶縁膜、１０……拡散層、 １５ａ，１５
ｂ，１５ｃ……線状層。2 ... Wide metal wiring, 2a, 2a ... Connection metal part, 5 ... Insulating film, 10 ... Diffusion layer, 15a, 15
b, 15c ... Linear layer.
Claims (2)
半導体装置において、 前記幅広メタル配線を前記絶縁膜に設けた開孔を介して
前記絶縁膜の下側に設けられた層に接続したことを特徴
とする半導体装置。1. A semiconductor device having a wide metal wiring laid on an insulating film, wherein the wide metal wiring is connected to a layer provided below the insulating film through an opening provided in the insulating film. A semiconductor device characterized by the above.
される半導体装置において、 上側または下側のメタル配線が幅広メタルとなるとき
は、前記絶縁層に設けた開孔を介して上下のメタル配線
を接続することを特徴とする半導体装置。2. In a semiconductor device in which metal wirings are laid vertically above and below an insulating film, when the upper or lower metal wirings are wide metal, the upper and lower metal wirings are opened and closed via an opening provided in the insulating layer. A semiconductor device characterized by connecting metal wiring.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23201691A JPH05136136A (en) | 1991-09-11 | 1991-09-11 | Semiconductor device |
| US07/910,624 US5391920A (en) | 1991-07-09 | 1992-07-08 | Semiconductor device having peripheral metal wiring |
| US08/319,140 US5491352A (en) | 1991-07-09 | 1994-10-06 | Semiconductor device having peripheral metal wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23201691A JPH05136136A (en) | 1991-09-11 | 1991-09-11 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136136A true JPH05136136A (en) | 1993-06-01 |
Family
ID=16932640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23201691A Pending JPH05136136A (en) | 1991-07-09 | 1991-09-11 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136136A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006134897A1 (en) * | 2005-06-17 | 2006-12-21 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
| US8786092B2 (en) | 2005-06-17 | 2014-07-22 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
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| JPH023233A (en) * | 1988-06-20 | 1990-01-08 | Nec Corp | Semiconductor device |
-
1991
- 1991-09-11 JP JP23201691A patent/JPH05136136A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980210 |