JPH05129914A - Logic circuit - Google Patents
Logic circuitInfo
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- JPH05129914A JPH05129914A JP31175691A JP31175691A JPH05129914A JP H05129914 A JPH05129914 A JP H05129914A JP 31175691 A JP31175691 A JP 31175691A JP 31175691 A JP31175691 A JP 31175691A JP H05129914 A JPH05129914 A JP H05129914A
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- pchtr
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Abstract
Description
【０００１】[0001]
【技術分野】本発明は論理回路に関し、特に２N 本（Ｎ
は２以上の整数）の入力信号を択一的に送出する論理回
路に関する。TECHNICAL FIELD The present invention relates to a logic circuit, and particularly to 2 N (N
Is an integer of 2 or more).
【０００２】[0002]
【従来技術】従来、この種の論理回路には、２N 本の入
力信号を択一的に送出するため、周知のトランスファゲ
ートにより構成されたものがある。その従来の論理回路
について、図２を参照して説明する。2. Description of the Related Art Conventionally, there is a logic circuit of this type which is constituted by a well-known transfer gate in order to selectively send 2 N input signals. The conventional logic circuit will be described with reference to FIG.
【０００３】図２において、１〜４は選択対象となる入
力信号であり、５，６はそれらを選択するための制御信
号である。入力信号１〜４は夫々ソース端子及びドレイ
ン端子が互いに共通に接続されている一対のＰチャネル
型ＭＯＳトランジスタ（以下、ＰchＴr と略す）301 〜
304 及びＮチャネル型ＭＯＳトランジスタ（以下、Ｎch
Ｔr と略す）401〜404 のソース端子側に接続されてい
る。In FIG. 2, 1 to 4 are input signals to be selected, and 5 and 6 are control signals for selecting them. Input signals 1 to 4 are a pair of P-channel type MOS transistors (hereinafter abbreviated as PchTr) 301-, whose source terminals and drain terminals are commonly connected to each other.
304 and N-channel MOS transistor (hereinafter Nch
(Abbreviated as Tr) 401 to 404 are connected to the source terminal side.
【０００４】ＰchＴr 301 及び302 とＮchＴr 401 及び
402 とのドレイン端子は端子１１に接続され、ＰchＴr
303 及び304 とＮchＴr 403 及び404 とのドレイン端子
は端子１２に接続されている。PchTr 301 and 302 and NchTr 401 and
The drain terminal of 402 is connected to the terminal 11, and PchTr
The drain terminals of 303 and 304 and NchTr 403 and 404 are connected to the terminal 12.
【０００５】端子１１及び１２は、夫々ソース端子及び
ドレイン端子が互いに共通に接続されているＰchＴr 30
5 及び306 とＮchＴr 405 及び406 とのソース端子に接
続されている。ＰchＴr 305 及び306 とＮchＴr 405 及
び406 とのドレイン端子は共通に接続され、出力信号７
として出力される。The terminals 11 and 12 have a PchTr 30 whose source terminal and drain terminal are commonly connected to each other.
5 and 306 and NchTr 405 and 406 are connected to the source terminals. The drain terminals of PchTr 305 and 306 and NchTr 405 and 406 are commonly connected, and the output signal 7
Is output as.
【０００６】入力信号５はＰchＴr 305 のゲート端子
と、ＮchＴr 406 のゲート端子と、反転回路105 の入力
とに接続されている。その反転回路105 の出力端子１４
はＰchＴr 306 のゲート端子とＮchＴr 405 のゲート端
子に接続されている。The input signal 5 is connected to the gate terminal of PchTr 305, the gate terminal of NchTr 406, and the input of the inverting circuit 105. The output terminal 14 of the inverting circuit 105
Is connected to the gate terminal of PchTr 306 and the gate terminal of NchTr 405.
【０００７】入力信号６はＰchＴr 301 及び303 のゲー
ト端子とＮchＴr 402 及び404 のゲート端子の反転回路
106 の入力に接続されている。その反転回路106 の出力
端子１３はＰchＴr 302 及び304 のゲート端子とＮchＴ
r 401 及び403 のゲート端子に接続されている。The input signal 6 is an inverting circuit of the gate terminals of PchTr 301 and 303 and the gate terminals of NchTr 402 and 404.
Connected to 106 inputs. The output terminal 13 of the inverting circuit 106 is connected to the gate terminals of PchTr 302 and 304 and NchT.
It is connected to the gate terminals of r 401 and 403.
【０００８】ここで、制御信号５，６を夫々“Ｌ”，
“Ｌ”とすると、ＰchＴr 301 及び303 並びに305 とＮ
chＴr 401 及び403 並びに405 とが“ＯＮ”となり、そ
れ以外のＴr は全て“ＯＦＦ”となるため、入力信号１
が出力７に伝達される。同様に、制御信号５，６を夫々
“Ｌ”，“Ｈ”とすると、ＰchＴr 302 及び304 並びに
305 とＮchＴr 402 及び404 並びに405 とが“ＯＮ”と
なり、それ以外のＴrは全て“ＯＦＦ”となるため、入
力信号２が出力７に伝達される。Here, the control signals 5 and 6 are changed to "L",
Assuming "L", PchTr 301 and 303 and 305 and N
Since the chTr 401, 403, and 405 are "ON" and all other Tr are "OFF", the input signal 1
Is transmitted to the output 7. Similarly, when the control signals 5 and 6 are "L" and "H", respectively, PchTr 302 and 304 and
The input signal 2 is transmitted to the output 7 because the 305 and the Nch Trs 402, 404 and 405 are "ON" and all other Trs are "OFF".
【０００９】このように制御信号５，６により入力信号
１〜４を択一的に送出できるのである。As described above, the input signals 1 to 4 can be selectively transmitted by the control signals 5 and 6.
【００１０】しかし、上述した従来の論理回路では、選
択対象となる入力信号の入力から出力までに２段以上の
ＰchＴr とＮchＴr とを通過するため、遅延時間が大き
くなってしまうという欠点があった。However, the above-described conventional logic circuit has a drawback that the delay time becomes long because it passes through PchTr and NchTr in two or more stages from the input to the output of the input signal to be selected. ..
【００１１】[0011]
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は入力信号が出力
されるまでの遅延時間を小さくすることのできる論理回
路を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional drawbacks, and an object of the present invention is to provide a logic circuit capable of reducing the delay time until an input signal is output. is there.
【００１２】[0012]
【発明の構成】本発明による論理回路は、２N 本の（Ｎ
は２以上の整数）入力信号の夫々に対応して設けられ、
対応入力信号のオンオフをなす２N 個のスイッチング回
路と、Ｎ本の制御信号を入力としこれらＮ本の制御信号
の組合せに応じて前記２N 個のスイッチング回路を択一
的にオン制御する選択回路とを有することを特徴とす
る。The logic circuit according to the present invention comprises 2 N (N
Is an integer greater than or equal to 2) is provided corresponding to each input signal,
And 2 N number of switching circuits forming on and off of the corresponding input signal, select that alternatively on control of the 2 N number of switching circuits in accordance with a combination of an input control signal of the N control signals of the N And a circuit.
【００１３】[0013]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１４】図１は本発明による論理回路の一実施例の
回路構成図であり、図２と同等部分は同一符号により示
されている。FIG. 1 is a circuit configuration diagram of an embodiment of a logic circuit according to the present invention, and the same portions as those in FIG. 2 are designated by the same reference numerals.
【００１５】図において、本実施例の回路はＰchＴr 30
1 〜304 と、ＮchＴr 401 〜404 と、反転回路106 と、
ナンド回路201 〜204 とを含んでおり、１段のＰchＴr
及びＮchＴr でスイッチング回路が構成されている。制
御信号５及び６により、これらスイッチング回路が択一
的にオン状態にされる。In the figure, the circuit of this embodiment is PchTr 30
1 to 304, NchTr 401 to 404, the inverting circuit 106,
One-stage PchTr including NAND circuits 201-204
And NchTr form a switching circuit. The switching signals are alternatively turned on by the control signals 5 and 6.
【００１６】すなわち、この論理回路においてＰchＴr
301 （302 〜304 ）及びＮchＴr 401 （402 〜404 ）の
各ソース端子は入力信号１（２〜４）に接続され、Ｐch
Ｔr301 （302 〜304 ）及びＮchＴr 401 （402 〜404
）の各ドレイン端子は出力端子７に接続される。ナン
ド回路201 （202 〜204 ）の出力は反転回路101 （102
〜104 ）に入力されると共に、ＰchＴr 301 （302 〜30
4 ）のゲート端子に接続される。反転回路101 （102 〜
104 ）の出力はＮchＴr 401 （402 〜404 ）のゲート端
子に接続される。That is, in this logic circuit, PchTr
The source terminals of 301 (302 to 304) and Nch Tr 401 (402 to 404) are connected to the input signal 1 (2 to 4), and Pch
Tr301 (302 to 304) and Nch Tr 401 (402 to 404)
) Is connected to the output terminal 7. The output of the NAND circuit 201 (202 to 204) is the inverting circuit 101 (102
~ 104) and PchTr 301 (302 ~ 30)
4) Connected to the gate terminal. Inversion circuit 101 (102 ~
The output of 104) is connected to the gate terminals of NchTr 401 (402 to 404).
【００１７】制御信号５はナンド回路203 及び204 の入
力端子と、反転回路105 の入力とに接続され、反転回路
105 の出力はナンド回路201 及び202 の入力端子に接続
される。The control signal 5 is connected to the input terminals of the NAND circuits 203 and 204 and the input of the inverting circuit 105.
The output of 105 is connected to the input terminals of NAND circuits 201 and 202.
【００１８】制御信号６はナンド回路202 及び204 の入
力端子と、反転回路106 の入力とに接続され、反転回路
106 の出力はナンド回路201 及び203 の入力端子に接続
される。The control signal 6 is connected to the input terminals of the NAND circuits 202 and 204 and the input of the inverting circuit 106.
The output of 106 is connected to the input terminals of NAND circuits 201 and 203.
【００１９】したがって、この論理回路は制御信号５及
び６により入力信号１〜４を選択して送出する構成とな
っている。Therefore, this logic circuit is constructed so that the input signals 1 to 4 are selected and transmitted by the control signals 5 and 6.
【００２０】ここで、その動作を説明する。まず制御信
号５，６が夫々“Ｌ”，“Ｌ”の場合、反転回路105 ，
106 の出力は“Ｈ”，“Ｈ”となる。すると、ナンド回
路201 の入力端子は“Ｈ”，“Ｈ”となり、ナンド回路
201 の出力は“Ｌ”となる。それ以外のナンド回路202
〜204 の入力端子は“Ｈ”，“Ｈ”とはならないため、
出力は“Ｈ”となる。The operation will be described below. First, when the control signals 5 and 6 are "L" and "L", respectively, the inverting circuit 105,
The output of 106 becomes "H" and "H". Then, the input terminals of the NAND circuit 201 become "H" and "H", and the NAND circuit 201 becomes
The output of 201 becomes "L". Other NAND circuit 202
Since the input terminals of ~ 204 are not "H" and "H",
The output becomes "H".
【００２１】ナンド回路201 の出力が“Ｌ”であるた
め、反転回路101 の出力は“Ｈ”となる。したがって、
ＰchＴr 301 ，ＮchＴr 401 のゲート端子が夫々
“Ｌ”，“Ｈ”となるため、両Ｔr は夫々“ＯＮ”とな
り、入力信号１を出力端子７に伝達する。それ以外のナ
ンド回路202 〜204 の出力は“Ｈ”であるため、反転回
路102〜104 の出力は“Ｌ”となり、ＰchＴr 302 〜304
，ＮchＴr 402 〜404 のゲート端子が夫々“Ｈ”，
“Ｌ”となる。そのため、これら各Ｔr は“ＯＦＦ”と
なり、入力信号２〜４は伝達されない。したがって、こ
の論理回路は制御信号５及び６により各入力信号１〜４
を択一的に出力できることになる。Since the output of the NAND circuit 201 is "L", the output of the inverting circuit 101 is "H". Therefore,
Since the gate terminals of PchTr 301 and NchTr 401 are "L" and "H" respectively, both Tr are respectively "ON" and the input signal 1 is transmitted to the output terminal 7. Since the outputs of the other NAND circuits 202 to 204 are "H", the outputs of the inverting circuits 102 to 104 are "L", and PchTr 302 to 304.
, NchTr 402 to 404 gate terminals are "H",
It becomes "L". Therefore, each Tr becomes "OFF", and the input signals 2 to 4 are not transmitted. Therefore, this logic circuit controls each of the input signals 1 to 4 by the control signals 5 and 6.
Will be output alternatively.
【００２２】同様に、制御信号５，６を“Ｌ”，“Ｈ”
にすることにより、入力信号２を選択出力でき、
“Ｈ”，“Ｌ”にすることにより、入力信号３を選択出
力でき、“Ｈ”，“Ｈ”にすることにより、入力信号４
を選択出力できる。Similarly, the control signals 5 and 6 are changed to "L" and "H".
Input signal 2 can be selected and output by
The input signal 3 can be selectively output by setting it to "H" or "L", and the input signal 4 can be selected by setting it to "H" or "H".
Can be selectively output.
【００２３】なお、本実施例では入力信号が４本、制御
信号が２本の場合、すなわちＮ＝２の場合について説明
したが、Ｎ＞２の場合にも同様に構成できることは明ら
かである。In this embodiment, the case where the number of input signals is four and the number of control signals is two, that is, N = 2 has been described. However, it is obvious that the same configuration can be applied when N> 2.
【００２４】[0024]
【発明の効果】以上説明したように本発明は、各入力信
号についてスイッチング回路を１つ設け、そのうちの選
択する回路は制御信号の入力段で決定してしまうことに
より、入力信号端子から出力端子までの遅延時間を小さ
くすることができるという効果がある。As described above, according to the present invention, one switching circuit is provided for each input signal, and the circuit selected from among the switching circuits is decided at the input stage of the control signal. It is possible to reduce the delay time until.
【図１】本発明の実施例による論理回路の構成図であ
る。FIG. 1 is a configuration diagram of a logic circuit according to an embodiment of the present invention.
【図２】従来の論理回路の構成図である。FIG. 2 is a configuration diagram of a conventional logic circuit.
１〜４ 入力信号 101 〜106 反転回路 201 〜204 ナンド回路 301 〜306 Ｐチャネル型ＭＯＳトランジスタ 401 〜406 Ｎチャネル型ＭＯＳトランジスタ 1-4 Input signal 101-106 Inversion circuit 201-204 NAND circuit 301-306 P-channel type MOS transistor 401-406 N-channel type MOS transistor
Claims (1)
の夫々に対応して設けられ、対応入力信号のオンオフを
なす２N 個のスイッチング回路と、Ｎ本の制御信号を入
力としこれらＮ本の制御信号の組合せに応じて前記２N
個のスイッチング回路を択一的にオン制御する選択回路
とを有することを特徴とする論理回路。1. A of 2 N (N is an integer of 2 or more) is provided corresponding to each of the input signals, and the 2 N switching circuit forming on and off of the corresponding input signal, a control signal of the N input 2 N depending on the combination of these N control signals.
And a selection circuit for selectively turning on the individual switching circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31175691A JPH05129914A (en) | 1991-10-30 | 1991-10-30 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31175691A JPH05129914A (en) | 1991-10-30 | 1991-10-30 | Logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129914A true JPH05129914A (en) | 1993-05-25 |
Family
ID=18021105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31175691A Pending JPH05129914A (en) | 1991-10-30 | 1991-10-30 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129914A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007504752A (en) * | 2003-09-05 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | Multiplexing digital signals with multiple supply voltages in an integrated circuit |
-
1991
- 1991-10-30 JP JP31175691A patent/JPH05129914A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007504752A (en) * | 2003-09-05 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | Multiplexing digital signals with multiple supply voltages in an integrated circuit |
| JP4675897B2 (en) * | 2003-09-05 | 2011-04-27 | フリースケール セミコンダクター インコーポレイテッド | Multiplexing digital signals with multiple supply voltages in an integrated circuit |
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