JPH05127773A - 同期タイミング生成回路およびａｓｉｃ - Google Patents
同期タイミング生成回路およびａｓｉｃInfo
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- JPH05127773A JPH05127773A JP3285257A JP28525791A JPH05127773A JP H05127773 A JPH05127773 A JP H05127773A JP 3285257 A JP3285257 A JP 3285257A JP 28525791 A JP28525791 A JP 28525791A JP H05127773 A JPH05127773 A JP H05127773A
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- clock signal
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】本発明は、同期タイミング生成回路およびＡＳ
ＩＣに関し、ＣＰＵから出力される基準クロック信号の
位相ずれを補正して各種周辺回路の処理速度に応じた同
期クロック信号を出力する同期タイミング生成回路と、
この同期タイミング生成回路を接続可能にしたＡＳＩＣ
を提供することを目的とする。 【構成】エミュレートモード時に、位相比較器22に入力
されるＣＰＵ13からの基準クロック信号１／２ＣＫとア
ップダウンカウンタ25からの補正クロック信号１／２Ｃ
Ｋ´との間に位相差が発生すると、その位相差信号がロ
ーパスフィルタ23で直流電圧信号に変換され、電圧制御
発振器24で所定発振周波数の発振信号がアップダウンカ
ウンタ25に出力され、アップダウンカウンタ25から補正
クロック信号１／２ＣＫ´が位相比較器22に入力され、
該位相差が補正されて同期クロック信号１／１ＣＫ´、
２／１ＣＫ´がマルチプレクサ18に出力されて選択され
る。
ＩＣに関し、ＣＰＵから出力される基準クロック信号の
位相ずれを補正して各種周辺回路の処理速度に応じた同
期クロック信号を出力する同期タイミング生成回路と、
この同期タイミング生成回路を接続可能にしたＡＳＩＣ
を提供することを目的とする。 【構成】エミュレートモード時に、位相比較器22に入力
されるＣＰＵ13からの基準クロック信号１／２ＣＫとア
ップダウンカウンタ25からの補正クロック信号１／２Ｃ
Ｋ´との間に位相差が発生すると、その位相差信号がロ
ーパスフィルタ23で直流電圧信号に変換され、電圧制御
発振器24で所定発振周波数の発振信号がアップダウンカ
ウンタ25に出力され、アップダウンカウンタ25から補正
クロック信号１／２ＣＫ´が位相比較器22に入力され、
該位相差が補正されて同期クロック信号１／１ＣＫ´、
２／１ＣＫ´がマルチプレクサ18に出力されて選択され
る。
Description
【０００１】
【産業上の利用分野】本発明は同期タイミング生成回路
およびＡＳＩＣに関し、特に、ＣＰＵから各種周辺装置
に対して出力される基準クロック信号の位相ずれを修正
して各種周辺装置の処理速度に応じて基準クロック信号
に同期する複数周波数の同期クロック信号を出力する同
期タイミング生成回路およびＡＳＩＣに関する。
およびＡＳＩＣに関し、特に、ＣＰＵから各種周辺装置
に対して出力される基準クロック信号の位相ずれを修正
して各種周辺装置の処理速度に応じて基準クロック信号
に同期する複数周波数の同期クロック信号を出力する同
期タイミング生成回路およびＡＳＩＣに関する。
【０００２】
【従来の技術】近時、半導体技術の発展に伴い、ＩＣ
（IntegratedCircuit）の高集積化、高速度化及び高機
能化が急速に進歩し、多種多様なＬＳＩ（Large Scale
Integra-ted Circuit ）がユーザーの用途に応じて開発
され、ＡＳＩＣ（Application S-pecific Integrated C
ircuit）として提供されている。
（IntegratedCircuit）の高集積化、高速度化及び高機
能化が急速に進歩し、多種多様なＬＳＩ（Large Scale
Integra-ted Circuit ）がユーザーの用途に応じて開発
され、ＡＳＩＣ（Application S-pecific Integrated C
ircuit）として提供されている。
【０００３】このようなＡＳＩＣ内でＣＰＵをコアとし
て周辺に接続されるＲＯＭ、ＲＡＭのメモリやタイマ等
の各種周辺回路（周辺装置）には、ＡＳＩＣ内部のＣＰ
Ｕの動作速度とは、異なる動作速度のものが多く、ＣＰ
Ｕ内の動作タイミングを制御するクロック信号を基準ク
ロックとすると、各種周辺回路の動作タイミングを制御
するクロック信号は、基準クロック信号を各種周辺回路
の動作速度に応じて速度変更した状態で供給されて、Ｃ
ＰＵの動作と各種周辺回路の動作との同期が図られてい
る。
て周辺に接続されるＲＯＭ、ＲＡＭのメモリやタイマ等
の各種周辺回路（周辺装置）には、ＡＳＩＣ内部のＣＰ
Ｕの動作速度とは、異なる動作速度のものが多く、ＣＰ
Ｕ内の動作タイミングを制御するクロック信号を基準ク
ロックとすると、各種周辺回路の動作タイミングを制御
するクロック信号は、基準クロック信号を各種周辺回路
の動作速度に応じて速度変更した状態で供給されて、Ｃ
ＰＵの動作と各種周辺回路の動作との同期が図られてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＣＰＵと各種周辺回路を集積したＡＳＩＣに
あっては、ＣＰＵと各種周辺回路との間にパスの長さの
違いや電圧変動があったため、ＣＰＵ内の基準クロック
信号に基づいて各種周辺回路に供給されるクロック信号
に位相ずれが発生し、ＣＰＵの動作と各種周辺回路の動
作との間の同期がとれず、ＡＳＩＣの設計通りの性能が
得られないといった問題があった。このクロック信号の
同期ずれ発生の問題は、特に、高速処理を行うＡＳＩＣ
に顕著である。
うな従来のＣＰＵと各種周辺回路を集積したＡＳＩＣに
あっては、ＣＰＵと各種周辺回路との間にパスの長さの
違いや電圧変動があったため、ＣＰＵ内の基準クロック
信号に基づいて各種周辺回路に供給されるクロック信号
に位相ずれが発生し、ＣＰＵの動作と各種周辺回路の動
作との間の同期がとれず、ＡＳＩＣの設計通りの性能が
得られないといった問題があった。このクロック信号の
同期ずれ発生の問題は、特に、高速処理を行うＡＳＩＣ
に顕著である。
【０００５】また、ＣＰＵからの基準クロック信号が周
辺回路に遅れて供給される場合も、ＣＰＵからのフェッ
チあるいはデータ出力のタイミングに比べて周辺回路を
選択するチップセレクト信号の出力タイミングか遅れて
ＲＡＭやＲＯＭへのアクセスができないといった不具合
も発生していた。例えば、図７に示すように、エミュレ
ータ１とターゲット２の間のクロック信号の位相ずれを
見ると、ターゲット２内の発振器（ＯＳＣ）３から出力
されるクロック信号２／１ＣＫ（原振）と、フリップフ
ロップ（Ｆ／Ｆ）４を介して出力されるクロック信号１
／１ＣＫ（１／２原振）と、クロック信号１／１ＣＫが
エミュレータ１内のバッファ５を介してＣＰＵ（Centra
l Processing Unit ）６に入力されることによりターゲ
ット２に出力されるクロック信号１／２ＣＫ（１／４原
振）がターゲット２内のタイミングジェネレータ７に入
力されているが、図８に示すように、クロック信号２／
１ＣＫとクロック信号１／１ＣＫに対してＣＰＵ６から
供給されるクロック信号１／２ＣＫには、ＣＰＵ６とタ
イミングジェネレータ７との間のパスの長さや電圧変動
等により位相遅れが発生しており、このクロック信号１
／２ＣＫに同期するタイミングジェネレータ７から出力
されるストローブ信号（ＳＴＲＯＢＥ）によって動作タ
イミングが制御される図外の周辺装置では、他の同期し
たクロック信号２／１ＣＫ、１／１ＣＫによって動作タ
イミングが制御される周辺装置との間の同期がとれず上
記のような不具合が発生する。なお、タイミングジェネ
レータ７から出力されるＣＳ信号は、周辺装置を選択す
るチップセレクト信号である。
辺回路に遅れて供給される場合も、ＣＰＵからのフェッ
チあるいはデータ出力のタイミングに比べて周辺回路を
選択するチップセレクト信号の出力タイミングか遅れて
ＲＡＭやＲＯＭへのアクセスができないといった不具合
も発生していた。例えば、図７に示すように、エミュレ
ータ１とターゲット２の間のクロック信号の位相ずれを
見ると、ターゲット２内の発振器（ＯＳＣ）３から出力
されるクロック信号２／１ＣＫ（原振）と、フリップフ
ロップ（Ｆ／Ｆ）４を介して出力されるクロック信号１
／１ＣＫ（１／２原振）と、クロック信号１／１ＣＫが
エミュレータ１内のバッファ５を介してＣＰＵ（Centra
l Processing Unit ）６に入力されることによりターゲ
ット２に出力されるクロック信号１／２ＣＫ（１／４原
振）がターゲット２内のタイミングジェネレータ７に入
力されているが、図８に示すように、クロック信号２／
１ＣＫとクロック信号１／１ＣＫに対してＣＰＵ６から
供給されるクロック信号１／２ＣＫには、ＣＰＵ６とタ
イミングジェネレータ７との間のパスの長さや電圧変動
等により位相遅れが発生しており、このクロック信号１
／２ＣＫに同期するタイミングジェネレータ７から出力
されるストローブ信号（ＳＴＲＯＢＥ）によって動作タ
イミングが制御される図外の周辺装置では、他の同期し
たクロック信号２／１ＣＫ、１／１ＣＫによって動作タ
イミングが制御される周辺装置との間の同期がとれず上
記のような不具合が発生する。なお、タイミングジェネ
レータ７から出力されるＣＳ信号は、周辺装置を選択す
るチップセレクト信号である。
【０００６】そこで本発明は、ＣＰＵから出力される基
準クロック信号の位相ずれを補正して各種周辺回路の処
理速度に応じた同期クロック信号を各種周辺回路に出力
する同期タイミング生成回路と、この同期タイミング生
成回路を接続可能にしたＡＳＩＣを提供することを目的
とする。
準クロック信号の位相ずれを補正して各種周辺回路の処
理速度に応じた同期クロック信号を各種周辺回路に出力
する同期タイミング生成回路と、この同期タイミング生
成回路を接続可能にしたＡＳＩＣを提供することを目的
とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
ＣＰＵ等のシステム制御装置から出力される基準クロッ
ク信号に同期して動作するそれぞれ処理速度の異なる各
種周辺装置の該システム制御装置と各種周辺装置の間に
接続され、システム制御装置から出力される基準クロッ
ク信号の位相ずれを補正して各種周辺装置毎の処理速度
に応じて基準クロック信号に同期した同期クロック信号
を出力する同期タイミング生成回路であって、前記シス
テム制御装置から入力される基準クロック信号とカウン
タ回路から入力される補正クロック信号との位相差を検
出し、所定の位相差信号を出力する位相差検出回路と、
位相差検出回路から出力される位相差信号に応じた所定
の直流電圧信号を出力する電圧出力回路と、電圧出力回
路から出力される直流電圧信号に応じた周波数の発振信
号を出力する電圧制御発振回路と、電圧制御発振回路か
ら出力される発振信号に応じてアップダウンカウントし
て位相差を補正する補正クロック信号を位相差検出回路
に出力するとともに、該発振信号の周波数が基準クロッ
ク信号の周波数と一致したとき、基準クロック信号に同
期した前記各種周辺装置毎の処理速度に応じた複数周波
数の同期クロック信号を出力するカウンタ回路と、を備
えたことを特徴とし、請求項２記載の発明は、ＣＰＵ等
のシステム制御回路と、該システム制御回路から出力さ
れる基準クロック信号に同期して動作するそれぞれ処理
速度の異なる各種周辺回路と、システム制御回路から出
力される基準クロック信号の位相ずれを補正して各種周
辺回路毎の処理速度に応じて基準クロック信号に同期し
た同期クロック信号を生成する同期タイミング生成回路
を外部に接続する接続端子を備え、所定のモード選択信
号によって基準クロック信号と同期クロック信号を選択
して各種周辺回路に出力するクロック選択回路と、を集
積するＡＳＩＣであって、前記同期タイミング生成回路
を、システム制御回路から入力される基準クロック信号
とカウンタ回路から入力される補正クロック信号との位
相差を検出し、所定の位相差信号を出力する位相差検出
回路と、位相差検出回路から出力される位相差信号に応
じた所定の直流電圧信号を出力する電圧出力回路と、電
圧出力回路から出力される直流電圧信号に応じた周波数
の発振信号を出力する電圧制御発振回路と、電圧制御発
振回路から出力される発振信号に応じてアップダウンカ
ウントして位相差を補正する補正クロック信号を位相差
検出回路に出力するとともに、該発振信号の周波数が基
準クロック信号の周波数と一致したとき、基準クロック
信号に同期した前記各種周辺回路毎の処理速度に応じた
複数周波数の同期クロック信号を出力するカウンタ回路
と、により構成し、該カウンタ回路の出力を前記クロッ
ク選択回路の接続端子に接続するようにしたことを特徴
とし、請求項３記載の発明は、請求項１記載の発明にお
いて、前記カウンタ回路から出力される同期クロック信
号を基準としてそれぞれ位相の異なる複数のシフトクロ
ック信号を出力するシフトクロック回路と、前記各種周
辺装置が動作をしていないリセット期間中にシフトクロ
ック回路から出力される複数のシフトクロック信号にそ
れぞれ対応するクロック選択信号により該複数のシフト
クロック信号を択一的に選択して出力するゲート回路
と、を設けたことを特徴としている。
ＣＰＵ等のシステム制御装置から出力される基準クロッ
ク信号に同期して動作するそれぞれ処理速度の異なる各
種周辺装置の該システム制御装置と各種周辺装置の間に
接続され、システム制御装置から出力される基準クロッ
ク信号の位相ずれを補正して各種周辺装置毎の処理速度
に応じて基準クロック信号に同期した同期クロック信号
を出力する同期タイミング生成回路であって、前記シス
テム制御装置から入力される基準クロック信号とカウン
タ回路から入力される補正クロック信号との位相差を検
出し、所定の位相差信号を出力する位相差検出回路と、
位相差検出回路から出力される位相差信号に応じた所定
の直流電圧信号を出力する電圧出力回路と、電圧出力回
路から出力される直流電圧信号に応じた周波数の発振信
号を出力する電圧制御発振回路と、電圧制御発振回路か
ら出力される発振信号に応じてアップダウンカウントし
て位相差を補正する補正クロック信号を位相差検出回路
に出力するとともに、該発振信号の周波数が基準クロッ
ク信号の周波数と一致したとき、基準クロック信号に同
期した前記各種周辺装置毎の処理速度に応じた複数周波
数の同期クロック信号を出力するカウンタ回路と、を備
えたことを特徴とし、請求項２記載の発明は、ＣＰＵ等
のシステム制御回路と、該システム制御回路から出力さ
れる基準クロック信号に同期して動作するそれぞれ処理
速度の異なる各種周辺回路と、システム制御回路から出
力される基準クロック信号の位相ずれを補正して各種周
辺回路毎の処理速度に応じて基準クロック信号に同期し
た同期クロック信号を生成する同期タイミング生成回路
を外部に接続する接続端子を備え、所定のモード選択信
号によって基準クロック信号と同期クロック信号を選択
して各種周辺回路に出力するクロック選択回路と、を集
積するＡＳＩＣであって、前記同期タイミング生成回路
を、システム制御回路から入力される基準クロック信号
とカウンタ回路から入力される補正クロック信号との位
相差を検出し、所定の位相差信号を出力する位相差検出
回路と、位相差検出回路から出力される位相差信号に応
じた所定の直流電圧信号を出力する電圧出力回路と、電
圧出力回路から出力される直流電圧信号に応じた周波数
の発振信号を出力する電圧制御発振回路と、電圧制御発
振回路から出力される発振信号に応じてアップダウンカ
ウントして位相差を補正する補正クロック信号を位相差
検出回路に出力するとともに、該発振信号の周波数が基
準クロック信号の周波数と一致したとき、基準クロック
信号に同期した前記各種周辺回路毎の処理速度に応じた
複数周波数の同期クロック信号を出力するカウンタ回路
と、により構成し、該カウンタ回路の出力を前記クロッ
ク選択回路の接続端子に接続するようにしたことを特徴
とし、請求項３記載の発明は、請求項１記載の発明にお
いて、前記カウンタ回路から出力される同期クロック信
号を基準としてそれぞれ位相の異なる複数のシフトクロ
ック信号を出力するシフトクロック回路と、前記各種周
辺装置が動作をしていないリセット期間中にシフトクロ
ック回路から出力される複数のシフトクロック信号にそ
れぞれ対応するクロック選択信号により該複数のシフト
クロック信号を択一的に選択して出力するゲート回路
と、を設けたことを特徴としている。
【０００８】
【作用】請求項１記載の発明では、システム制御装置と
各種周辺装置の間に接続され、システム制御装置から出
力される基準クロック信号の位相ずれを補正して各種周
辺装置毎の処理速度に応じて基準クロック信号に同期し
た同期クロック信号を出力する同期タイミング生成回路
であって、システム制御装置から入力される基準クロッ
ク信号とカウンタ回路から入力される補正クロック信号
との位相差を検出し、所定の位相差信号を出力する位相
差検出回路と、位相差検出回路から出力される位相差信
号に応じた所定の直流電圧信号を出力する電圧出力回路
と、電圧出力回路から出力される直流電圧信号に応じた
周波数の発振信号を出力する電圧制御発振回路と、電圧
発振回路から出力される発振信号に応じてアップダウン
カウントして位相差を補正する補正クロック信号を位相
差検出回路に出力するとともに、該発振信号の周波数が
基準クロック信号の周波数と一致したとき、基準クロッ
ク信号に同期した前記各種周辺装置毎の処理速度に応じ
た複数周波数の同期クロック信号を出力するカウンタ回
路と、が備えられ、システム制御装置から出力される基
準クロック信号の位相ずれが補正されて、基準クロック
信号に同期した同期クロック信号が各種周辺装置に供給
される。
各種周辺装置の間に接続され、システム制御装置から出
力される基準クロック信号の位相ずれを補正して各種周
辺装置毎の処理速度に応じて基準クロック信号に同期し
た同期クロック信号を出力する同期タイミング生成回路
であって、システム制御装置から入力される基準クロッ
ク信号とカウンタ回路から入力される補正クロック信号
との位相差を検出し、所定の位相差信号を出力する位相
差検出回路と、位相差検出回路から出力される位相差信
号に応じた所定の直流電圧信号を出力する電圧出力回路
と、電圧出力回路から出力される直流電圧信号に応じた
周波数の発振信号を出力する電圧制御発振回路と、電圧
発振回路から出力される発振信号に応じてアップダウン
カウントして位相差を補正する補正クロック信号を位相
差検出回路に出力するとともに、該発振信号の周波数が
基準クロック信号の周波数と一致したとき、基準クロッ
ク信号に同期した前記各種周辺装置毎の処理速度に応じ
た複数周波数の同期クロック信号を出力するカウンタ回
路と、が備えられ、システム制御装置から出力される基
準クロック信号の位相ずれが補正されて、基準クロック
信号に同期した同期クロック信号が各種周辺装置に供給
される。
【０００９】したがって、システム制御装置から出力さ
れる基準クロック信号の位相ずれを補正して各種周辺装
置に基準クロック信号に同期した同期クロック信号を供
給することができ、システム制御装置の動作タイミング
と各種周辺装置の動作タイミングを確実に同期させるこ
とができる。請求項２記載の発明では、ＣＰＵ等のシス
テム制御回路と、該システム制御回路から出力される基
準クロック信号に同期して動作するそれぞれ処理速度の
異なる各種周辺回路と、システム制御回路から出力され
る基準クロック信号の位相ずれを補正して各種周辺回路
毎の処理速度に応じて基準クロック信号に同期した同期
クロック信号を生成する同期タイミング生成回路を外部
に接続する接続端子を備え、所定のモード選択信号によ
って基準クロック信号と同期クロック信号を選択して各
種周辺回路に出力するクロック選択回路と、を集積する
ＡＳＩＣであって、同期タイミング生成回路が、システ
ム制御回路から入力される基準クロック信号とカウンタ
回路から入力される補正クロック信号との位相差を検出
し、所定の位相差信号を出力する位相差検出回路と、位
相差検出回路から出力される位相差信号に応じた所定の
直流電圧信号を出力する電圧出力回路と、電圧出力回路
から出力される直流電圧信号に応じた周波数の発振信号
を出力する電圧制御発振回路と、電圧制御発振回路から
出力される発振信号に応じてアップダウンカウントして
位相差を補正する補正クロック信号を位相差検出回路に
出力するとともに、該発振信号の周波数が基準クロック
信号の周波数と一致したとき、基準クロック信号に同期
した前記各種周辺回路毎の処理速度に応じた複数周波数
の同期クロック信号を出力するカウンタ回路と、により
構成され、該カウンタ回路の出力がクロック選択回路の
接続端子に接続されて、ＡＳＩＣ内の各種周辺回路に供
給されるクロック信号がモード選択信号により切り換え
られる。
れる基準クロック信号の位相ずれを補正して各種周辺装
置に基準クロック信号に同期した同期クロック信号を供
給することができ、システム制御装置の動作タイミング
と各種周辺装置の動作タイミングを確実に同期させるこ
とができる。請求項２記載の発明では、ＣＰＵ等のシス
テム制御回路と、該システム制御回路から出力される基
準クロック信号に同期して動作するそれぞれ処理速度の
異なる各種周辺回路と、システム制御回路から出力され
る基準クロック信号の位相ずれを補正して各種周辺回路
毎の処理速度に応じて基準クロック信号に同期した同期
クロック信号を生成する同期タイミング生成回路を外部
に接続する接続端子を備え、所定のモード選択信号によ
って基準クロック信号と同期クロック信号を選択して各
種周辺回路に出力するクロック選択回路と、を集積する
ＡＳＩＣであって、同期タイミング生成回路が、システ
ム制御回路から入力される基準クロック信号とカウンタ
回路から入力される補正クロック信号との位相差を検出
し、所定の位相差信号を出力する位相差検出回路と、位
相差検出回路から出力される位相差信号に応じた所定の
直流電圧信号を出力する電圧出力回路と、電圧出力回路
から出力される直流電圧信号に応じた周波数の発振信号
を出力する電圧制御発振回路と、電圧制御発振回路から
出力される発振信号に応じてアップダウンカウントして
位相差を補正する補正クロック信号を位相差検出回路に
出力するとともに、該発振信号の周波数が基準クロック
信号の周波数と一致したとき、基準クロック信号に同期
した前記各種周辺回路毎の処理速度に応じた複数周波数
の同期クロック信号を出力するカウンタ回路と、により
構成され、該カウンタ回路の出力がクロック選択回路の
接続端子に接続されて、ＡＳＩＣ内の各種周辺回路に供
給されるクロック信号がモード選択信号により切り換え
られる。
【００１０】したがって、ＡＳＩＣ内で使用するクロッ
ク信号を、基準クロック信号と外部に接続する同期タイ
ミング生成回路から入力される同期クロック信号をモー
ド選択によって簡単に切り換えることができ、ＡＳＩＣ
においてもエミュレーション装置を容易に構築すること
ができる。請求項３記載の発明では、上記請求項１記載
の発明において、カウンタ回路から出力される同期クロ
ック信号を基準としてそれぞれ位相の異なる複数のシフ
トクロック信号を出力するシフトクロック回路と、各種
周辺装置が動作をしていないリセット期間中にシフトク
ロック回路から出力される複数のシフトクロック信号に
それぞれ対応するクロック選択信号により該複数のシフ
トクロック信号を択一的に選択して出力するゲート回路
と、が設けられ、システム制御装置から出力される基準
クロック信号の位相ずれが補正されて、基準クロック信
号に同期した複数のシフトクロック信号が各種周辺装置
に供給される。
ク信号を、基準クロック信号と外部に接続する同期タイ
ミング生成回路から入力される同期クロック信号をモー
ド選択によって簡単に切り換えることができ、ＡＳＩＣ
においてもエミュレーション装置を容易に構築すること
ができる。請求項３記載の発明では、上記請求項１記載
の発明において、カウンタ回路から出力される同期クロ
ック信号を基準としてそれぞれ位相の異なる複数のシフ
トクロック信号を出力するシフトクロック回路と、各種
周辺装置が動作をしていないリセット期間中にシフトク
ロック回路から出力される複数のシフトクロック信号に
それぞれ対応するクロック選択信号により該複数のシフ
トクロック信号を択一的に選択して出力するゲート回路
と、が設けられ、システム制御装置から出力される基準
クロック信号の位相ずれが補正されて、基準クロック信
号に同期した複数のシフトクロック信号が各種周辺装置
に供給される。
【００１１】したがって、システム制御装置から出力さ
れる基準クロック信号の位相ずれを補正して各種周辺装
置に基準クロック信号に同期したシフトクロック信号を
供給することができ、システム制御装置から各種周辺装
置を分離しても動作タイミングを確実に同期させること
ができる。
れる基準クロック信号の位相ずれを補正して各種周辺装
置に基準クロック信号に同期したシフトクロック信号を
供給することができ、システム制御装置から各種周辺装
置を分離しても動作タイミングを確実に同期させること
ができる。
【００１２】
【実施例】以下、本発明を実施例に基づいて具体的に説
明する。図１は、請求項１記載の発明の同期タイミング
生成回路を適用したエミュレーション装置の一実施例を
示す図である。図１は、エミュレーション装置10のブロ
ック図であり、エミュレーション装置10は、エミュレー
タ部11とターゲット部12から構成されており、エミュレ
ータ部11は、ＣＰＵ13とバッファ14から構成され、ター
ゲット部12は、発振器15、フリップフロップ16、同期タ
イミング生成回路17、マルチプレクサ18、タイミングジ
ェネレータ19、制御回路20及びＣＰＵ21から構成されて
おり、エミュレータ部11のＣＰＵ13とターゲット部12の
各部とは、図示しないが、データバスとアドレスバスに
より接続されている。
明する。図１は、請求項１記載の発明の同期タイミング
生成回路を適用したエミュレーション装置の一実施例を
示す図である。図１は、エミュレーション装置10のブロ
ック図であり、エミュレーション装置10は、エミュレー
タ部11とターゲット部12から構成されており、エミュレ
ータ部11は、ＣＰＵ13とバッファ14から構成され、ター
ゲット部12は、発振器15、フリップフロップ16、同期タ
イミング生成回路17、マルチプレクサ18、タイミングジ
ェネレータ19、制御回路20及びＣＰＵ21から構成されて
おり、エミュレータ部11のＣＰＵ13とターゲット部12の
各部とは、図示しないが、データバスとアドレスバスに
より接続されている。
【００１３】エミュレータ部（システム制御装置）11内
のＣＰＵ13は、ターゲット部12内の発振器15からフリッ
プフロップ16及びバッファ14を介してクロック入力ＣＫ
ＩＮに入力されるクロック信号１／１ＣＫにより基準ク
ロック信号１／２ＣＫを生成してクロック出力ＣＫＯＵ
Ｔからターゲット部12内の同期タイミング生成回路17に
出力する。
のＣＰＵ13は、ターゲット部12内の発振器15からフリッ
プフロップ16及びバッファ14を介してクロック入力ＣＫ
ＩＮに入力されるクロック信号１／１ＣＫにより基準ク
ロック信号１／２ＣＫを生成してクロック出力ＣＫＯＵ
Ｔからターゲット部12内の同期タイミング生成回路17に
出力する。
【００１４】ターゲット部（周辺装置）12内の発振器
（ＯＳＣ）15は、原振クロック信号２／１ＣＫをフリッ
プフロップ16とマルチプレクサ18に出力し、フリップフ
ロップ（Ｆ／Ｆ）16は、原振クロック信号２／１ＣＫを
１／２サイクルの１／２原振クロック信号１／１ＣＫと
してエミュレータ部11とマルチプレクサ18に出力する。
同期タイミング生成回路17は、位相比較器22、ローパス
フィルタ23、電圧制御発振器24及びアップダウンカウン
タ25から構成されている。
（ＯＳＣ）15は、原振クロック信号２／１ＣＫをフリッ
プフロップ16とマルチプレクサ18に出力し、フリップフ
ロップ（Ｆ／Ｆ）16は、原振クロック信号２／１ＣＫを
１／２サイクルの１／２原振クロック信号１／１ＣＫと
してエミュレータ部11とマルチプレクサ18に出力する。
同期タイミング生成回路17は、位相比較器22、ローパス
フィルタ23、電圧制御発振器24及びアップダウンカウン
タ25から構成されている。
【００１５】位相比較器（位相差検出回路）22は、排他
的論理和回路（ＸＯＲ）により構成され、エミュレータ
部11から入力される基準クロック信号１／２ＣＫとアッ
プダウンカウンタ25から入力される補正クロック信号１
／２ＣＫ´を比較して位相差を検出して所定の位相差信
号をローパスフィルタ23に出力する。ローパスフィルタ
（Ｌ．Ｐ．Ｆ）（電圧出力回路）23は、位相比較器22か
ら入力される位相差信号を所定の直流電圧信号に変換し
て電圧制御発振器24に出力する。
的論理和回路（ＸＯＲ）により構成され、エミュレータ
部11から入力される基準クロック信号１／２ＣＫとアッ
プダウンカウンタ25から入力される補正クロック信号１
／２ＣＫ´を比較して位相差を検出して所定の位相差信
号をローパスフィルタ23に出力する。ローパスフィルタ
（Ｌ．Ｐ．Ｆ）（電圧出力回路）23は、位相比較器22か
ら入力される位相差信号を所定の直流電圧信号に変換し
て電圧制御発振器24に出力する。
【００１６】電圧制御発振器（Ｖ．Ｃ．Ｏ：Voltage Co
ntrolled Oscillater ）24は、ローパスフィルタ23から
入力される直流電圧信号に応じてその発振周波数を変化
させた発振信号をアップダウンカウンタ25に出力する。
アップダウンカウンタ（カウンタ回路）25は、段数ｎの
カウンタ回路から構成されており、電圧制御発振器24か
ら入力される発振信号の周波数変化に応じてアップダウ
ンカウントして基準クロック信号１／２ＣＫの周波数変
動に応じた補正クロック信号１／２ＣＫ´を位相比較器
22とタイミングジェネレータ19に出力するとともに、そ
の多段数のカウンタ回路の段数ｎ毎の出力により原振ク
ロック信号２／１ＣＫと同期した複数の同期クロック信
号１／１ＣＫ´、２／１ＣＫ´をマルチプレクサ18に出
力する。
ntrolled Oscillater ）24は、ローパスフィルタ23から
入力される直流電圧信号に応じてその発振周波数を変化
させた発振信号をアップダウンカウンタ25に出力する。
アップダウンカウンタ（カウンタ回路）25は、段数ｎの
カウンタ回路から構成されており、電圧制御発振器24か
ら入力される発振信号の周波数変化に応じてアップダウ
ンカウントして基準クロック信号１／２ＣＫの周波数変
動に応じた補正クロック信号１／２ＣＫ´を位相比較器
22とタイミングジェネレータ19に出力するとともに、そ
の多段数のカウンタ回路の段数ｎ毎の出力により原振ク
ロック信号２／１ＣＫと同期した複数の同期クロック信
号１／１ＣＫ´、２／１ＣＫ´をマルチプレクサ18に出
力する。
【００１７】なお、本実施例では、位相比較器22で入力
される基準クロック信号１／２ＣＫと補正クロック信号
１／２ＣＫ´の位相差がなくなって一致したとき、位相
差信号出力が“０”になるように設計されるとともに、
その時のローパスフィルタ23の直流出力電圧が電圧制御
発振器24の発振周波数を決定し、アップダウンカウンタ
25のカウントする補正クロック信号１／２ＣＫ´の周波
数が基準クロック信号１／２ＣＫの周波数と同期するよ
うに設計される。
される基準クロック信号１／２ＣＫと補正クロック信号
１／２ＣＫ´の位相差がなくなって一致したとき、位相
差信号出力が“０”になるように設計されるとともに、
その時のローパスフィルタ23の直流出力電圧が電圧制御
発振器24の発振周波数を決定し、アップダウンカウンタ
25のカウントする補正クロック信号１／２ＣＫ´の周波
数が基準クロック信号１／２ＣＫの周波数と同期するよ
うに設計される。
【００１８】また、同期タイミング生成回路17内で基準
クロック信号１／２ＣＫと同期した同期クロック信号１
／１ＣＫ´、２／１ＣＫ´が出力されるまでの処理時間
は、各周辺装置が動作していないリセット期間中に収束
するように設計される。マルチプレクサ（ＭＰＸ）（ク
ロック選択回路）18は、エミュレータ部２から入力され
るモード選択信号（エミュレータモード：ＥＭＵ ＭＯ
ＤＥ）により、発振器15とフリップフロップ16から入力
される原振クロック信号２／１ＣＫ、１／２原振クロッ
ク信号１／１ＣＫとアップダウンカウンタ25から入力さ
れる同期クロック信号１／１ＣＫ´、２／１ＣＫ´のう
ちの原振側か同期側の２つのクロック信号を選択してタ
イミングジェネレータ19に出力する。
クロック信号１／２ＣＫと同期した同期クロック信号１
／１ＣＫ´、２／１ＣＫ´が出力されるまでの処理時間
は、各周辺装置が動作していないリセット期間中に収束
するように設計される。マルチプレクサ（ＭＰＸ）（ク
ロック選択回路）18は、エミュレータ部２から入力され
るモード選択信号（エミュレータモード：ＥＭＵ ＭＯ
ＤＥ）により、発振器15とフリップフロップ16から入力
される原振クロック信号２／１ＣＫ、１／２原振クロッ
ク信号１／１ＣＫとアップダウンカウンタ25から入力さ
れる同期クロック信号１／１ＣＫ´、２／１ＣＫ´のう
ちの原振側か同期側の２つのクロック信号を選択してタ
イミングジェネレータ19に出力する。
【００１９】タイミングジェネレータ19は、図外に接続
されるＲＯＭ、ＲＡＭ等の各種周辺装置をチップセレク
ト信号ＣＳにより選択して各種周辺装置に応じた原振ク
ロック信号２／１ＣＫ、１／２原振クロック信号１／１
ＣＫあるいは同期クロック信号１／１ＣＫ´、２／１Ｃ
Ｋ´に基づくストローブ信号ＳＴＲＯＢＥを図外の周辺
装置に出力する。
されるＲＯＭ、ＲＡＭ等の各種周辺装置をチップセレク
ト信号ＣＳにより選択して各種周辺装置に応じた原振ク
ロック信号２／１ＣＫ、１／２原振クロック信号１／１
ＣＫあるいは同期クロック信号１／１ＣＫ´、２／１Ｃ
Ｋ´に基づくストローブ信号ＳＴＲＯＢＥを図外の周辺
装置に出力する。
【００２０】制御回路20は、外部に接続されるその他の
周辺装置として、例えば、レジスタとの間のデータ授受
に関する制御を行うものであり、エミュレータ部11のＣ
ＰＵ13からデータバスとアドレスバスを介して指定され
たレジスタアドレスのデータの授受等を制御する。ＣＰ
Ｕ21は、本来、ターゲット部12内の各部動作タイミング
を制御するＣＰＵであり、エミュレータ部11から入力さ
れるモード選択信号によりスリープ状態となり、ＣＰＵ
21の制御権がエミュレータ部11のＣＰＵ13に渡され、Ｃ
ＰＵ13の制御下でターゲット部12内の各種エミュレーシ
ョンテストが実行される。
周辺装置として、例えば、レジスタとの間のデータ授受
に関する制御を行うものであり、エミュレータ部11のＣ
ＰＵ13からデータバスとアドレスバスを介して指定され
たレジスタアドレスのデータの授受等を制御する。ＣＰ
Ｕ21は、本来、ターゲット部12内の各部動作タイミング
を制御するＣＰＵであり、エミュレータ部11から入力さ
れるモード選択信号によりスリープ状態となり、ＣＰＵ
21の制御権がエミュレータ部11のＣＰＵ13に渡され、Ｃ
ＰＵ13の制御下でターゲット部12内の各種エミュレーシ
ョンテストが実行される。
【００２１】次に、作用を説明する。エミュレータ部11
からモード選択信号としてエミュレートモード信号がタ
ーゲット部12に入力されると、ＣＰＵ21がスリープ状態
となり、ターゲット部12内の各部は、エミュレータ部11
内のＣＰＵ13の制御下に置かれる。この制御下におい
て、上記リセット期間中に発振器15からフリップフロッ
プ16によりＣＰＵ13内で生成される基準クロック信号１
／２ＣＫが、同期タイミング生成回路17内の位相比較器
22に入力されるとともに、アップダウンカウンタ25から
入力される補正クロック信号１／２ＣＫ´との間に位相
差が発生すると、その位相差分の位相差信号がローパス
フィルタ23に出力されて直流電圧信号に変換され、電圧
制御発振器24により所定発振周波数の発振信号がアップ
ダウンカウンタ25に入力されると、再び、アップダウン
カウンタ25から補正クロック信号１／２ＣＫ´が位相比
較器22に出力され、同期タイミング生成回路17では、位
相比較器22における基準クロック信号１／２ＣＫと補正
クロック信号１／２ＣＫ´の位相差がなくなって一致す
るまでアップダウンカウント処理が実行されて基準クロ
ック信号１／２ＣＫに同期した異なる周波数の同期クロ
ック信号１／１ＣＫ´、２／１ＣＫ´が生成されてマル
チプレクサ18に出力される。
からモード選択信号としてエミュレートモード信号がタ
ーゲット部12に入力されると、ＣＰＵ21がスリープ状態
となり、ターゲット部12内の各部は、エミュレータ部11
内のＣＰＵ13の制御下に置かれる。この制御下におい
て、上記リセット期間中に発振器15からフリップフロッ
プ16によりＣＰＵ13内で生成される基準クロック信号１
／２ＣＫが、同期タイミング生成回路17内の位相比較器
22に入力されるとともに、アップダウンカウンタ25から
入力される補正クロック信号１／２ＣＫ´との間に位相
差が発生すると、その位相差分の位相差信号がローパス
フィルタ23に出力されて直流電圧信号に変換され、電圧
制御発振器24により所定発振周波数の発振信号がアップ
ダウンカウンタ25に入力されると、再び、アップダウン
カウンタ25から補正クロック信号１／２ＣＫ´が位相比
較器22に出力され、同期タイミング生成回路17では、位
相比較器22における基準クロック信号１／２ＣＫと補正
クロック信号１／２ＣＫ´の位相差がなくなって一致す
るまでアップダウンカウント処理が実行されて基準クロ
ック信号１／２ＣＫに同期した異なる周波数の同期クロ
ック信号１／１ＣＫ´、２／１ＣＫ´が生成されてマル
チプレクサ18に出力される。
【００２２】マルチプレクサ18では、エミュレートモー
ド信号が有効のときは、同期クロック信号１／１ＣＫ
´、２／１ＣＫ´が選択されてタイミングジェネレータ
19に出力され、エミュレートモード信号が無効のとき
は、発振器15とフリップフロップ16から入力される原振
クロック信号２／１ＣＫ、１／２原振クロック信号１／
１ＣＫが選択されてタイミングジェネレータ19に出力さ
れる。
ド信号が有効のときは、同期クロック信号１／１ＣＫ
´、２／１ＣＫ´が選択されてタイミングジェネレータ
19に出力され、エミュレートモード信号が無効のとき
は、発振器15とフリップフロップ16から入力される原振
クロック信号２／１ＣＫ、１／２原振クロック信号１／
１ＣＫが選択されてタイミングジェネレータ19に出力さ
れる。
【００２３】タイミングジェネレータ19では、入力され
た同期クロック信号１／１ＣＫ´あるいは、同期クロッ
ク信号２／１ＣＫ´がチップセレクト信号ＣＳによって
選択される周辺装置に供給されてエミュレーションモー
ドテストが行われる。したがって、ターゲット部12で
は、同期タイミング生成回路17を接続したことにより、
エミュレート部11内のＣＰＵ13から出力される基準クロ
ック信号１／２ＣＫの位相ずれを確実に補正して基準ク
ロック信号１／２ＣＫに同期した同期クロック信号１／
１ＣＫ´、２／１ＣＫ´を図外の周辺装置に供給するこ
とができ、周辺装置がＣＰＵ13の動作速度より高速のも
のであっても同期させることができる。
た同期クロック信号１／１ＣＫ´あるいは、同期クロッ
ク信号２／１ＣＫ´がチップセレクト信号ＣＳによって
選択される周辺装置に供給されてエミュレーションモー
ドテストが行われる。したがって、ターゲット部12で
は、同期タイミング生成回路17を接続したことにより、
エミュレート部11内のＣＰＵ13から出力される基準クロ
ック信号１／２ＣＫの位相ずれを確実に補正して基準ク
ロック信号１／２ＣＫに同期した同期クロック信号１／
１ＣＫ´、２／１ＣＫ´を図外の周辺装置に供給するこ
とができ、周辺装置がＣＰＵ13の動作速度より高速のも
のであっても同期させることができる。
【００２４】図２は、上記図１のエミュレーション装置
10に請求項２記載の発明のＡＳＩＣを適用したＡＳＩＣ
の一実施例を示す図であり、図２では、上記図１に示し
たターゲット部12内でフリップフロップ16、マルチプレ
クサ18、タイミングジェネレータ19、制御回路20及びＣ
ＰＵ21をＣＰＵコアＡＳＩＣ（ＡＳＩＣ）30構成とし、
同期タイミング生成回路17をＣＰＵコアＡＳＩＣ30内の
マルチプレクサ18に接続できるようにし、モード選択信
号により発振器15の原振側のクロック信号２／１ＣＫ、
１／１ＣＫと同期タイミング生成回路17側の同期クロッ
ク信号１／１ＣＫ´、２／１ＣＫ´を容易に選択可能と
したたところにその特徴がある。
10に請求項２記載の発明のＡＳＩＣを適用したＡＳＩＣ
の一実施例を示す図であり、図２では、上記図１に示し
たターゲット部12内でフリップフロップ16、マルチプレ
クサ18、タイミングジェネレータ19、制御回路20及びＣ
ＰＵ21をＣＰＵコアＡＳＩＣ（ＡＳＩＣ）30構成とし、
同期タイミング生成回路17をＣＰＵコアＡＳＩＣ30内の
マルチプレクサ18に接続できるようにし、モード選択信
号により発振器15の原振側のクロック信号２／１ＣＫ、
１／１ＣＫと同期タイミング生成回路17側の同期クロッ
ク信号１／１ＣＫ´、２／１ＣＫ´を容易に選択可能と
したたところにその特徴がある。
【００２５】このようにＣＰＵコアＡＳＩＣ30構成とす
ることにより、エミュレータ部11内のＣＰＵ13等の外部
システムから供給される基準クロック信号１／２ＣＫが
ＣＰＵコアＡＳＩＣ30に入力される前に位相ずれが発生
していても補正することができるとともに、外部システ
ムから供給される基準クロック信号と基準クロック信号
の位相ずれを補正した同期クロック信号とがマルチプレ
クサ18におけるモード選択より容易に切り換えることが
でき、ターゲット部12においてもエミュレーション装置
を容易に構築することができる。
ることにより、エミュレータ部11内のＣＰＵ13等の外部
システムから供給される基準クロック信号１／２ＣＫが
ＣＰＵコアＡＳＩＣ30に入力される前に位相ずれが発生
していても補正することができるとともに、外部システ
ムから供給される基準クロック信号と基準クロック信号
の位相ずれを補正した同期クロック信号とがマルチプレ
クサ18におけるモード選択より容易に切り換えることが
でき、ターゲット部12においてもエミュレーション装置
を容易に構築することができる。
【００２６】図３〜図６は、請求項３記載の発明の同期
タイミング生成回路の一実施例を示す図である。図３、
４は、同期タイミング生成回路31の回路構成を示す図で
あり、図３、４において、上記図１に示したエミュレー
ション装置10と同一の構成部分には同一番号を符して説
明を省略する。
タイミング生成回路の一実施例を示す図である。図３、
４は、同期タイミング生成回路31の回路構成を示す図で
あり、図３、４において、上記図１に示したエミュレー
ション装置10と同一の構成部分には同一番号を符して説
明を省略する。
【００２７】図３、４において、同期タイミング生成回
路31は、ゲート回路32、ＯＲ回路33、シフトレジスタ34
及びフリップフロップＦ０〜Ｆ７から構成されており、
本実施例では、基準クロック信号に同期した８種類のそ
れぞれ位相が少しづつ異なった同期クロック信号を生成
するように設計される。ゲート回路（クロック選択回
路）32は、図５に示すように、ＮＯＲ回路ＮＯｎ（ｎ＝
０〜７）とＡＮＤ回路ＡＮｎ（ｎ＝０〜７）から構成さ
れるゲート回路が８種類の同期信号に対応するため、８
ビット分の回路設けられており、ＮＯＲ回路ＮＯｎの入
力には、フリップフロップＦ０〜Ｆ７からＱｎ出力のう
ち対象となるＱｎ信号を除く６本分のＱｎ出力が入力さ
れ、その論理和出力と対象となる図４のシフトレジスタ
34から出力されるクロック信号ＣＫｎ（ｎ＝０〜７）が
ＡＮＤ回路ＡＮｎに入力され、その論理積出力がクロッ
ク信号ＣＫＡｎ（ｎ＝０〜７）としてフリップフロップ
Ｆ０〜Ｆ７のクロック入力ＣＫに出力される構成となっ
ている。
路31は、ゲート回路32、ＯＲ回路33、シフトレジスタ34
及びフリップフロップＦ０〜Ｆ７から構成されており、
本実施例では、基準クロック信号に同期した８種類のそ
れぞれ位相が少しづつ異なった同期クロック信号を生成
するように設計される。ゲート回路（クロック選択回
路）32は、図５に示すように、ＮＯＲ回路ＮＯｎ（ｎ＝
０〜７）とＡＮＤ回路ＡＮｎ（ｎ＝０〜７）から構成さ
れるゲート回路が８種類の同期信号に対応するため、８
ビット分の回路設けられており、ＮＯＲ回路ＮＯｎの入
力には、フリップフロップＦ０〜Ｆ７からＱｎ出力のう
ち対象となるＱｎ信号を除く６本分のＱｎ出力が入力さ
れ、その論理和出力と対象となる図４のシフトレジスタ
34から出力されるクロック信号ＣＫｎ（ｎ＝０〜７）が
ＡＮＤ回路ＡＮｎに入力され、その論理積出力がクロッ
ク信号ＣＫＡｎ（ｎ＝０〜７）としてフリップフロップ
Ｆ０〜Ｆ７のクロック入力ＣＫに出力される構成となっ
ている。
【００２８】このゲート回路32では、対象となるＱｎ信
号以外のＱｎ信号が全て“０”のとき、対象となるクロ
ック信号ＣＫＡｎが出力されるように設計されている。
ＯＲ回路33では、フリップフロップＦ０〜Ｆ７からのＱ
ｎ出力が入力され、その論理和出力により１つの同期ク
ロック信号ＣＫ０〜ＣＫ７が選択されて出力される。
号以外のＱｎ信号が全て“０”のとき、対象となるクロ
ック信号ＣＫＡｎが出力されるように設計されている。
ＯＲ回路33では、フリップフロップＦ０〜Ｆ７からのＱ
ｎ出力が入力され、その論理和出力により１つの同期ク
ロック信号ＣＫ０〜ＣＫ７が選択されて出力される。
【００２９】シフトレジスタ（シフトクロック回路）34
には、発振器15から入力される原振クロック信号２／１
ＣＫと同期タイミング生成回路17から入力される原振ク
ロックに対して８倍の同期クロック信号１６／１ＣＫが
入力されており、原振信号２／１ＣＫが同期クロック信
号１６／１ＣＫで８分割されて、それぞれ位相の異なる
８種類の同期クロック信号ＣＫ０〜ＣＫ７がゲート回路
32に出力される。
には、発振器15から入力される原振クロック信号２／１
ＣＫと同期タイミング生成回路17から入力される原振ク
ロックに対して８倍の同期クロック信号１６／１ＣＫが
入力されており、原振信号２／１ＣＫが同期クロック信
号１６／１ＣＫで８分割されて、それぞれ位相の異なる
８種類の同期クロック信号ＣＫ０〜ＣＫ７がゲート回路
32に出力される。
【００３０】次に、作用を説明する。図６に示すシーケ
ンスのように周辺装置が動作していないリセット期間中
にリセット信号ＣＫＲＥＳＥＴがフリップフロップＦ０
〜Ｆ７のリセット入力Ｒに入力されると、シフトレジス
タ34からそれぞれ位相の異なる８種類の同期クロック信
号ＣＫ０〜ＣＫ７がゲート回路32に入力され、そのリセ
ット信号ＣＫＲＥＳＥＴ信号の立ち上がり時に一番近い
クロック信号ＣＫＡ０〜７が１つだけ選択されてフリッ
プフロツプ回路Ｆ０〜Ｆ７のクロック入力ＣＫに入力さ
れ、選択されたクロック信号ＣＫＡ０〜７が入力された
フリップフロップＦ０〜Ｆ７のＱｎ出力以外のＱｎ出力
は、全て“０”となってＯＲ回路33に入力され、選択さ
れたクロック信号ＣＫＡ０〜７に同期したクロック信号
が最終的にＯＲ回路33から図外の周辺装置に出力され
る。
ンスのように周辺装置が動作していないリセット期間中
にリセット信号ＣＫＲＥＳＥＴがフリップフロップＦ０
〜Ｆ７のリセット入力Ｒに入力されると、シフトレジス
タ34からそれぞれ位相の異なる８種類の同期クロック信
号ＣＫ０〜ＣＫ７がゲート回路32に入力され、そのリセ
ット信号ＣＫＲＥＳＥＴ信号の立ち上がり時に一番近い
クロック信号ＣＫＡ０〜７が１つだけ選択されてフリッ
プフロツプ回路Ｆ０〜Ｆ７のクロック入力ＣＫに入力さ
れ、選択されたクロック信号ＣＫＡ０〜７が入力された
フリップフロップＦ０〜Ｆ７のＱｎ出力以外のＱｎ出力
は、全て“０”となってＯＲ回路33に入力され、選択さ
れたクロック信号ＣＫＡ０〜７に同期したクロック信号
が最終的にＯＲ回路33から図外の周辺装置に出力され
る。
【００３１】したがって、リセット期間中に、リセット
信号ＣＫＲＥＳＥＴの立上りに最も近いクロック信号Ｃ
ＫＡ０〜７を同期クロック信号として選択することがで
き、周辺装置に応じてリセット信号ＣＫＲＥＳＥＴの入
力タイミングを制御することにより、基準クロック信号
に同期した位相の異なる同期クロック信号を周辺装置に
供給することができる。
信号ＣＫＲＥＳＥＴの立上りに最も近いクロック信号Ｃ
ＫＡ０〜７を同期クロック信号として選択することがで
き、周辺装置に応じてリセット信号ＣＫＲＥＳＥＴの入
力タイミングを制御することにより、基準クロック信号
に同期した位相の異なる同期クロック信号を周辺装置に
供給することができる。
【００３２】また、図３、４の構成において、フリップ
フロップＦ０〜Ｆ７のＱｎ出力とシフトレジスタ34から
の同期クロック信号ＣＫ０〜ＣＫ７出力は、一致してい
なくても良く、この場合は、Ｑｎ出力を選択ビットとし
て同期クロック信号ＣＫ０〜ＣＫ７を選択するクロック
信号とすれば、任意の位相を持つ基準クロック信号と同
期した同期クロック信号が図４の回路によって生成する
ことができ、より一層広範囲の周辺装置に対応して同期
クロック信号を提供する同期タイミング生成回路31を提
供することができる。
フロップＦ０〜Ｆ７のＱｎ出力とシフトレジスタ34から
の同期クロック信号ＣＫ０〜ＣＫ７出力は、一致してい
なくても良く、この場合は、Ｑｎ出力を選択ビットとし
て同期クロック信号ＣＫ０〜ＣＫ７を選択するクロック
信号とすれば、任意の位相を持つ基準クロック信号と同
期した同期クロック信号が図４の回路によって生成する
ことができ、より一層広範囲の周辺装置に対応して同期
クロック信号を提供する同期タイミング生成回路31を提
供することができる。
【００３３】したがって、同期タイミング生成回路31か
ら出力される同期クロック信号を分周、ゲート等のロジ
ックを組み合わせた回路で処理することにより、ＣＰＵ
の動作タイミングに同期したタイミング回路を構成する
ことができ、システム制御装置から各種周辺装置を分離
してもＣＰＵと動作タイミングを確実に同期させること
ができる。
ら出力される同期クロック信号を分周、ゲート等のロジ
ックを組み合わせた回路で処理することにより、ＣＰＵ
の動作タイミングに同期したタイミング回路を構成する
ことができ、システム制御装置から各種周辺装置を分離
してもＣＰＵと動作タイミングを確実に同期させること
ができる。
【００３４】
【発明の効果】請求項１記載の発明によれば、システム
制御装置と各種周辺装置の間に接続され、システム制御
装置から出力される基準クロック信号の位相ずれを補正
して各種周辺装置毎の処理速度に応じて基準クロック信
号に同期した同期クロック信号を出力する同期タイミン
グ生成回路であって、システム制御装置から入力される
基準クロック信号とカウンタ回路から入力される補正ク
ロック信号との位相差を検出し、所定の位相差信号を出
力する位相差検出回路と、位相差検出回路から出力され
る位相差信号に応じた所定の直流電圧信号を出力する電
圧出力回路と、電圧出力回路から出力される直流電圧信
号に応じた周波数の発振信号を出力する電圧制御発振回
路と、電圧制御発振回路から出力される発振信号に応じ
てアップダウンカウントして位相差を補正する補正クロ
ック信号を位相差検出回路に出力するとともに、該発振
信号の周波数が基準クロック信号の周波数と一致したと
き、基準クロック信号に同期した前記各種周辺装置毎の
処理速度に応じた複数周波数の同期クロック信号を出力
するカウンタ回路と、を備え、システム制御装置から出
力される基準クロック信号の位相ずれを補正して、基準
クロック信号に同期した同期クロック信号を各種周辺装
置に供給しているので、システム制御装置から出力され
る基準クロック信号の位相ずれを補正して各種周辺装置
に基準クロック信号に同期した同期クロック信号を供給
することができ、システム制御装置の動作タイミングと
各種周辺装置の動作タイミングを確実に同期させること
ができる。
制御装置と各種周辺装置の間に接続され、システム制御
装置から出力される基準クロック信号の位相ずれを補正
して各種周辺装置毎の処理速度に応じて基準クロック信
号に同期した同期クロック信号を出力する同期タイミン
グ生成回路であって、システム制御装置から入力される
基準クロック信号とカウンタ回路から入力される補正ク
ロック信号との位相差を検出し、所定の位相差信号を出
力する位相差検出回路と、位相差検出回路から出力され
る位相差信号に応じた所定の直流電圧信号を出力する電
圧出力回路と、電圧出力回路から出力される直流電圧信
号に応じた周波数の発振信号を出力する電圧制御発振回
路と、電圧制御発振回路から出力される発振信号に応じ
てアップダウンカウントして位相差を補正する補正クロ
ック信号を位相差検出回路に出力するとともに、該発振
信号の周波数が基準クロック信号の周波数と一致したと
き、基準クロック信号に同期した前記各種周辺装置毎の
処理速度に応じた複数周波数の同期クロック信号を出力
するカウンタ回路と、を備え、システム制御装置から出
力される基準クロック信号の位相ずれを補正して、基準
クロック信号に同期した同期クロック信号を各種周辺装
置に供給しているので、システム制御装置から出力され
る基準クロック信号の位相ずれを補正して各種周辺装置
に基準クロック信号に同期した同期クロック信号を供給
することができ、システム制御装置の動作タイミングと
各種周辺装置の動作タイミングを確実に同期させること
ができる。
【００３５】請求項２記載の発明によれば、ＣＰＵ等の
システム制御回路と、該システム制御回路から出力され
る基準クロック信号に同期して動作するそれぞれ処理速
度の異なる各種周辺回路と、システム制御回路から出力
される基準クロック信号の位相ずれを補正して各種周辺
回路毎の処理速度に応じて基準クロック信号に同期した
同期クロック信号を生成する同期タイミング生成回路を
外部に接続する接続端子を備え、所定のモード選択信号
によって基準クロック信号と同期クロック信号を選択し
て各種周辺回路に出力するクロック選択回路と、を集積
するＡＳＩＣであって、同期タイミング生成回路を、シ
ステム制御回路から入力される基準クロック信号とカウ
ンタ回路から入力される補正クロック信号との位相差を
検出し、所定の位相差信号を出力する位相差検出回路
と、位相差検出回路から出力される位相差信号に応じた
所定の直流電圧信号を出力する電圧出力回路と、電圧出
力回路から出力される直流電圧信号に応じた周波数の発
振信号を出力する電圧制御発振回路と、電圧制御発振回
路から出力される発振信号に応じてアップダウンカウン
トして位相差を補正する補正クロック信号を位相差検出
回路に出力するとともに、該発振信号の周波数が基準ク
ロック信号の周波数と一致したとき、基準クロック信号
に同期した前記各種周辺回路毎の処理速度に応じた複数
周波数の同期クロック信号を出力するカウンタ回路と、
により構成し、該カウンタ回路の出力をクロック選択回
路の接続端子に接続して、ＡＳＩＣ内の各種周辺回路に
供給されるクロック信号をモード選択信号により切り換
えるようにしているので、ＡＳＩＣ内で使用するクロッ
ク信号を、基準クロック信号と外部に接続する同期タイ
ミング生成回路から入力される同期クロック信号をモー
ド選択によって簡単に切り換えることができ、ＡＳＩＣ
においてもエミュレーション装置を容易に構築すること
ができる。
システム制御回路と、該システム制御回路から出力され
る基準クロック信号に同期して動作するそれぞれ処理速
度の異なる各種周辺回路と、システム制御回路から出力
される基準クロック信号の位相ずれを補正して各種周辺
回路毎の処理速度に応じて基準クロック信号に同期した
同期クロック信号を生成する同期タイミング生成回路を
外部に接続する接続端子を備え、所定のモード選択信号
によって基準クロック信号と同期クロック信号を選択し
て各種周辺回路に出力するクロック選択回路と、を集積
するＡＳＩＣであって、同期タイミング生成回路を、シ
ステム制御回路から入力される基準クロック信号とカウ
ンタ回路から入力される補正クロック信号との位相差を
検出し、所定の位相差信号を出力する位相差検出回路
と、位相差検出回路から出力される位相差信号に応じた
所定の直流電圧信号を出力する電圧出力回路と、電圧出
力回路から出力される直流電圧信号に応じた周波数の発
振信号を出力する電圧制御発振回路と、電圧制御発振回
路から出力される発振信号に応じてアップダウンカウン
トして位相差を補正する補正クロック信号を位相差検出
回路に出力するとともに、該発振信号の周波数が基準ク
ロック信号の周波数と一致したとき、基準クロック信号
に同期した前記各種周辺回路毎の処理速度に応じた複数
周波数の同期クロック信号を出力するカウンタ回路と、
により構成し、該カウンタ回路の出力をクロック選択回
路の接続端子に接続して、ＡＳＩＣ内の各種周辺回路に
供給されるクロック信号をモード選択信号により切り換
えるようにしているので、ＡＳＩＣ内で使用するクロッ
ク信号を、基準クロック信号と外部に接続する同期タイ
ミング生成回路から入力される同期クロック信号をモー
ド選択によって簡単に切り換えることができ、ＡＳＩＣ
においてもエミュレーション装置を容易に構築すること
ができる。
【００３６】請求項３記載の発明によれば、上記請求項
１記載の発明において、カウンタ回路から出力される同
期クロック信号を基準としてそれぞれ位相の異なる複数
のシフトクロック信号を出力するシフトクロック回路
と、各種周辺装置が動作をしていないリセット期間中に
シフトクロック回路から出力される複数のシフトクロッ
ク信号にそれぞれ対応するクロック選択信号により該複
数のシフトクロック信号を択一的に選択して出力するゲ
ート回路と、を設け、システム制御装置から出力される
基準クロック信号の位相ずれを補正して、基準クロック
信号に同期した複数のシフトクロック信号を各種周辺装
置に供給しているので、システム制御装置から出力され
る基準クロック信号の位相ずれを補正して各種周辺装置
に基準クロック信号に同期したシフトクロック信号を供
給することができ、システム制御装置から各種周辺装置
を分離しても動作タイミングを確実に同期させることが
できる。
１記載の発明において、カウンタ回路から出力される同
期クロック信号を基準としてそれぞれ位相の異なる複数
のシフトクロック信号を出力するシフトクロック回路
と、各種周辺装置が動作をしていないリセット期間中に
シフトクロック回路から出力される複数のシフトクロッ
ク信号にそれぞれ対応するクロック選択信号により該複
数のシフトクロック信号を択一的に選択して出力するゲ
ート回路と、を設け、システム制御装置から出力される
基準クロック信号の位相ずれを補正して、基準クロック
信号に同期した複数のシフトクロック信号を各種周辺装
置に供給しているので、システム制御装置から出力され
る基準クロック信号の位相ずれを補正して各種周辺装置
に基準クロック信号に同期したシフトクロック信号を供
給することができ、システム制御装置から各種周辺装置
を分離しても動作タイミングを確実に同期させることが
できる。
【図１】請求項１記載の発明による同期タイミング生成
回路を適用したエミュレーション装置のブロック構成
図。
回路を適用したエミュレーション装置のブロック構成
図。
【図２】請求項２記載の発明のＡＳＩＣを適用したエミ
ュレーション装置のブロック構成図。
ュレーション装置のブロック構成図。
【図３】請求項３記載の発明による同期タイミング生成
回路のゲート回路部の構成を示すブロック図。
回路のゲート回路部の構成を示すブロック図。
【図４】請求項３記載の発明による同期タイミング生成
回路のシフトレジスタ部の構成を示すブロック図。
回路のシフトレジスタ部の構成を示すブロック図。
【図５】図３のゲート回路内の回路構成を示す図。
【図６】図３のフリップフロップに入力されるリセット
信号のシーケンスを示す図。
信号のシーケンスを示す図。
【図７】従来のエミュレータとターゲットの接続構成を
示す図。
示す図。
【図８】図７のタイミングジェネレータに入力されるク
ロック信号の位相ずれの様子を示す図。
ロック信号の位相ずれの様子を示す図。
10 エミュレーション装置 11 エミュレータ部 12 ターゲット部 13 ＣＰＵ 15 発振器 16 フリップフロップ 17 同期タイミング生成回路 18 マルチプレクサ 19 タイミングジェネレータ 21 ＣＰＵ 22 位相比較器 23 ローパスフィルタ 24 電圧制御発振器 25 アップダウンカウンタ 30 ＡＳＩＣ 31 同期タイミング生成回路 32 ゲート回路 33 ＯＲ回路 34 シフトレジスタ Ｆ０〜Ｆ７ フリップフロップ
Claims (3)
- 【請求項１】ＣＰＵ等のシステム制御装置から出力され
る基準クロック信号に同期して動作するそれぞれ処理速
度の異なる各種周辺装置の該システム制御装置と各種周
辺装置の間に接続され、システム制御装置から出力され
る基準クロック信号の位相ずれを補正して各種周辺装置
毎の処理速度に応じて基準クロック信号に同期した同期
クロック信号を出力する同期タイミング生成回路であっ
て、 前記システム制御装置から入力される基準クロック信号
とカウンタ回路から入力される補正クロック信号との位
相差を検出し、所定の位相差信号を出力する位相差検出
回路と、 位相差検出回路から出力される位相差信号に応じた所定
の直流電圧信号を出力する電圧出力回路と、 電圧出力回路から出力される直流電圧信号に応じた周波
数の発振信号を出力する電圧制御発振回路と、 電圧制御発振回路から出力される発振信号に応じてアッ
プダウンカウントして位相差を補正する補正クロック信
号を位相差検出回路に出力するとともに、該発振信号の
周波数が基準クロック信号の周波数と一致したとき、基
準クロック信号に同期した前記各種周辺装置毎の処理速
度に応じた複数周波数の同期クロック信号を出力するカ
ウンタ回路と、 を備えたことを特徴とする同期タイミング生成回路。 - 【請求項２】ＣＰＵ等のシステム制御回路と、 該システム制御回路から出力される基準クロック信号に
同期して動作するそれぞれ処理速度の異なる各種周辺回
路と、 システム制御回路から出力される基準クロック信号の位
相ずれを補正して各種周辺回路毎の処理速度に応じて基
準クロック信号に同期した同期クロック信号を生成する
同期タイミング生成回路を外部に接続する接続端子を備
え、所定のモード選択信号によって基準クロック信号と
同期クロック信号を選択して各種周辺回路に出力するク
ロック選択回路と、 を集積するＡＳＩＣであって、 前記同期タイミング生成回路を、 システム制御回路から入力される基準クロック信号とカ
ウンタ回路から入力される補正クロック信号との位相差
を検出し、所定の位相差信号を出力する位相差検出回路
と、 位相差検出回路から出力される位相差信号に応じた所定
の直流電圧信号を出力する電圧出力回路と、 電圧出力回路から出力される直流電圧信号に応じた周波
数の発振信号を出力する電圧制御発振回路と、 電圧制御発振回路から出力される発振信号に応じてアッ
プダウンカウントして位相差を補正する補正クロック信
号を位相差検出回路に出力するとともに、該発振信号の
周波数が基準クロック信号の周波数と一致したとき、基
準クロック信号に同期した前記各種周辺回路毎の処理速
度に応じた複数周波数の同期クロック信号を出力するカ
ウンタ回路と、 により構成し、該カウンタ回路の出力を前記クロック選
択回路の接続端子に接続するようにしたことを特徴とす
るＡＳＩＣ。 - 【請求項３】請求項１記載の発明において、 前記カウンタ回路から出力される同期クロック信号を基
準としてそれぞれ位相の異なる複数のシフトクロック信
号を出力するシフトクロック回路と、 前記各種周辺装置が動作をしていないリセット期間中に
シフトクロック回路から出力される複数のシフトクロッ
ク信号にそれぞれ対応するクロック選択信号により該複
数のシフトクロック信号を択一的に選択して出力するゲ
ート回路と、 を設けたことを特徴とする同期タイミング生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03285257A JP3121397B2 (ja) | 1991-10-31 | 1991-10-31 | 同期タイミング生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03285257A JP3121397B2 (ja) | 1991-10-31 | 1991-10-31 | 同期タイミング生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127773A true JPH05127773A (ja) | 1993-05-25 |
| JP3121397B2 JP3121397B2 (ja) | 2000-12-25 |
Family
ID=17689161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03285257A Expired - Fee Related JP3121397B2 (ja) | 1991-10-31 | 1991-10-31 | 同期タイミング生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3121397B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006039758A (ja) * | 2004-07-23 | 2006-02-09 | Ricoh Co Ltd | Ｃｐｕ周辺装置用クロック生成回路及びそのｃｐｕ周辺装置用クロック生成方法 |
| CN113721703A (zh) * | 2021-08-19 | 2021-11-30 | 飞腾信息技术有限公司 | 一种多路cpu系统中时钟同步控制装置、系统及控制方法 |
-
1991
- 1991-10-31 JP JP03285257A patent/JP3121397B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006039758A (ja) * | 2004-07-23 | 2006-02-09 | Ricoh Co Ltd | Ｃｐｕ周辺装置用クロック生成回路及びそのｃｐｕ周辺装置用クロック生成方法 |
| CN113721703A (zh) * | 2021-08-19 | 2021-11-30 | 飞腾信息技术有限公司 | 一种多路cpu系统中时钟同步控制装置、系统及控制方法 |
| CN113721703B (zh) * | 2021-08-19 | 2024-02-13 | 飞腾信息技术有限公司 | 一种多路cpu系统中时钟同步控制装置、系统及控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3121397B2 (ja) | 2000-12-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |