JPH05121722A - Semiconductor light emitting device and manufacture thereof - Google Patents

Semiconductor light emitting device and manufacture thereof

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Publication number
JPH05121722A
JPH05121722A JP28013291A JP28013291A JPH05121722A JP H05121722 A JPH05121722 A JP H05121722A JP 28013291 A JP28013291 A JP 28013291A JP 28013291 A JP28013291 A JP 28013291A JP H05121722 A JPH05121722 A JP H05121722A
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JP
Japan
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mesa stripe
stripe region
layer
mask
current blocking
Prior art date
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Application number
JP28013291A
Other languages
Japanese (ja)
Inventor
Shinichi Matsumoto
信一 松本
Etsuo Noguchi
悦男 野口
Isamu Odaka
勇 小高
Koichi Wakita
紘一 脇田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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Abstract

PURPOSE:To flatten an element by a method wherein an abnormally grown part is removed by etching using the mask for selective growth used for formation of a current blocking layer, and the sectorially formed etched part is filled up by the insulating material such as polyimide and the like. CONSTITUTION:The active layer 11 on an N-type InP substrate 12 is InGaAsP semiconductor crystal corresponding to the luminous wavelength of 1.3mum, and the active layer 11 is sandwiched by a P-type InP clad layer 13 and an N-type InP buffer layer 12 from the upper and the lower sides in a mesa stripe 11. Both sides of the mesa stripe 111 are filled up by an Fe-doped InP current blocking layer 16, and a V-shaped groove filled up by polyimide 18 of insulator is provided on a part of the current blocking layer 16. An electrode layer 14, consisting of a P-type InGaAsP semiconductor layer, is formed on the P-type clad layer 13. Also, a P-type electrode 110 is formed on the upper surface of an element, and an N-type electrode 19 is formed on the reverse side of the substrate.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、光伝送用光源として重
要である高抵抗層埋め込み構造半導体レーザおよびその
製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high resistance layer embedded structure semiconductor laser which is important as a light source for optical transmission and a method for manufacturing the same.

【0002】[0002]

【従来の技術】半導体発光装置の高機能化、高性能化の
ため、いくつかの素子を基板上に集積化した光集積素子
や光集積回路が開発されている。
2. Description of the Related Art In order to improve the functionality and performance of a semiconductor light emitting device, an optical integrated device and an optical integrated circuit in which several devices are integrated on a substrate have been developed.

【0003】この光集積素子や光集積回路のなかで主要
な部分を占める半導体レーザは、発振しきい電流の低減
および横モードの安定化のため、埋め込み構造がとられ
る。すなわち、活性層幅が1〜2μm程度となるように
メサストライプを形成し、その両側を電流阻止層によっ
て埋め込む。この電流阻止層を埋め込み成長によって平
坦に形成するためには、メサストライプを配置する結晶
方位が重要となる。
The semiconductor laser, which occupies a major part of the optical integrated device and the optical integrated circuit, has an embedded structure in order to reduce the oscillation threshold current and stabilize the transverse mode. That is, the mesa stripe is formed so that the active layer width is about 1 to 2 μm, and both sides thereof are filled with the current blocking layer. The crystal orientation in which the mesa stripes are arranged is important for forming the current blocking layer flat by burying growth.

【0004】素子の作製に用いられる(100)半導体
基板では、(110)面を半導体レーザの共振器面とし
て用いるため、メサストライプとしては、
In the (100) semiconductor substrate used for manufacturing the device, the (110) plane is used as the cavity surface of the semiconductor laser.

【0005】[0005]

【外6】 [Outside 6]

【0006】にストライプを配置した順メサストライプ
と、<110>方向にストライプを配置した逆メサスト
ライプの二つが利用できる。このうち順メサストライプ
の両側を、例えば電流阻止層として重要なFeドープI
nP高抵抗層を、その成長が容易な有機金属気相成長法
によって埋め込もうとすると、図5に示すような異常成
長が発生し、電流阻止層を平坦に形成することができな
い。
There are two types available: a forward mesa stripe in which stripes are arranged in and a reverse mesa stripe in which stripes are arranged in the <110> direction. Both sides of the forward mesa stripe are Fe-doped I which is important as a current blocking layer, for example.
If the nP high resistance layer is to be embedded by the metalorganic vapor phase epitaxy method, which is easy to grow, abnormal growth as shown in FIG. 5 occurs and the current blocking layer cannot be formed flat.

【0007】そこで、このような異常成長を防ぐ方法と
して、従来、図6の(a)に示すような選択成長用マス
クに庇を設ける方法(参考文献:真田達行ほか アプラ
イドフィジックス オブ レターズ vol.51(1
987) 1054−1056)があるが、順メサスト
ライプの場合では、図6の(b)に示すようにメサスト
ライプ側面に電流阻止層が成長しない空隙が形成され、
素子全体を平坦化できない。このため、従来のメサスト
ライプは、電流阻止層の平坦化形成が容易な逆メサスト
ライプ方向に限って配置されていた。
Therefore, as a method for preventing such abnormal growth, conventionally, a method of providing an eaves on a mask for selective growth as shown in FIG. 6 (a) (Reference: Tatsuyuki Sanada et al. Applied Physics of Letters vol. 51 (1
987) 1054-1056), in the case of the forward mesa stripe, a void in which the current blocking layer does not grow is formed on the side surface of the mesa stripe as shown in FIG. 6B.
The entire element cannot be flattened. For this reason, the conventional mesa stripe is arranged only in the reverse mesa stripe direction in which the flattening of the current blocking layer is easy.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、光集積
素子や光集積回路を作製する際、半導体レーザを配置す
る位置が、上述した理由により、常に逆メサストライプ
方向に限定されてしまうことは、個別素子を基板上に配
置する集積素子や集積回路のレイアウトの自由度を著し
く狭めてしまうことになる。このため、逆ストライプ方
向だけでなく、順メサストライプ方向においても埋め込
み構造半導体レーザが作製できることが望まれていた。
However, when an optical integrated device or an optical integrated circuit is manufactured, the position where the semiconductor laser is arranged is always limited to the reverse mesa stripe direction for the above-mentioned reason. The degree of freedom in layout of integrated elements and integrated circuits in which the elements are arranged on the substrate is significantly narrowed. Therefore, it has been desired that the buried structure semiconductor laser can be manufactured not only in the reverse stripe direction but also in the forward mesa stripe direction.

【0009】本発明の目的は、半導体レーザの共振器
が、結晶方位として順メサストライプ方向に形成された
高抵抗層埋め込み構造の半導体発光装置およびその製造
方法を提供することにある。
An object of the present invention is to provide a semiconductor light emitting device having a high resistance layer embedded structure in which a resonator of a semiconductor laser is formed in a forward mesa stripe direction as a crystal orientation, and a manufacturing method thereof.

【0010】[0010]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体発光装置は、少なくとも、第1の
導電型を有する半導体基板の(100)面上に設けられ
た活性層と該活性層上に設けられた第2の導電型を有す
るクラッド層とからなり、
To achieve the above object, a semiconductor light emitting device of the present invention comprises at least an active layer provided on a (100) plane of a semiconductor substrate having a first conductivity type. A clad layer having a second conductivity type provided on the active layer,

【0011】[0011]

【外7】 [Outside 7]

【0012】に沿って配置された第1のメサストライプ
領域と、該第1のメサストライプの両側部に設けられ、
半絶縁性高抵抗半導体からなる電流阻止層と、前記第1
のメサストライプ領域の両側部に設けられ、少なくとも
表面に絶縁体が被覆された断面V字型の溝とを含み、該
V字型の溝と前記第1のメサストライプ領域との間には
前記電流阻止層が介在していることを特徴とする。
A first mesa stripe region disposed along the first mesa stripe region, and on both sides of the first mesa stripe region,
A current blocking layer made of a semi-insulating high resistance semiconductor;
A groove having a V-shaped cross section, which is provided on both sides of the mesa stripe region and has at least a surface covered with an insulator. The groove between the V-shaped groove and the first mesa stripe region is It is characterized in that a current blocking layer is interposed.

【0013】また、本発明の半導体発光装置は、少なく
とも、第1の導電型を有する半導体基板の(100)面
上に設けられた活性層と該活性層上に設けられた第2の
導電型を有するクラッド層とからなり、
In the semiconductor light emitting device of the present invention, at least the active layer provided on the (100) plane of the semiconductor substrate having the first conductivity type and the second conductivity type provided on the active layer. And a clad layer having

【0014】[0014]

【外8】 [Outside 8]

【0015】に沿って配置された第1のメサストライプ
領域と、該第1のメサストライプの両側部に設けられ、
半絶縁性高抵抗半導体からなる電流阻止層と、前記第1
のメサストライプ領域および前記電流阻止層の下部に、
前記第1のメサストライプ領域と同方向に沿って配置さ
れ、かつ素子上面から前記半導体基板に向かって裾広が
りの断面形状を有する第2のメサストライプ領域と、該
第2のメサストライプ領域の両側に埋め込まれた絶縁体
層とを含むことを特徴とする。
A first mesa stripe region arranged along the first mesa stripe region, and both side parts of the first mesa stripe region,
A current blocking layer made of a semi-insulating high resistance semiconductor;
Under the mesa stripe region and the current blocking layer,
A second mesa stripe region that is arranged along the same direction as the first mesa stripe region and has a cross-sectional shape that spreads from the device upper surface toward the semiconductor substrate, and both sides of the second mesa stripe region. And an insulating layer embedded therein.

【0016】また、本発明の半導体発光装置の製造方法
は、第1の導電型を有する半導体基板の(100)面上
に少なくとも活性層および第2の導電型を有するクラッ
ド層を順次積層する工程と、前記積層部分の上に所定の
形状のマスクを設ける工程と、前記マスクを介してエッ
チングを行うことによって、
In the method for manufacturing a semiconductor light emitting device of the present invention, at least an active layer and a clad layer having a second conductivity type are sequentially laminated on the (100) plane of a semiconductor substrate having a first conductivity type. And a step of providing a mask having a predetermined shape on the laminated portion, and performing etching through the mask,

【0017】[0017]

【外9】 [Outside 9]

【0018】に沿って配置された第1のメサストライプ
領域を形成する工程と、前記第1のメサストライプ領域
の両側部に、半絶縁性高抵抗半導体からなる電流阻止層
を埋め込む工程と、前記第1のメサストライプ領域およ
びその周辺部を露出する形状のマスクを設ける工程と、
前記マスクの開口を通してエッチングを行うことによっ
て前記電流阻止層の一部にV字型の溝を形成する工程
と、前記V字型溝に絶縁体を埋め込むことによって素子
全体を平坦化する工程とを含むことを特徴とする。
Forming a first mesa stripe region disposed along the first mesa stripe region, burying a current blocking layer made of a semi-insulating high resistance semiconductor on both sides of the first mesa stripe region, Providing a mask having a shape exposing the first mesa stripe region and its peripheral portion;
A step of forming a V-shaped groove in a part of the current blocking layer by etching through the opening of the mask; and a step of flattening the entire device by embedding an insulator in the V-shaped groove. It is characterized by including.

【0019】さらに、本発明の半導体発光装置の製造方
法は、第1の導電型を有する半導体基板の(100)面
上に少なくとも活性層、第2の導電型を有するクラッド
層および第2の導電型を有する電極層を順次積層する工
程と、前記積層部分の上に所定の形状のマスクを設ける
工程と、前記マスクを介してエッチングを行うことによ
って、
Further, in the method for manufacturing a semiconductor light emitting device of the present invention, at least the active layer, the clad layer having the second conductivity type and the second conductivity are provided on the (100) plane of the semiconductor substrate having the first conductivity type. A step of sequentially laminating electrode layers having a mold, a step of providing a mask having a predetermined shape on the laminated portion, and etching through the mask,

【0020】[0020]

【外10】 [Outside 10]

【0021】に沿って配置された第1のメサストライプ
領域を形成する工程と、前記マスクを除去する工程と、
前記第1のメサストライプ領域の両側部および上部に半
絶縁性半導体からなる電流阻止層を形成して前記第1の
メサストライプ領域を埋め込む工程と、前記第2の導電
型を有する電極層と前記電流阻止層の選択エッチングに
より、少なくとも該電極層が露出するまで、前記電流阻
止層の一部をエッチングし、前記第1のメサストライプ
領域の側部に電流阻止層を有する第2のメサストライプ
領域を形成する工程と、前記第2のメサストライプ領域
の両側部を絶縁体によって埋め込み、素子全体を平坦化
する工程とを含むことを特徴とする。
Forming a first mesa stripe region arranged along the line, and removing the mask;
Forming a current blocking layer made of a semi-insulating semiconductor on both sides and an upper portion of the first mesa stripe region to fill the first mesa stripe region; and an electrode layer having the second conductivity type and the electrode layer having the second conductivity type. By selectively etching the current blocking layer, a part of the current blocking layer is etched until at least the electrode layer is exposed, and a second mesa stripe region having a current blocking layer on a side of the first mesa stripe region is formed. And a step of planarizing the entire element by filling both sides of the second mesa stripe region with an insulator.

【0022】さらに、本発明の半導体発光装置の製造方
法は、第1の導電型を有する半導体基板の(100)面
上に少なくとも活性層および第2の導電型を有するクラ
ッド層を順次積層する工程と、前記積層部分の上に所定
の形状の第1のマスクを設ける工程と、前記第1のマス
クを介してエッチングを行うことによって、
Further, in the method for manufacturing a semiconductor light emitting device of the present invention, a step of sequentially laminating at least an active layer and a clad layer having a second conductivity type on a (100) plane of a semiconductor substrate having a first conductivity type. And a step of providing a first mask having a predetermined shape on the laminated portion, and performing etching through the first mask,

【0023】[0023]

【外11】 [Outside 11]

【0024】に沿って配置されたメサストライプ領域を
形成する工程と、前記マスクを除去する工程と、前記メ
サストライプ領域の両側部および上部に半絶縁性半導体
からなる電流阻止層を形成して前記メサストライプ領域
を埋め込む工程と、前記メサストライプ領域の直上部お
よびその周辺部を露出する第2のマスクを設ける工程
と、少なくとも前記第2のマスクを介してエッチングを
行うことによって、前記メサストライプ領域の両側部
に、前記メサストライプ領域の延びる方向に沿う溝を形
成する工程と、前記溝に絶縁体を埋め込むことによって
素子全体を平坦化する工程とを含むことを特徴とする。
Forming a mesa stripe region arranged along the line, removing the mask, and forming a current blocking layer made of a semi-insulating semiconductor on both sides and an upper part of the mesa stripe region. The step of embedding the mesa stripe region, the step of providing a second mask that exposes the upper portion of the mesa stripe region and its peripheral portion, and the step of etching through at least the second mask to obtain the mesa stripe region. And a step of forming a groove along the extending direction of the mesa stripe region, and a step of flattening the entire element by embedding an insulator in the groove.

【0025】[0025]

【作用】本発明では、電流阻止層形成する際に用いられ
る選択成長用マスクをエッチング用マスクとして用い、
エッチングにより異常成長部分を除去する。このとき、
ストライプは順メサストライプ方向に配置されているた
め、エッチング形状は裾広がりとなり、エッチング後も
活性層の側面に電流阻止層が残る。エッチングされた部
分は、ポリイミドなどの絶縁物によって埋め込むことで
素子全体を平坦化する。あるいは、メサストライプ上面
に配置される電極層と電流阻止層の選択エッチングを利
用する。すなわち、選択成長用のマスクを設けず、メサ
ストライプ全体を電流阻止層によって埋め込み、選択エ
ッチングにより電流阻止層のみをエッチングする。この
とき電極層がエッチングストッパ層として機能し、スト
ライプが順メサストライプ方向に配置されているため、
エッチング形状は、電極層を頂点とする裾広がりな形状
となる。そして、エッチングされた部分を絶縁物によっ
て埋め込むことで素子全体を平坦化することができる。
In the present invention, the selective growth mask used when forming the current blocking layer is used as an etching mask,
The abnormal growth portion is removed by etching. At this time,
Since the stripes are arranged in the forward mesa stripe direction, the etching shape spreads toward the bottom, and the current blocking layer remains on the side surface of the active layer even after etching. The etched portion is filled with an insulating material such as polyimide to planarize the entire element. Alternatively, selective etching of the electrode layer and the current blocking layer arranged on the upper surface of the mesa stripe is used. That is, the mask for selective growth is not provided, the entire mesa stripe is filled with the current blocking layer, and only the current blocking layer is etched by selective etching. At this time, the electrode layer functions as an etching stopper layer, and the stripes are arranged in the forward mesa stripe direction.
The etching shape is a shape that spreads at the bottom with the electrode layer as the apex. Then, by embedding the etched portion with an insulator, the entire element can be planarized.

【0026】本発明によれば、順メサストライプ方向に
共振器を有した埋め込み構造半導体レーザが作製でき
る。
According to the present invention, a buried structure semiconductor laser having a resonator in the forward mesa stripe direction can be manufactured.

【0027】[0027]

【実施例】以下、本発明の実施例を図面を用いて説明す
る。
Embodiments of the present invention will be described below with reference to the drawings.

【0028】(実施例1)図1は、本発明の半導体発光
装置の一実施例としてのn基板FeドープInP埋め込
み構造の半導体レーザの構成を示す縦断面図である。
(Embodiment 1) FIG. 1 is a longitudinal sectional view showing the structure of an n-substrate Fe-doped InP embedded semiconductor laser as an embodiment of the semiconductor light emitting device of the present invention.

【0029】活性層11は、発光波長1.3μmに相当
するInGaAsP半導体結晶である。活性層11は、
n型InP基板12上のメサストライプ111におい
て、p型InPクラッド層13とn型InPバッファ層
12により、上下から挟まれている。
The active layer 11 is an InGaAsP semiconductor crystal having an emission wavelength of 1.3 μm. The active layer 11 is
The mesa stripe 111 on the n-type InP substrate 12 is sandwiched between the p-type InP clad layer 13 and the n-type InP buffer layer 12 from above and below.

【0030】メサストライプ111は、ほぼ垂直に形成
されており、その両側は、FeドープInP電流阻止層
16によって埋め込まれている。電流阻止層16の一部
には、絶縁物であるポリイミド18によって埋め込まれ
たV字型の溝が備えられており、メサストライプ111
内の活性層1とポリイミド18の間は、FeドープIn
P電流阻止層16によって隔てられている。
The mesa stripe 111 is formed almost vertically, and both sides thereof are filled with the Fe-doped InP current blocking layer 16. A part of the current blocking layer 16 is provided with a V-shaped groove filled with an insulating polyimide layer 18, and the mesa stripe 111 is formed.
Fe-doped In between the active layer 1 and the polyimide 18
They are separated by the P current blocking layer 16.

【0031】p型クラッド層13の上には、p型電極1
10と良好なコンタクトがとれるように、p型InGa
AsP半導体層からなる電極層14が形成されている。
また、FeドープInP電流阻止層16とp型電極11
0、ならびにFeドープInP電流阻止層16とポリイ
ミド18の間には、SiO2 膜17を備えている。
The p-type electrode 1 is formed on the p-type clad layer 13.
P-type InGa so that good contact with 10 can be obtained.
An electrode layer 14 made of an AsP semiconductor layer is formed.
In addition, the Fe-doped InP current blocking layer 16 and the p-type electrode 11
A SiO 2 film 17 is provided between 0 and the Fe-doped InP current blocking layer 16 and the polyimide 18.

【0032】p型電極110は、素子上面において、ま
たn型電極19は、基板裏面において形成されている。
The p-type electrode 110 is formed on the upper surface of the device, and the n-type electrode 19 is formed on the back surface of the substrate.

【0033】次に、図1に示した半導体レーザの製造方
法を図2の(a)〜(g)を参照して各工程ごとに説明
する。
Next, a method of manufacturing the semiconductor laser shown in FIG. 1 will be described for each step with reference to FIGS.

【0034】先ず、n型InP基板15(キャリア濃度
1×1018cm-3)の(100)面上に、Seをドーパ
ントとするn型InPバッファ層(キャリア濃度1×1
18cm-3、厚さ約1.0μm)12と、発光波長1.
3μmに相当するノンドープInGaAsP活性層(厚
さ約0.1μm)11と、Znをドーパントとするp型
InPクラッド層(キャリア濃度5×1017cm-3、厚
さ約0.2μm)13と、ZnをドーパントとするIn
GaAsP(キャリア濃度5×1018cm-3、厚さ約
0.5μm)からなる電極層15を順次積層したのち、
SiO2 膜からなる所定の形状のマスク(厚さ約0.1
μm、幅約1.5μm)112を形成する(図2の
(a))。
First, on the (100) plane of the n-type InP substrate 15 (carrier concentration 1 × 10 18 cm −3 ), an n-type InP buffer layer containing Se as a dopant (carrier concentration 1 × 1
0 18 cm −3 , thickness about 1.0 μm) 12, and emission wavelength 1.
A non-doped InGaAsP active layer (thickness: approximately 0.1 μm) 11 corresponding to 3 μm, a p-type InP clad layer (carrier concentration: 5 × 10 17 cm −3 , thickness: approximately 0.2 μm) 13 having Zn as a dopant, and In with Zn as a dopant
After sequentially depositing an electrode layer 15 made of GaAsP (carrier concentration 5 × 10 18 cm −3 , thickness about 0.5 μm),
Mask of a predetermined shape made of SiO 2 film (thickness of about 0.1
.mu.m, width about 1.5 .mu.m) 112 is formed ((a) of FIG. 2).

【0035】次に、マスク112を用いてドライエッチ
ングを行い、ストライプ形状がほぼ垂直なメサストライ
プ(幅約1.5μm、高さ約3.0μm)111を、
Next, dry etching is performed using the mask 112 to form a mesa stripe (width: about 1.5 μm, height: about 3.0 μm) 111 in which the stripe shape is substantially vertical.

【0036】[0036]

【外12】 [Outside 12]

【0037】に形成する(図2の(b))。(FIG. 2B).

【0038】マスク112を選択成長用マスクとして、
厚さ約3μmのFeドープInP半導体からなる電流阻
止層16を選択成長により形成する。このとき、選択成
長用のマスクの近傍に、異常成長部分113が発生する
(図2の(c))。
Using the mask 112 as a mask for selective growth,
A current blocking layer 16 made of an Fe-doped InP semiconductor having a thickness of about 3 μm is formed by selective growth. At this time, an abnormal growth portion 113 is generated in the vicinity of the mask for selective growth ((c) of FIG. 2).

【0039】電流阻止層16の表面の一部をレジストマ
スク114に被覆し、レジストマスクに被覆されていな
い素子表面115を形成する(図2の(d))。
A part of the surface of the current blocking layer 16 is covered with a resist mask 114 to form an element surface 115 which is not covered with the resist mask ((d) of FIG. 2).

【0040】選択成長用マスク112とレジストマスク
114を選択エッチング用マスクとし、異常成長部分1
13と電流素子層16の一部を、塩酸系のウェットエッ
チングにより除去する。このとき、メサストライプ11
1は、順メサストライプ方向に配置されているため、エ
ッチング形状は、V字型の溝116となる。このため、
メサストライプ111の側面は、FeドープInP電流
阻止層16によって被覆されることになる(図2の
(e))。
Using the selective growth mask 112 and the resist mask 114 as selective etching masks, the abnormal growth portion 1
13 and a part of the current element layer 16 are removed by hydrochloric acid-based wet etching. At this time, the mesa stripe 11
Since No. 1 is arranged in the forward mesa stripe direction, the etching shape is a V-shaped groove 116. For this reason,
The side surface of the mesa stripe 111 is covered with the Fe-doped InP current blocking layer 16 ((e) in FIG. 2).

【0041】素子上面の全面にSiO2 膜(厚さ約0.
1μm)17を形成し(図2の(f))、V溝116部
分は、ポリイミド18によって埋め込み、素子全体を平
坦化する(図2の(g))。
A SiO 2 film (having a thickness of about 0.
1 μm) 17 is formed ((f) in FIG. 2), and the V groove 116 portion is filled with polyimide 18 to planarize the entire device ((g) in FIG. 2).

【0042】最後に電極層部分のSiO2 膜を除去し、
電極を形成後、個々のチップに切り出して、図1に示す
構造の半導体レーザを得た。
Finally, the SiO 2 film on the electrode layer is removed,
After the electrode was formed, it was cut into individual chips to obtain a semiconductor laser having the structure shown in FIG.

【0043】製作された半導体レーザの室温における特
性は、発振しきい値電流20mA、外部微分量子効率
0.20mW/mA、最高出力は20mWであった。
The characteristics of the manufactured semiconductor laser at room temperature were an oscillation threshold current of 20 mA, an external differential quantum efficiency of 0.20 mW / mA, and a maximum output of 20 mW.

【0044】なお、本実施例では、エッチングにより形
成されたV字型溝をポリイミドによって埋め込むことで
素子全体の平坦化を図った。これに対して、図8に示す
ようにポリイミドを用いず、SiO2 膜のみでも、本実
施例と同等の素子特性を得ることができた。
In this embodiment, the V-shaped groove formed by etching is filled with polyimide to flatten the entire device. On the other hand, as shown in FIG. 8, it was possible to obtain the device characteristics equivalent to those of this example even if only the SiO 2 film was used without using polyimide.

【0045】また、本実施例では、FeドープInP電
流素子層の形成の際、SiO2 膜からなるマスクを選択
成長用マスクとして用いた。これに対して、選択成長用
マスクを用いず、メサストライプ全面にFeドープIn
P電流阻止層を形成し(図7の(a))、所定の形状の
レジストマスクとメサストライプ上部に配置された電極
層を選択エッチング用マスクとすることで(図7の
(b))、電流阻止層のエッチングを行っても(図7の
(c))、本実施例と同じ素子構造を得ることができ
る。
Further, in this example, a mask made of a SiO 2 film was used as a mask for selective growth when the Fe-doped InP current element layer was formed. On the other hand, Fe-doped In is formed on the entire surface of the mesa stripe without using a selective growth mask.
By forming a P current blocking layer (FIG. 7A) and using the resist mask of a predetermined shape and the electrode layer arranged above the mesa stripe as a selective etching mask (FIG. 7B), Even if the current blocking layer is etched ((c) of FIG. 7), the same element structure as that of this embodiment can be obtained.

【0046】(実施例2)図3は、本発明の半導体発光
装置の他の実施例としてのn基板FeドープInP埋め
込み構造の半導体レーザの構成を示す縦断面図である。
(Embodiment 2) FIG. 3 is a longitudinal sectional view showing the structure of an n-substrate Fe-doped InP buried structure semiconductor laser as another embodiment of the semiconductor light emitting device of the present invention.

【0047】活性層11は、発光波長1.3μmに相当
するInGaAsP半導体結晶である。活性層11は、
n型InP基板15上のメサストライプ111におい
て、p型InPクラッド層13とn型InPバッファ層
12により、上下から挟まれている。
The active layer 11 is an InGaAsP semiconductor crystal having an emission wavelength of 1.3 μm. The active layer 11 is
The mesa stripe 111 on the n-type InP substrate 15 is sandwiched between the p-type InP clad layer 13 and the n-type InP buffer layer 12 from above and below.

【0048】メサストライプ111は、ほぼ垂直に形成
されており、その両側は、FeドープInP電流阻止層
16が配置されている。このメサストライプ111と電
流阻止層16は、第2のメサストライプ117を構成
し、該第2のメサストライプ117は、素子上面から基
板に向かって、裾広がりになっている。この第2のメサ
ストライプ117の側面には、SiO2 膜17が形成さ
れており、その両側は絶縁物であるポリイミド18によ
って埋め込まれ、素子全体が平坦化されている。
The mesa stripe 111 is formed substantially vertically, and the Fe-doped InP current blocking layer 16 is arranged on both sides thereof. The mesa stripe 111 and the current blocking layer 16 form a second mesa stripe 117, and the second mesa stripe 117 has a skirt extending from the upper surface of the element toward the substrate. A SiO 2 film 17 is formed on the side surface of the second mesa stripe 117, and both sides of the SiO 2 film 17 are filled with a polyimide 18 which is an insulator to flatten the entire element.

【0049】p型クラッド層13の上には、p型電極1
10と良好なコンタクトがとれるように、p型InGa
AsP半導体からなる電極層14が形成されている。
The p-type electrode 1 is formed on the p-type cladding layer 13.
P-type InGa so that good contact with 10 can be obtained.
An electrode layer 14 made of AsP semiconductor is formed.

【0050】p型電極110は、素子上面において、ま
たn型電極19は、基板裏面において形成されている。
The p-type electrode 110 is formed on the upper surface of the device, and the n-type electrode 19 is formed on the back surface of the substrate.

【0051】次に、図3に示した半導体レーザの製造方
法を図4の(a)〜(f)を参照して各工程ごとに説明
する。
Next, a method of manufacturing the semiconductor laser shown in FIG. 3 will be described for each step with reference to FIGS.

【0052】先ず、n型InP基板(キャリア濃度1×
1018cm-3)の(100)面15上に、Seをドーパ
ントとするn型InPバッファ層(キャリア濃度1×1
18cm-3、厚さ約1.0μm)12と、発光波長1.
3μmに相当するノンドープInGaAsP活性層(厚
さ約0.1μm)11と、Znをドーパントとするp型
InPクラッド層(キャリア濃度5×1017cm-3、厚
さ約2.0μm)13と、ZnをドーパントとするIn
GaAsP(キャリア濃度5×1018cm-3、厚さ約
0.5μm)からなる電極層15を順次積層したのち、
SiO2 からなる所定の形状のマスク(厚さ約0.1μ
m、幅約1.5μm)112を形成する(図4の
(a))。
First, an n-type InP substrate (carrier concentration 1 ×
An n-type InP buffer layer with Se as a dopant (carrier concentration 1 × 1) is formed on the (100) plane 15 of 10 18 cm −3 ).
0 18 cm −3 , thickness about 1.0 μm) 12, and emission wavelength 1.
A non-doped InGaAsP active layer (thickness: about 0.1 μm) 11 corresponding to 3 μm, a p-type InP clad layer (carrier concentration: 5 × 10 17 cm −3 , thickness: about 2.0 μm) 13 having Zn as a dopant, and In with Zn as a dopant
After sequentially depositing an electrode layer 15 made of GaAsP (carrier concentration 5 × 10 18 cm −3 , thickness about 0.5 μm),
A mask with a predetermined shape made of SiO 2 (thickness of about 0.1μ
m, width about 1.5 μm) 112 (FIG. 4A).

【0053】次に、マスク112を用いてドライエッチ
ングを行い、ストライプ形状にほぼ垂直なメサストライ
プ(幅約1.5μm、高さ約3.0μm)111を
Next, dry etching is performed using the mask 112 to form a mesa stripe (width: about 1.5 μm, height: about 3.0 μm) 111 that is substantially perpendicular to the stripe shape.

【0054】[0054]

【外13】 [Outside 13]

【0055】に形成する(図4の(b))。Then, it is formed ((b) of FIG. 4).

【0056】マスク112を除去し、メサストライプ上
面、および側面にFeドープInP半導体からなる電流
阻止層16を形成し、メサストライプ全体を埋め込む
(図4の(c))。
The mask 112 is removed, the current blocking layer 16 made of Fe-doped InP semiconductor is formed on the upper surface and the side surface of the mesa stripe, and the entire mesa stripe is embedded ((c) in FIG. 4).

【0057】電流阻止層を構成するInPと電極層を構
成するInGaAsP層の塩酸系の選択エッチング液を
用い、ウェットエッチングにより、FeドープInP電
流阻止層のみをエッチングしていく。このとき、電極層
14が選択エッチング用マスクとなり、電極用を頂点と
する、高さ約5μmの第2のメサストライプ117を形
成する(図4の(d))。
Only the Fe-doped InP current blocking layer is etched by wet etching using a hydrochloric acid-based selective etching solution for the InP forming the current blocking layer and the InGaAsP layer forming the electrode layer. At this time, the electrode layer 14 serves as a mask for selective etching, and a second mesa stripe 117 having a height of about 5 μm and having an apex for the electrode is formed ((d) of FIG. 4).

【0058】素子上面全面にSiO2 膜(厚さ約0.1
μm)を形成後(図4の(e))、第2のメサストライ
プ117の両側をポリイミド18によって埋め込み、素
子全体を平坦化する(図4の(f))。
A SiO 2 film (with a thickness of about 0.1 is formed on the entire surface of the device).
.mu.m) (FIG. 4E), both sides of the second mesa stripe 117 are filled with polyimide 18 to planarize the entire device (FIG. 4F).

【0059】最後に電極層部分のSiO2 膜を除去し、
電極を形成後、個々のチップに切り出して、図3に示す
構造の半導体レーザを得た。
Finally, the SiO 2 film on the electrode layer is removed,
After the electrode was formed, it was cut into individual chips to obtain a semiconductor laser having the structure shown in FIG.

【0060】製作された半導体レーザの室温における特
性は、発振しきい値電流20mA、外部微分量子効率
0.20mW/mA、最高出力は20mWであった。ま
た、素子の容量は1pFと小さく、変調強度が3dB低
下する遮断周波数は、15GHzであった。
The characteristics of the manufactured semiconductor laser at room temperature were an oscillation threshold current of 20 mA, an external differential quantum efficiency of 0.20 mW / mA, and a maximum output of 20 mW. The capacitance of the device was as small as 1 pF, and the cutoff frequency at which the modulation intensity decreased by 3 dB was 15 GHz.

【0061】なお、本実施例では、FeドープInP電
流阻止層の形成の際、メサストライプ上面の電極層を、
選択エッチング用マスクとして用いた。これに対して、
実施例1の如く、SiO2 膜からなるマスクを電流阻止
層形成のための選択成長、ならびに選択エッチング用マ
スクとして用いても、本実施例と同じ素子構造を得るこ
とができる。すなわち、図2の(c)の状態で選択エッ
チングを行い、その後SiO2 膜からなる選択エッチン
グ用マスクを除去することで、図4の(d)の状態を得
ることができる。
In this embodiment, when the Fe-doped InP current blocking layer is formed, the electrode layer on the upper surface of the mesa stripe is
It was used as a mask for selective etching. On the contrary,
Even if the mask made of the SiO 2 film is used as the mask for the selective growth and the selective etching for forming the current blocking layer as in the first embodiment, the same element structure as that of the present embodiment can be obtained. That is, by performing the selective etching in the state of FIG. 2C, and then removing the selective etching mask made of the SiO 2 film, the state of FIG. 4D can be obtained.

【0062】[0062]

【発明の効果】以上説明したように、本発明によれば、
異常成長やメサストライプ側面に空隙を残すことなく、
素子の平坦化作製が可能となり、順メサストライプ方向
に共振器を有する半絶縁性埋め込み構造半導体レーザを
作製することができる。この結果、光集積素子や光集積
回路を作製する際、半導体レーザを配置する位置が従来
の逆メサストライプ方向に制約されることがなくなり、
基板上における各個別素子を配置するレイアウトの自由
度が著しく拡大し、光集積素子、ならびに光集積回路の
高機能化が可能となる。
As described above, according to the present invention,
Without leaving abnormal growth or voids on the side of the mesa stripe,
The element can be planarized and manufactured, and a semi-insulating buried structure semiconductor laser having a resonator in the forward mesa stripe direction can be manufactured. As a result, when manufacturing an optical integrated device or an optical integrated circuit, the position where the semiconductor laser is arranged is not restricted to the conventional reverse mesa stripe direction,
The degree of freedom in the layout of arranging the individual elements on the substrate is remarkably expanded, and the optical integrated element and the optical integrated circuit can be made highly functional.

【0063】また、本発明によれば、素子上面形成され
る電極材料と、半絶縁性FeドープInP層の間がポリ
イミドなどによって隔てられ、両者の接する面積を極力
小さくしているので、素子作製プロセスの過程におい
て、電極材料の一部がFeドープInP層へ拡散し、そ
の品質を損うことが少ない。
Further, according to the present invention, the electrode material formed on the upper surface of the device and the semi-insulating Fe-doped InP layer are separated by polyimide or the like, and the contact area between the two is made as small as possible. It is less likely that part of the electrode material will diffuse into the Fe-doped InP layer during the course of the process, impairing its quality.

【0064】さらに、本発明では、FeドープInP層
を深くエッチングすることにより、ポリイミドからなる
埋め込み層の厚みを厚くすることができ、素子容量の一
層の低減を実現することができる。
Further, according to the present invention, by deeply etching the Fe-doped InP layer, the thickness of the burying layer made of polyimide can be increased, and the device capacitance can be further reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の半導体発光装置の一実施例である順メ
サストライプ方向に共振器を有する半絶縁性高抵抗層埋
め込み構造半導体レーザの構成を示す縦断面図である。
FIG. 1 is a vertical cross-sectional view showing the structure of a semi-insulating high resistance layer-embedded structure semiconductor laser having a resonator in a forward mesa stripe direction, which is an embodiment of a semiconductor light emitting device of the present invention.

【図2】図1に示した半導体レーザの製造方法を説明す
るための各工程の縦断面図である。
FIG. 2 is a vertical cross-sectional view of each step for explaining the method of manufacturing the semiconductor laser shown in FIG.

【図3】本発明の半導体発光装置の他の実施例である順
メサストライプ方向に共振器を有する半絶縁性高抵抗層
埋め込み構造半導体レーザの構成を示す縦断面図であ
る。
FIG. 3 is a vertical cross-sectional view showing the structure of a semi-insulating high resistance layer-embedded structure semiconductor laser having a resonator in the forward mesa stripe direction, which is another embodiment of the semiconductor light emitting device of the present invention.

【図4】図3に示した半導体レーザの製造方法を説明す
るための各工程の縦断面図である。
FIG. 4 is a vertical cross-sectional view of each step for explaining the method of manufacturing the semiconductor laser shown in FIG.

【図5】順メサストライプの両側を埋め込み成長した従
来の半導体発光装置の構成を示す縦断面図である。
FIG. 5 is a vertical cross-sectional view showing a configuration of a conventional semiconductor light emitting device in which both sides of a forward mesa stripe are embedded and grown.

【図6】庇を備えた選択成長マスクを用いて、順メサス
トライプ方向の形成されたメサストライプの両側を埋め
込み成長したものの、素子全体の平坦化が十分でない従
来の半導体発光装置の構成を示す縦断面図である。
FIG. 6 shows a structure of a conventional semiconductor light-emitting device in which a mesa stripe formed in the forward mesa stripe direction is buried and grown on both sides using a selective growth mask having an eaves, but the planarization of the entire element is not sufficient. FIG.

【図7】選択成長マスクを用いない本発明の半導体発光
装置の製造方法を説明するための製造工程の一部を示す
縦断面図である。
FIG. 7 is a vertical cross-sectional view showing a part of the manufacturing process for explaining the method for manufacturing the semiconductor light emitting device of the present invention which does not use the selective growth mask.

【図8】図1に示した半導体レーザの変形例として、ポ
リイミドを用いない素子構造を示す縦断面図である。
8 is a vertical cross-sectional view showing a device structure that does not use polyimide, as a modification of the semiconductor laser shown in FIG.

【符号の説明】[Explanation of symbols]

1 半導体基板 2 メサストライプ 3 半導体埋め込み層 4 異常成長部分 5 SiO2 マスク 6 マスクに設けられた庇 7 メサストライプ側面に設けられた空隙 11 活性層 12 n型InPバッファ層 13 p型InPクラッド層 14 p型InGaAsP電極層 15 n型InP半導体基板 16 FeドープInP電流阻止層 17 SiO2 膜 18 ポリイミド 19 n型電極 110 p型電極 111 メサストライプ 112 SiO2 マスク 113 異常成長部分 114 レジストマスク 115 レジストマスクから露出する素子表面 116 エッチングにより形成された溝 117 第2のメサストライプDESCRIPTION OF SYMBOLS 1 semiconductor substrate 2 mesa stripe 3 semiconductor burying layer 4 abnormal growth part 5 SiO 2 mask 6 eaves provided on the mask 7 voids provided on the side surface of the mesa stripe 11 active layer 12 n-type InP buffer layer 13 p-type InP clad layer 14 p-type InGaAsP electrode layer 15 n-type InP semiconductor substrate 16 Fe-doped InP current blocking layer 17 SiO 2 film 18 polyimide 19 n-type electrode 110 p-type electrode 111 mesa stripe 112 SiO 2 mask 113 abnormal growth portion 114 resist mask 115 From resist mask Exposed element surface 116 Groove formed by etching 117 Second mesa stripe

───────────────────────────────────────────────────── フロントページの続き (72)発明者 脇田 紘一 東京都千代田区内幸町1丁目1番6号 日 本電信電話株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Koichi Wakita 1-1-6 Uchisaiwaicho, Chiyoda-ku, Tokyo Nihon Telegraph and Telephone Corporation

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 少なくとも、第1の導電型を有する半導
体基板の(100)面上に設けられた活性層と該活性層
上に設けられた第2の導電型を有するクラッド層とから
なり、 【外1】 に沿って配置された第1のメサストライプ領域と、 該第1のメサストライプの両側部に設けられ、半絶縁性
高抵抗半導体からなる電流阻止層と、 前記第1のメサストライプ領域の両側部に設けられ、少
なくとも表面に絶縁体が被覆された断面V字型の溝とを
含み、 該V字型の溝と前記第1のメサストライプ領域との間に
は前記電流阻止層が介在していることを特徴とする半導
体発光装置。
1. An active layer provided on at least a (100) surface of a semiconductor substrate having a first conductivity type, and a clad layer having a second conductivity type provided on the active layer. [Outer 1] A first mesa stripe region disposed along the first mesa stripe region, a current blocking layer formed on both sides of the first mesa stripe region and made of a semi-insulating high-resistance semiconductor, and both side regions of the first mesa stripe region. A groove having a V-shaped cross section and having at least a surface covered with an insulator, the current blocking layer being interposed between the V-shaped groove and the first mesa stripe region. A semiconductor light-emitting device characterized in that
【請求項2】 少なくとも、第1の導電型を有する半導
体基板の(100)面上に設けられた活性層と該活性層
上に設けられた第2の導電型を有するクラッド層とから
なり、 【外2】 に沿って配置された第1のメサストライプ領域と、 該第1のメサストライプの両側部に設けられ、半絶縁性
高抵抗半導体からなる電流阻止層と、 前記第1のメサストライプ領域および前記電流阻止層の
下部に、前記第1のメサストライプ領域と同方向に沿っ
て配置され、かつ素子上面から前記半導体基板に向かっ
て裾広がりの断面形状を有する第2のメサストライプ領
域と、 該第2のメサストライプ領域の両側に埋め込まれた絶縁
体層とを含むことを特徴とする半導体発光装置。
2. An active layer provided on at least the (100) plane of a semiconductor substrate having a first conductivity type, and a clad layer having a second conductivity type provided on the active layer, [Outside 2] A first mesa stripe region, a current blocking layer formed on both sides of the first mesa stripe and made of a semi-insulating high-resistance semiconductor, the first mesa stripe region and the current A second mesa stripe region disposed below the blocking layer along the same direction as the first mesa stripe region and having a cross-sectional shape that spreads from the upper surface of the element toward the semiconductor substrate. 2. A semiconductor light emitting device, comprising: an insulator layer embedded on both sides of the mesa stripe region of.
【請求項3】 第1の導電型を有する半導体基板の(1
00)面上に少なくとも活性層および第2の導電型を有
するクラッド層を順次積層する工程と、 前記積層部分の上に所定の形状のマスクを設ける工程
と、 前記マスクを介してエッチングを行うことによって、 【外3】 に沿って配置された第1のメサストライプ領域を形成す
る工程と、 前記第1のメサストライプ領域の両側部に、半絶縁性高
抵抗半導体からなる電流阻止層を埋め込む工程と、 前記第1のメサストライプ領域およびその周辺部を露出
する形状のマスクを設ける工程と、 前記マスクの開口を通してエッチングを行うことによっ
て前記電流阻止層の一部にV字型の溝を形成する工程
と、 前記V字型溝に絶縁体を埋め込むことによって素子全体
を平坦化する工程とを含むことを特徴とする半導体発光
装置の製造方法。
3. A semiconductor substrate having a first conductivity type (1
00) plane, at least an active layer and a clad layer having the second conductivity type are sequentially laminated, a mask having a predetermined shape is provided on the laminated portion, and etching is performed through the mask. By [outside 3] Forming a first mesa stripe region disposed along the first mesa stripe region, embedding a current blocking layer made of a semi-insulating high-resistance semiconductor on both sides of the first mesa stripe region, Providing a mask having a shape exposing the mesa stripe region and its peripheral portion; forming a V-shaped groove in a part of the current blocking layer by etching through an opening of the mask; And a step of flattening the entire element by burying an insulator in the mold groove.
【請求項4】 第1の導電型を有する半導体基板の(1
00)面上に少なくとも活性層、第2の導電型を有する
クラッド層および第2の導電型を有する電極層を順次積
層する工程と、 前記積層部分の上に所定の形状のマスクを設ける工程
と、 前記マスクを介してエッチングを行うことによって、 【外4】 に沿って配置された第1のメサストライプ領域を形成す
る工程と、 前記マスクを除去する工程と、 前記第1のメサストライプ領域の両側部および上部に半
絶縁性半導体からなる電流阻止層を形成して前記第1の
メサストライプ領域を埋め込む工程と、 前記第2の導電型を有する電極層と前記電流阻止層の選
択エッチングにより、少なくとも該電極層が露出するま
で、前記電流阻止層の一部をエッチングし、前記第1の
メサストライプ領域の側部に電流阻止層を有する第2の
メサストライプ領域を形成する工程と、 前記第2のメサストライプ領域の両側部を絶縁体によっ
て埋め込み、素子全体を平坦化する工程とを含むことを
特徴とする半導体発光装置の製造方法。
4. A semiconductor substrate having the first conductivity type (1
00) plane, at least an active layer, a clad layer having a second conductivity type, and an electrode layer having a second conductivity type are sequentially laminated, and a mask having a predetermined shape is provided on the laminated portion. By etching through the mask, A first mesa stripe region disposed along the first mesa stripe region, a step of removing the mask, and a current blocking layer made of a semi-insulating semiconductor on both sides and an upper portion of the first mesa stripe region. Part of the current blocking layer until at least the electrode layer is exposed by the step of burying the first mesa stripe region and selectively etching the electrode layer having the second conductivity type and the current blocking layer. Etching to form a second mesa stripe region having a current blocking layer on the side of the first mesa stripe region, and filling both sides of the second mesa stripe region with an insulator to form the entire device. And a step of planarizing the semiconductor light emitting device.
【請求項5】 第1の導電型を有する半導体基板の(1
00)面上に少なくとも活性層および第2の導電型を有
するクラッド層を順次積層する工程と、 前記積層部分の上に所定の形状の第1のマスクを設ける
工程と、 前記第1のマスクを介してエッチングを行うことによっ
て、 【外5】 に沿って配置されたメサストライプ領域を形成する工程
と、 前記マスクを除去する工程と、 前記メサストライプ領域の両側部および上部に半絶縁性
半導体からなる電流阻止層を形成して前記メサストライ
プ領域を埋め込む工程と、 前記メサストライプ領域の直上部およびその周辺部を露
出する第2のマスクを設ける工程と、 少なくとも前記第2のマスクを介してエッチングを行う
ことによって、前記メサストライプ領域の両側部に、前
記メサストライプ領域の延びる方向に沿う溝を形成する
工程と、 前記溝に絶縁体を埋め込むことによって素子全体を平坦
化する工程とを含むことを特徴とする半導体発光装置の
製造方法。
5. A semiconductor substrate having a first conductivity type (1
00) plane, at least an active layer and a cladding layer having a second conductivity type are sequentially laminated, a step of providing a first mask having a predetermined shape on the laminated portion, and the first mask is By etching through Forming a mesa stripe region disposed along the mesa stripe region, removing the mask, and forming a current blocking layer made of a semi-insulating semiconductor on both sides and an upper portion of the mesa stripe region to form the mesa stripe region. And a step of providing a second mask that exposes a portion directly above the mesa stripe region and its peripheral portion, and etching both sides through at least the second mask, thereby forming both side portions of the mesa stripe region. And a step of forming a groove along the extending direction of the mesa stripe region, and a step of flattening the entire element by embedding an insulator in the groove, and a method of manufacturing a semiconductor light emitting device.
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