JPH05114934A - シリアル・ポート・インタフエースをもつスピーカホン - Google Patents
シリアル・ポート・インタフエースをもつスピーカホンInfo
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- JPH05114934A JPH05114934A JP4072982A JP7298292A JPH05114934A JP H05114934 A JPH05114934 A JP H05114934A JP 4072982 A JP4072982 A JP 4072982A JP 7298292 A JP7298292 A JP 7298292A JP H05114934 A JPH05114934 A JP H05114934A
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- Japan
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- circuit
- flip
- coupled
- data
- latch
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R3/00—Circuits for transducers, loudspeakers or microphones
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M9/00—Arrangements for interconnection not involving centralised switching
- H04M9/08—Two-way loud-speaking telephone systems with means for conditioning the signal, e.g. for suppressing echoes for one or both directions of traffic
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Acoustics & Sound (AREA)
- Nonlinear Science (AREA)
- Other Investigation Or Analysis Of Materials By Electrical Means (AREA)
- Control Of Amplification And Gain Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 マイクロプロセッサをスピーカホンにインタ
フェースし、最小限の入力ピンでモードの数を増やすこ
とができるシリアル・ポート・イタフェースを提供す
る。 【構成】 スピーカホン回路１０に含まれるシリアル・
ポート・インタフェース（ＳＰＩ）回路６４はドライバ
回路と複数のフリップフロップ・ラッチで構成される。
データは端子６６と６８を介して、所定数のフリップフ
ロップ・ラッチにシリアルにシフトされ、所定のビット
長の語がロードされる。各ビットがフリップフロップ・
ラッチ内にシフトされると、信号ＤＲ（データ・レデ
ィ）の論理遷移によりフリップフロップ回路に現れるデ
ータはそれぞれラッチされ、次の論理遷移まで変化しな
いため、フリップフロップ・ラッチの数に等しい所定の
ビット長の語が出力され、解読論理回路４１に送られ
る。また、信号ＰＯＲ（パローオン・リセット）は、Ｓ
ＰＩ回路を一時的に非活動状態にすることができる。
フェースし、最小限の入力ピンでモードの数を増やすこ
とができるシリアル・ポート・イタフェースを提供す
る。 【構成】 スピーカホン回路１０に含まれるシリアル・
ポート・インタフェース（ＳＰＩ）回路６４はドライバ
回路と複数のフリップフロップ・ラッチで構成される。
データは端子６６と６８を介して、所定数のフリップフ
ロップ・ラッチにシリアルにシフトされ、所定のビット
長の語がロードされる。各ビットがフリップフロップ・
ラッチ内にシフトされると、信号ＤＲ（データ・レデ
ィ）の論理遷移によりフリップフロップ回路に現れるデ
ータはそれぞれラッチされ、次の論理遷移まで変化しな
いため、フリップフロップ・ラッチの数に等しい所定の
ビット長の語が出力され、解読論理回路４１に送られ
る。また、信号ＰＯＲ（パローオン・リセット）は、Ｓ
ＰＩ回路を一時的に非活動状態にすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、インタフェース、たと
えばスピーカホン・システムのためのシリアル・ポート
・インタフェースに関する。
えばスピーカホン・システムのためのシリアル・ポート
・インタフェースに関する。
【０００２】
【従来の技術】現在の半二重スピーカホンには、受信お
よび伝送経路の利得を制御するための相補型減衰器が含
まれる。各経路の利得は、各経路に現れる信号の相対強
度により決定される。さらにスピーカホンには、受信ミ
ュート，伝送ミュート，ボリューム制御などのさまざま
な機能（モード）が通常含まれている。これらの機能
は、スピーカホンに入力され、続いてＩ2 Ｌ論理回路な
どの、簡単なアナログ解読論理回路により解読される、
外部のパラレル・データ信号により決定される。
よび伝送経路の利得を制御するための相補型減衰器が含
まれる。各経路の利得は、各経路に現れる信号の相対強
度により決定される。さらにスピーカホンには、受信ミ
ュート，伝送ミュート，ボリューム制御などのさまざま
な機能（モード）が通常含まれている。これらの機能
は、スピーカホンに入力され、続いてＩ2 Ｌ論理回路な
どの、簡単なアナログ解読論理回路により解読される、
外部のパラレル・データ信号により決定される。
【０００３】しかし、スピーカホンのモードの数の多様
性は、さまざまなモードを選択実行するためにパラレル
入力信号に必要とされるピンの数により制限されること
が多い。たとえば、Ｎ本のデータ入力ピンでは、２N 種
類のモードが得られる。このためマイクロプロセッサを
パラレル入力信号を有するスピーカホンにインタフェー
スすることは厄介な作業であり、特に、所望のモードの
数が増えるにつれ部品が多くなる。
性は、さまざまなモードを選択実行するためにパラレル
入力信号に必要とされるピンの数により制限されること
が多い。たとえば、Ｎ本のデータ入力ピンでは、２N 種
類のモードが得られる。このためマイクロプロセッサを
パラレル入力信号を有するスピーカホンにインタフェー
スすることは厄介な作業であり、特に、所望のモードの
数が増えるにつれ部品が多くなる。
【０００４】
【発明が解決しようとする課題】そのため、マイクロプ
ロセッサをスピーカホンにインタフェースし、それによ
って最小限の数の入力ピンを用いながらモードの数を増
やすことのできるシリアル・ポート・インタフェースに
対する必要性が生まれる。
ロセッサをスピーカホンにインタフェースし、それによ
って最小限の数の入力ピンを用いながらモードの数を増
やすことのできるシリアル・ポート・インタフェースに
対する必要性が生まれる。
【０００５】
【課題を解決するための手段】簡単に述べると、データ
論理信号を受け取るために結合されたデータ入力と、ス
ピーカホンに対して複数の出力論理信号を送るための複
数の出力とを有する、複数の直列結合されたフリップフ
ロップ・ラッチから構成されるスピーカホンのためのシ
リアル・ポート・インタフェースが提供される。ここで
は、データ論理信号は、第１制御信号に応答して複数の
直列結合されたフリップフロップ・ラッチにシフトさ
れ、第２制御信号に応答して複数の直列結合されたフリ
ップフロップ・ラッチの複数の出力に現れる。
論理信号を受け取るために結合されたデータ入力と、ス
ピーカホンに対して複数の出力論理信号を送るための複
数の出力とを有する、複数の直列結合されたフリップフ
ロップ・ラッチから構成されるスピーカホンのためのシ
リアル・ポート・インタフェースが提供される。ここで
は、データ論理信号は、第１制御信号に応答して複数の
直列結合されたフリップフロップ・ラッチにシフトさ
れ、第２制御信号に応答して複数の直列結合されたフリ
ップフロップ・ラッチの複数の出力に現れる。
【０００６】マイクロプロセッサをスピーカホンにイン
タフェースすることが、本発明の利点である。また、最
小限の数の入力データ・ピンを利用しつつ、スピーカホ
ンのモード数を増やすことができるように、スピーカホ
ンにシリアル・ポート・インタフェースを設けることも
本発明の利点である。
タフェースすることが、本発明の利点である。また、最
小限の数の入力データ・ピンを利用しつつ、スピーカホ
ンのモード数を増やすことができるように、スピーカホ
ンにシリアル・ポート・インタフェースを設けることも
本発明の利点である。
【０００７】本発明の、上記その他の利点と特長とは以
下の詳細な説明と、添付の図面とによりさらによく理解
されるだろう。
下の詳細な説明と、添付の図面とによりさらによく理解
されるだろう。
【０００８】
【実施例】図１は、本発明の集積スピーカホン回路１０
の簡単な部分的ブロック図である。スピーカホン回路１
０は、伝送（Ｔｘ）モードと受信（Ｒｘ）モードとの間
を、半二重の、手を使わない動作で音声により切り替わ
る。半二重動作は減衰器１２，１４の利得／減衰を制御
することにより達成される。減衰器１２，１４は、相補
的に動作する。すなわち、直流（ＤＣ）制御信号が印加
されるとそれに応答して、一方の減衰器の利得が最大と
なり、もう一方の減衰器の利得が最小となる。電源電圧
ＶCCが、端子１６，１８の両端に印加される。伝送信号
経路は、伝送減衰器１２を含んでおり、それによって伝
送減衰器１２の入力は増幅器２２を通って入力端子２０
に結合されている。マイクロホン（図示せず）は端子２
０に接続される。伝送減衰器１２の出力は、増幅器２４
を通って伝送出力端子２６に結合される。受信信号経路
には、受信減衰器１４が含まれ、これは増幅器３０の出
力と、増幅器３２の入力との間に直列に結合されてい
る。増幅器３０の入力は入力端子２８に結合され、増幅
器３２の出力は出力端子３４に結合されている。出力端
子３４は、スピーカ（図示せず）に結合される。さら
に、出力端子２６と入力端子２８とは、既知のように、
適当な回路を介して電話回線に結合されることになる。
減衰器制御回路３６は、電圧信号線３８，４０を介して
制御電圧を与え、論理信号Ｃ１，Ｃ２，Ｃ３に応答して
減衰器１２，１４の利得をそれぞれ可変させる。論理信
号Ｃ１，Ｃ２，Ｃ３は、解読論理回路４１により解読さ
れて、伝送チャンネルと受信チャンネルのうち、どちら
のチャンネルが最も大きな信号を持っているかを判定す
るが、これについては後でさらに詳しく述べる。減衰器
制御回路３６の少なくとも１つの実行例は、１９８８年
１月１９日発行の、本出願と同一の譲受人に譲渡された
米国特許第４，７２０，７５６号に詳しく開示されてい
る。この主な論点を参考として本書に含める。
の簡単な部分的ブロック図である。スピーカホン回路１
０は、伝送（Ｔｘ）モードと受信（Ｒｘ）モードとの間
を、半二重の、手を使わない動作で音声により切り替わ
る。半二重動作は減衰器１２，１４の利得／減衰を制御
することにより達成される。減衰器１２，１４は、相補
的に動作する。すなわち、直流（ＤＣ）制御信号が印加
されるとそれに応答して、一方の減衰器の利得が最大と
なり、もう一方の減衰器の利得が最小となる。電源電圧
ＶCCが、端子１６，１８の両端に印加される。伝送信号
経路は、伝送減衰器１２を含んでおり、それによって伝
送減衰器１２の入力は増幅器２２を通って入力端子２０
に結合されている。マイクロホン（図示せず）は端子２
０に接続される。伝送減衰器１２の出力は、増幅器２４
を通って伝送出力端子２６に結合される。受信信号経路
には、受信減衰器１４が含まれ、これは増幅器３０の出
力と、増幅器３２の入力との間に直列に結合されてい
る。増幅器３０の入力は入力端子２８に結合され、増幅
器３２の出力は出力端子３４に結合されている。出力端
子３４は、スピーカ（図示せず）に結合される。さら
に、出力端子２６と入力端子２８とは、既知のように、
適当な回路を介して電話回線に結合されることになる。
減衰器制御回路３６は、電圧信号線３８，４０を介して
制御電圧を与え、論理信号Ｃ１，Ｃ２，Ｃ３に応答して
減衰器１２，１４の利得をそれぞれ可変させる。論理信
号Ｃ１，Ｃ２，Ｃ３は、解読論理回路４１により解読さ
れて、伝送チャンネルと受信チャンネルのうち、どちら
のチャンネルが最も大きな信号を持っているかを判定す
るが、これについては後でさらに詳しく述べる。減衰器
制御回路３６の少なくとも１つの実行例は、１９８８年
１月１９日発行の、本出願と同一の譲受人に譲渡された
米国特許第４，７２０，７５６号に詳しく開示されてい
る。この主な論点を参考として本書に含める。
【０００９】増幅器２２の出力は、対数増幅器４２と信
号対雑音検出器４４とにより検知され、対数増幅器４２
は増幅器２２の出力に現れる信号をＤＣで表す。信号Ｃ
２は、増幅器２２の出力が音声であれば強制的に高論理
とされ、そうでない場合は低論理となる。伝送減衰器１
２の出力に現れる伝送信号は、対数増幅器４６を介して
検知され、対数増幅器５０を介して出力増幅器３０に現
れる受信信号と比較されるが、このとき対数増幅器４６
は、減衰器１２の出力に現れる信号をＤＣで表し、対数
増幅器５０は、増幅器３０の出力に現れる信号をＤＣで
表す。対数増幅器４６，５０の出力は、比較器４８の非
反転入力および反転入力にそれぞれ送られる。比較器４
８に印加された伝送信号のＤＣ表示が受信信号のＤＣ表
示よりも大きい場合、信号Ｃ１は強制的に高論理とさ
れ、そうでない場合はＣ１は低論理となる。比較器４８
の出力は、論理信号Ｃ１を解読論理回路４１に送る。さ
らに、対数増幅器５０の出力は、信号対雑音検出器６２
により検知されて、増幅器３０の出力が音声の場合に信
号Ｃ３を高論理とし、そうでない場合に信号Ｃ３は低論
理となる。同様に、論理信号Ｃ３も、解読論理回路４１
に送られる。
号対雑音検出器４４とにより検知され、対数増幅器４２
は増幅器２２の出力に現れる信号をＤＣで表す。信号Ｃ
２は、増幅器２２の出力が音声であれば強制的に高論理
とされ、そうでない場合は低論理となる。伝送減衰器１
２の出力に現れる伝送信号は、対数増幅器４６を介して
検知され、対数増幅器５０を介して出力増幅器３０に現
れる受信信号と比較されるが、このとき対数増幅器４６
は、減衰器１２の出力に現れる信号をＤＣで表し、対数
増幅器５０は、増幅器３０の出力に現れる信号をＤＣで
表す。対数増幅器４６，５０の出力は、比較器４８の非
反転入力および反転入力にそれぞれ送られる。比較器４
８に印加された伝送信号のＤＣ表示が受信信号のＤＣ表
示よりも大きい場合、信号Ｃ１は強制的に高論理とさ
れ、そうでない場合はＣ１は低論理となる。比較器４８
の出力は、論理信号Ｃ１を解読論理回路４１に送る。さ
らに、対数増幅器５０の出力は、信号対雑音検出器６２
により検知されて、増幅器３０の出力が音声の場合に信
号Ｃ３を高論理とし、そうでない場合に信号Ｃ３は低論
理となる。同様に、論理信号Ｃ３も、解読論理回路４１
に送られる。
【００１０】以上解説されたスピーカホン回路１０は、
既知の従来技術によるスピーカホン、たとえば、モトロ
ーラ社製MC34018 スピーカホン回路に類似している。す
なわち、一方の通話者がマイクロホンに話しかけ、他方
の通話者がそれを聞いているときは、スピーカホン１０
はＴｘモードに置かれる。これは、信号Ｃ１，Ｃ２が両
方とも高論理状態であると解読論理回路４１により解読
されるためである。Ｔｘモードでは、回線３８，４０上
の電圧信号は伝送減衰器１２の利得を最大にして、受信
減衰器１４の減衰を最大にするように設定される。同様
に、入力２８に印加された受信信号に応答して、スピー
カホン回路１０はＲｘモードに置かれる。これは、解読
論理回路４１が信号Ｃ１を低論理として解読し、Ｃ３を
高論理と解読するためである。さらにどちらの通話者も
話していない場合、信号Ｃ２，Ｃ３は解読論理回路４１
によりいずれも低論理であると解読されて、そのためス
ピーカホン回路１０はアイドル・モードに置かれる。こ
の場合、２つの減衰器の利得は回線３８，４０を介して
実質的に等しくなるように調整される。アイドル・モー
ドでは、どのチャンネルにも音声が検出されないか、あ
るいはスピーカホン回路１０が伝送信号と受信信号のど
ちらが強いかを判定することができない。このためスピ
ーカホン回路１０は、次の人が話し出すのを待ち、それ
から動作のモードを決定する。
既知の従来技術によるスピーカホン、たとえば、モトロ
ーラ社製MC34018 スピーカホン回路に類似している。す
なわち、一方の通話者がマイクロホンに話しかけ、他方
の通話者がそれを聞いているときは、スピーカホン１０
はＴｘモードに置かれる。これは、信号Ｃ１，Ｃ２が両
方とも高論理状態であると解読論理回路４１により解読
されるためである。Ｔｘモードでは、回線３８，４０上
の電圧信号は伝送減衰器１２の利得を最大にして、受信
減衰器１４の減衰を最大にするように設定される。同様
に、入力２８に印加された受信信号に応答して、スピー
カホン回路１０はＲｘモードに置かれる。これは、解読
論理回路４１が信号Ｃ１を低論理として解読し、Ｃ３を
高論理と解読するためである。さらにどちらの通話者も
話していない場合、信号Ｃ２，Ｃ３は解読論理回路４１
によりいずれも低論理であると解読されて、そのためス
ピーカホン回路１０はアイドル・モードに置かれる。こ
の場合、２つの減衰器の利得は回線３８，４０を介して
実質的に等しくなるように調整される。アイドル・モー
ドでは、どのチャンネルにも音声が検出されないか、あ
るいはスピーカホン回路１０が伝送信号と受信信号のど
ちらが強いかを判定することができない。このためスピ
ーカホン回路１０は、次の人が話し出すのを待ち、それ
から動作のモードを決定する。
【００１１】スピーカホン回路１０には、シリアル・ポ
ート・インタフェース（ＳＰＩ）回路６４も含まれてい
るが、この回路６４は、複数の入力を有して、たとえば
８個の複数出力を、解読論理回路４１に与える。ＳＰＩ
回路６４の第１入力は、端子６６に結合され、ここに信
号ＩＮ（データ入力）が送られる。ＳＰＩ回路６４の第
２入力は端子６８に結合され、ここに信号ＣＬＫ（クロ
ック）が送られる。ＳＰＩ回路６４の第３入力は端子７
０に結合され、ここに信号ＤＲ（データ準備完了: data
ready）が送られる。ＳＰＩ回路６４の第４入力は、端
子７２に結合され、ここに信号ＰＯＲ（パワーオン・リ
セット:power on reset）が送られる。図２は、シリア
ル・ポート・インタフェース（ＳＰＩ）回路６４の詳細
なブロック図である。図１と同様の部品には同じ参照番
号がついている。ＳＰＩ回路６４には、ドライバ回路７
４が含まれ、これは端子６８，７０，７２にそれぞれ結
合された第１，第２，第３入力を有する。ドライバ回路
７４はまた、第１，第２，第３出力を有し、それぞれＣ
ＬＫＯＵＴ，ＤＲＯＵＴ，ＰＯＲＯＵＴと記されてい
る。ドライバ回路７４は、信号ＣＬＫ，ＤＲ，ＰＯＲを
フリップフロップ・ラッチ７６〜８３に対して送るため
に主に用いられることがわかる。このため出力ＣＬＫＯ
ＵＴ，ＤＲＯＵＴ，ＰＯＲＯＵＴはそれぞれ入力信号Ｃ
ＬＫ，ＤＲ，ＰＯＲに対応する。また、フリップフロッ
プ・ラッチ７６〜８３には、フリップフロップ回路とラ
ッチ回路の両方が含まれることもわかるだろう。
ート・インタフェース（ＳＰＩ）回路６４も含まれてい
るが、この回路６４は、複数の入力を有して、たとえば
８個の複数出力を、解読論理回路４１に与える。ＳＰＩ
回路６４の第１入力は、端子６６に結合され、ここに信
号ＩＮ（データ入力）が送られる。ＳＰＩ回路６４の第
２入力は端子６８に結合され、ここに信号ＣＬＫ（クロ
ック）が送られる。ＳＰＩ回路６４の第３入力は端子７
０に結合され、ここに信号ＤＲ（データ準備完了: data
ready）が送られる。ＳＰＩ回路６４の第４入力は、端
子７２に結合され、ここに信号ＰＯＲ（パワーオン・リ
セット:power on reset）が送られる。図２は、シリア
ル・ポート・インタフェース（ＳＰＩ）回路６４の詳細
なブロック図である。図１と同様の部品には同じ参照番
号がついている。ＳＰＩ回路６４には、ドライバ回路７
４が含まれ、これは端子６８，７０，７２にそれぞれ結
合された第１，第２，第３入力を有する。ドライバ回路
７４はまた、第１，第２，第３出力を有し、それぞれＣ
ＬＫＯＵＴ，ＤＲＯＵＴ，ＰＯＲＯＵＴと記されてい
る。ドライバ回路７４は、信号ＣＬＫ，ＤＲ，ＰＯＲを
フリップフロップ・ラッチ７６〜８３に対して送るため
に主に用いられることがわかる。このため出力ＣＬＫＯ
ＵＴ，ＤＲＯＵＴ，ＰＯＲＯＵＴはそれぞれ入力信号Ｃ
ＬＫ，ＤＲ，ＰＯＲに対応する。また、フリップフロッ
プ・ラッチ７６〜８３には、フリップフロップ回路とラ
ッチ回路の両方が含まれることもわかるだろう。
【００１２】フリップフロップ・ラッチ７６は、端子６
６に結合されたデータ入力（ＤIN）を有する。データ・
ラッチ７６〜８３のクロック入力は、ドライバ回路７４
の第１出力を介して信号ＣＬＫを受け取るために結合さ
れ、フリップフロップ・ラッチ７６〜８３のラッチ入力
（Ｌと記されている）は、ドライバ回路７４の第２出力
を介して信号ＤＲを受け取るために結合されている。同
様に、フリップフロップ・ラッチ７６〜８３のパワーオ
ン・リセット・ピン（Ｐと記されている）は、ドライバ
回路７４の第３出力を介して信号ＰＯＲを受け取るため
に結合されている。中間のフリップフロップ・ラッチ、
すなわちフリップフロップ・ラッチ７７〜８２は、それ
ぞれのデータ入力（ＤIN）が直前のフリップフロップ・
ラッチのデータ出力（ＤOUT ）にそれぞれ結合され、ま
た各フリップフロップ・ラッチのデータ出力が直後のフ
リップフロップ・ラッチのデータ入力に結合されるよう
に結合されている。たとえば、ラッチ７７のデータ入力
は、直前のラッチ、すなわちラッチ７６のデータ出力に
結合され、ラッチ７７のデータ出力は直後のラッチ、す
なわちラッチ７８に結合される。さらに、フリップフロ
ップ・ラッチ８３は、フリップフロップ・ラッチ８２の
データ出力に結合されたデータ入力を有する。フリップ
フロップ・ラッチ７６〜８３の出力（Ｑ）は、解読論理
回路４１に対してｍ個の出力を与える。ただしｍは、フ
リップフロップ・ラッチの数に等しい。フリップフロッ
プ・ラッチ７６〜８３には、Ｄ型フリップフロップ回路
と、ラッチ回路とが含まれており、Ｄ型フリップフロッ
プ回路は、信号ＣＬＫに応答し、ラッチ回路は信号ＤＲ
に応答する点も注目されたい。
６に結合されたデータ入力（ＤIN）を有する。データ・
ラッチ７６〜８３のクロック入力は、ドライバ回路７４
の第１出力を介して信号ＣＬＫを受け取るために結合さ
れ、フリップフロップ・ラッチ７６〜８３のラッチ入力
（Ｌと記されている）は、ドライバ回路７４の第２出力
を介して信号ＤＲを受け取るために結合されている。同
様に、フリップフロップ・ラッチ７６〜８３のパワーオ
ン・リセット・ピン（Ｐと記されている）は、ドライバ
回路７４の第３出力を介して信号ＰＯＲを受け取るため
に結合されている。中間のフリップフロップ・ラッチ、
すなわちフリップフロップ・ラッチ７７〜８２は、それ
ぞれのデータ入力（ＤIN）が直前のフリップフロップ・
ラッチのデータ出力（ＤOUT ）にそれぞれ結合され、ま
た各フリップフロップ・ラッチのデータ出力が直後のフ
リップフロップ・ラッチのデータ入力に結合されるよう
に結合されている。たとえば、ラッチ７７のデータ入力
は、直前のラッチ、すなわちラッチ７６のデータ出力に
結合され、ラッチ７７のデータ出力は直後のラッチ、す
なわちラッチ７８に結合される。さらに、フリップフロ
ップ・ラッチ８３は、フリップフロップ・ラッチ８２の
データ出力に結合されたデータ入力を有する。フリップ
フロップ・ラッチ７６〜８３の出力（Ｑ）は、解読論理
回路４１に対してｍ個の出力を与える。ただしｍは、フ
リップフロップ・ラッチの数に等しい。フリップフロッ
プ・ラッチ７６〜８３には、Ｄ型フリップフロップ回路
と、ラッチ回路とが含まれており、Ｄ型フリップフロッ
プ回路は、信号ＣＬＫに応答し、ラッチ回路は信号ＤＲ
に応答する点も注目されたい。
【００１３】以前は、ミューティングやボリューム制御
などの、スピーカホン回路の機能とモードとは、パラレ
ル・アナログ入力により行われていた。その結果、Ｎ個
のパラレル・アナログ入力があるとすると、２N 個のモ
ードをスピーカホンにプログラムすることができた。し
かし、ＳＰＩ回路６４を用いることにより、必要ならば
高速においても、データをシリアルにスピーカホン回路
１０に入力することができるようになる。通常マイクロ
プロセッサ（図示せず）から送られるこのデータは、単
一の入力（端子６８）を通ってスピーカホン１０に入力
される。
などの、スピーカホン回路の機能とモードとは、パラレ
ル・アナログ入力により行われていた。その結果、Ｎ個
のパラレル・アナログ入力があるとすると、２N 個のモ
ードをスピーカホンにプログラムすることができた。し
かし、ＳＰＩ回路６４を用いることにより、必要ならば
高速においても、データをシリアルにスピーカホン回路
１０に入力することができるようになる。通常マイクロ
プロセッサ（図示せず）から送られるこのデータは、単
一の入力（端子６８）を通ってスピーカホン１０に入力
される。
【００１４】動作中は、データは端子６６と６８とを介
して、所定の数のフリップフロップ・ラッチ、たとえば
８個のフリップフロップ・ラッチにシリアルにシフトさ
れる。すなわち、信号ＣＬＫが第１の論理遷移、たとえ
ば低論理から高論理に遷移すると、端子６６に現れる論
理データは入力ＤINを介してラッチ７６のフリップフロ
ップ回路にシフトされる。同様に、各ラッチは信号ＣＬ
Ｋによりクロックされるので、信号ＣＬＫの第１論理遷
移により、各フリップフロップ・ラッチのデータ入力の
データは、それぞれのフリップフロップ・ラッチにシフ
トされる。この既知の手順により、所定のビット長の語
がフリップフロップ・ラッチ７６〜８３にロードされ
る。各ビットがフリップフロップ・ラッチ７６〜８３内
にシフトされると、信号ＤＲの第１論理遷移により、フ
リップフロップ・ラッチ７６〜８３のフリップフロップ
回路に現れるデータを、それぞれのラッチ出力（Ｑ）に
ラッチする。さらに、フリップフロップ・ラッチ７６〜
８３のラッチ出力は安定に維持され、信号ＤＲが次の第
１論理遷移を行うまで変化しない。そのため、フリップ
フロップ・ラッチの数に等しい所定のビット長の語が、
信号ｂ０〜ｂ７を介してＳＰＩ回路６４の出力に与えら
れ、その後、この回路がデータ語を解読論理回路４１に
送る。また、信号ＰＯＲは、フリップフロップ・ラッチ
７６〜８３の出力（Ｑ）を、いつでも、たとえば通電時
に、所定の論理状態にプログラムするために利用され
る。このように、信号ＰＯＲを用いて、どのような理由
のためでも、あるいはスピーカホン回路１０が適切に通
電するまで、スピーカホン回路１０からＳＰＩ回路６４
を一次的に非活動の状態にすることができる。
して、所定の数のフリップフロップ・ラッチ、たとえば
８個のフリップフロップ・ラッチにシリアルにシフトさ
れる。すなわち、信号ＣＬＫが第１の論理遷移、たとえ
ば低論理から高論理に遷移すると、端子６６に現れる論
理データは入力ＤINを介してラッチ７６のフリップフロ
ップ回路にシフトされる。同様に、各ラッチは信号ＣＬ
Ｋによりクロックされるので、信号ＣＬＫの第１論理遷
移により、各フリップフロップ・ラッチのデータ入力の
データは、それぞれのフリップフロップ・ラッチにシフ
トされる。この既知の手順により、所定のビット長の語
がフリップフロップ・ラッチ７６〜８３にロードされ
る。各ビットがフリップフロップ・ラッチ７６〜８３内
にシフトされると、信号ＤＲの第１論理遷移により、フ
リップフロップ・ラッチ７６〜８３のフリップフロップ
回路に現れるデータを、それぞれのラッチ出力（Ｑ）に
ラッチする。さらに、フリップフロップ・ラッチ７６〜
８３のラッチ出力は安定に維持され、信号ＤＲが次の第
１論理遷移を行うまで変化しない。そのため、フリップ
フロップ・ラッチの数に等しい所定のビット長の語が、
信号ｂ０〜ｂ７を介してＳＰＩ回路６４の出力に与えら
れ、その後、この回路がデータ語を解読論理回路４１に
送る。また、信号ＰＯＲは、フリップフロップ・ラッチ
７６〜８３の出力（Ｑ）を、いつでも、たとえば通電時
に、所定の論理状態にプログラムするために利用され
る。このように、信号ＰＯＲを用いて、どのような理由
のためでも、あるいはスピーカホン回路１０が適切に通
電するまで、スピーカホン回路１０からＳＰＩ回路６４
を一次的に非活動の状態にすることができる。
【００１５】解読論理回路４１は、スピーカホン回路１
０が伝送モード，受信モードまたはアイドル・モードの
いずれにあるべきかを、入力信号Ｃ１，Ｃ２，Ｃ３の論
理レベルを上記のように解読することにより、決定す
る。また、ラッチ７６〜８３のラッチ出力（Ｑ）からの
データ語には、解読論理回路４１により解読されスピー
カホン回路１０の別のモードまたは機能を決定するため
の情報が含まれる点も理解しなければならない。これら
の別のモードとしては、強制受信モード，強制伝送モー
ド，強制アイドル・モードおよびボリューム制御があ
る。さらに、データ語はｍビットの幅を持つので（ｍは
ＳＰＩ回路６４で用いられているフリップフロップ・ラ
ッチの数）、スピーカホン回路１０をプログラムするた
めに用いることのできるモードは２m 種類あることも理
解されたい。しかし２m 種類のモードが可能であって
も、３個の入力信号ＩＮ，ＣＬＫ，ＤＲしか必要としな
い点も理解しなければならない。たとえば、ｍ＝８の
時、２8すなわち２５６種類のモードが、たった３個の
入力を用いるだけで可能になる。しかし、パラレル入力
を用いると、少なくとも８個の入力と１個のクロック入
力とが必要になる。このようにＳＰＩ回路６４は、最小
限の数の入力を用いながらスピーカホン回路１０のプロ
グラミング性を実質的に増大させることができる。もち
ろん、これによりスピーカホン回路１０のパッケージ寸
法を小さくしたままで、プログラミング性を大きくする
ことができる。さらに、ＳＰＩ回路６４を用いてスピー
カホンをマイクロプロセッサにインタフェースすること
もできる点に留意されたい。
０が伝送モード，受信モードまたはアイドル・モードの
いずれにあるべきかを、入力信号Ｃ１，Ｃ２，Ｃ３の論
理レベルを上記のように解読することにより、決定す
る。また、ラッチ７６〜８３のラッチ出力（Ｑ）からの
データ語には、解読論理回路４１により解読されスピー
カホン回路１０の別のモードまたは機能を決定するため
の情報が含まれる点も理解しなければならない。これら
の別のモードとしては、強制受信モード，強制伝送モー
ド，強制アイドル・モードおよびボリューム制御があ
る。さらに、データ語はｍビットの幅を持つので（ｍは
ＳＰＩ回路６４で用いられているフリップフロップ・ラ
ッチの数）、スピーカホン回路１０をプログラムするた
めに用いることのできるモードは２m 種類あることも理
解されたい。しかし２m 種類のモードが可能であって
も、３個の入力信号ＩＮ，ＣＬＫ，ＤＲしか必要としな
い点も理解しなければならない。たとえば、ｍ＝８の
時、２8すなわち２５６種類のモードが、たった３個の
入力を用いるだけで可能になる。しかし、パラレル入力
を用いると、少なくとも８個の入力と１個のクロック入
力とが必要になる。このようにＳＰＩ回路６４は、最小
限の数の入力を用いながらスピーカホン回路１０のプロ
グラミング性を実質的に増大させることができる。もち
ろん、これによりスピーカホン回路１０のパッケージ寸
法を小さくしたままで、プログラミング性を大きくする
ことができる。さらに、ＳＰＩ回路６４を用いてスピー
カホンをマイクロプロセッサにインタフェースすること
もできる点に留意されたい。
【００１６】以上、シリアル・ポート・インタフェース
を含み、マイクロプロセッサをスピーカホン回路にイン
タフェースするための新規なスピーカホン回路が提供さ
れたことは明かである。
を含み、マイクロプロセッサをスピーカホン回路にイン
タフェースするための新規なスピーカホン回路が提供さ
れたことは明かである。
【図１】本発明によるシリアル・ポート・インタフェー
スを用いたスピーカホンを表す、簡単な部分的ブロック
図である。
スを用いたスピーカホンを表す、簡単な部分的ブロック
図である。
【図２】本発明によるシリアル・ポート・インタフェー
スを表す、詳細なブロック図である。
スを表す、詳細なブロック図である。
１０ スピーカホン回路 １２，１４ 減衰器 １６，１８，２０，２６，２８，３４，６６，６８，７
０，７２ 端子 ２２，２４，３０，３２ 増幅器 ３６ 減衰器制御回路 ３８，４０ 回線 ４１ 解読論理回路 ４２，４６，５０ 対数増幅器 ４４，６２ 信号対雑音検出器 ４８ 比較器 ６４ シリアル・ポート・インタフェース回路 Ｃ１，Ｃ２，Ｃ３ 信号
０，７２ 端子 ２２，２４，３０，３２ 増幅器 ３６ 減衰器制御回路 ３８，４０ 回線 ４１ 解読論理回路 ４２，４６，５０ 対数増幅器 ４４，６２ 信号対雑音検出器 ４８ 比較器 ６４ シリアル・ポート・インタフェース回路 Ｃ１，Ｃ２，Ｃ３ 信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トニー・テイクシアン アメリカ合衆国アリゾナ州チヤンドラー、 ナンバー2075ウエスト・プライス・ロード 3175 (72)発明者 マイケル・エル・ゴメス アメリカ合衆国アリゾナ州テンピ、ナンバ ー212サウス・マツクリントツク1201
Claims (6)
- 【請求項１】 スピーカホン用のシリアル・ポート・イ
ンタフェースであって、データ論理信号を受け取るため
に結合されたデータ入力と、スピーカホンに対して複数
の出力論理信号（６０−６７）を与える複数の出力とを
有する複数の直列結合されたフリップフロップ・ラッチ
（７６−８３）によって構成され、前記データ論理信号
が、第１制御信号（ＣＬＫ）に応答して前記直列結合さ
れたフリップフロップ・ラッチ群のラッチにシフトさ
れ、その後、第２制御信号（ＤＲＯＵＴ）に応答して、
前記直列結合されたフリップフロップ・ラッチ群の前記
複数の出力に現れることを特徴とするシリアル・ポート
・インタフェース。 - 【請求項２】 前記直列結合されたフリップフロップ・
ラッチ群のそれぞれは、クロック入力，データ入力，デ
ータ出力，ラッチ入力およびラッチ出力を含み、前記直
列結合されたフリップフロップ・ラッチ群のそれぞれの
前記クロック入力は前記第１信号に結合され、前記直列
結合されたフリップフロップ・ラッチ群のそれぞれの前
記ラッチ入力は前記第２信号に結合され、前記直列結合
されたフリップフロップ・ラッチ群は、前記直列結合さ
れたフリップフロップ・ラッチ群の前記データ出力のそ
れぞれが前記直列結合されたフリップフロップ・ラッチ
群のうち、直後のラッチの前記データ入力に結合される
ように結合され、前記直列結合されたフリップフロップ
・ラッチ群のそれぞれの前記ラッチ出力が前記出力信号
群を与えることを特徴とする請求項１記載のシリアル・
ポート・インタフェース。 - 【請求項３】 伝送経路に伝送減衰器（１２）と、受信
経路に受信減衰器（１４）と、伝送および受信減衰器の
利得を決定する制御回路（３６）とを有する集積スピー
カホン回路であって、シリアル入力データを受け取り、
制御回路に対して複数の出力論理信号を与えて、集積ス
ピーカホン回路をプログラムするシリアル・ポート・イ
ンタフェース回路（６４）から構成されることを特徴と
する集積スピーカホン回路。 - 【請求項４】 前記シリアル・ポート・インタフェース
回路が、前記シリアル入力データを受信するために結合
されたデータ入力と、制御回路に前記出力論理信号群を
与える複数の出力とを有する複数の直列結合されたフリ
ップフロップ・ラッチを含み、前記シリアル入力データ
が、第１制御信号に応答し前記直列結合されたフリップ
フロップ・ラッチ群のラッチにシフトされ、その後、第
２制御信号に応答して、前記直列結合されたフリップフ
ロップ・ラッチ群の前記複数の出力に現れることを特徴
とする請求項３記載の集積スピーカホン回路。 - 【請求項５】 伝送経路のマイクロホン入力（２０）と
伝送出力（２６）との間に結合された伝送減衰器（１
２）；受信経路の受信入力（２８）とスピーカ出力（３
４）との間に結合された受信減衰器（１４）；シリアル
入力データを受け取り、複数の論理信号を与えるシリア
ル・ポート・インタフェース回路（６４）；および前記
論理信号群に応答して集積スピーカホン回路をプログラ
ムする制御回路（３６）；によって構成されることを特
徴とする集積スピーカホン回路。 - 【請求項６】 前記シリアル・ポート・インタフェース
回路と前記制御回路との間に結合され、前記シリアル・
ポート・インタフェース回路からの前記論理信号群を解
読して集積スピーカホン回路の動作モードを決定する解
読論理回路（４１）をさらに含んで構成されることを特
徴とする請求項５記載の集積スピーカホン回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US66214891A | 1991-02-28 | 1991-02-28 | |
| US662148 | 1991-02-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114934A true JPH05114934A (ja) | 1993-05-07 |
Family
ID=24656564
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4072982A Pending JPH05114934A (ja) | 1991-02-28 | 1992-02-26 | シリアル・ポート・インタフエースをもつスピーカホン |
| JP50742692A Expired - Lifetime JP3279561B2 (ja) | 1991-02-28 | 1992-02-28 | 高電圧スパーク励起及びイオン化検出システム |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50742692A Expired - Lifetime JP3279561B2 (ja) | 1991-02-28 | 1992-02-28 | 高電圧スパーク励起及びイオン化検出システム |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0501783A3 (ja) |
| JP (2) | JPH05114934A (ja) |
| KR (1) | KR920017511A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109533A (ja) * | 2001-07-24 | 2003-04-11 | Agilent Technol Inc | 電子回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297900A (ja) * | 1994-04-26 | 1995-11-10 | Mitsubishi Electric Corp | 騒音対策通話機 |
| DE102005053224A1 (de) | 2005-11-06 | 2007-05-24 | Prt Patent Registration Service & Trade Ltd. | Vorrichtung und Verfahren zur Dekorporation von Strontium und weiterer radioaktiv strahlender Elemente aus dem Körper |
| DE202006020357U1 (de) | 2006-09-21 | 2008-10-30 | Safetec Gmbh | Elektrode und Vorrichtung für Galvano-Fussbad |
| JP5614379B2 (ja) * | 2011-06-21 | 2014-10-29 | 株式会社島津製作所 | 放電イオン化電流検出器及びガスクロマトグラフ装置 |
| JP6036573B2 (ja) * | 2013-06-24 | 2016-11-30 | 株式会社島津製作所 | 放電イオン化電流検出器及びこれを備えた分析装置 |
| JP7048087B2 (ja) * | 2018-03-27 | 2022-04-05 | 国立研究開発法人農業・食品産業技術総合研究機構 | ３成分同時分析装置および３成分同時分析方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3953676A (en) * | 1974-12-12 | 1976-04-27 | Northern Electric Company, Limited | Digital control of a loudspeaking telephone system |
| GB2161047B (en) * | 1984-06-28 | 1987-09-16 | Stc Plc | Improvements in telephone instruments |
| GB2174578B (en) * | 1985-05-04 | 1988-11-09 | Stc Plc | Loud speaking telephone |
-
1992
- 1992-02-18 KR KR1019920002361A patent/KR920017511A/ko not_active Application Discontinuation
- 1992-02-26 JP JP4072982A patent/JPH05114934A/ja active Pending
- 1992-02-26 EP EP19920301630 patent/EP0501783A3/en not_active Withdrawn
- 1992-02-28 JP JP50742692A patent/JP3279561B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109533A (ja) * | 2001-07-24 | 2003-04-11 | Agilent Technol Inc | 電子回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06501775A (ja) | 1994-02-24 |
| EP0501783A3 (en) | 1993-02-24 |
| KR920017511A (ko) | 1992-09-26 |
| JP3279561B2 (ja) | 2002-04-30 |
| EP0501783A2 (en) | 1992-09-02 |
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