JP2000163095A

JP2000163095A - アナログ記録・再生システム

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Publication number: JP2000163095A
Application number: JP11297839A
Authority: JP
Inventors: Geoffrey B Jackson; ジェフリー・ビイ・ジャクソン; Saleel V Awsare; サリール・ブイ・アウセア; Lawrence D Engh; ローレンス・ディー・エング; Peter Holzmann; ピーター・ホルツマン; Oliver C Kao; オリバー・シイ・カオ; Carl R Palmer; カール・アール・パーマー; Aditya Raina; アディッチャ・レイナ
Original assignee: INF STORAGE DEVICES Inc
Current assignee: INF STORAGE DEVICES Inc
Priority date: 1998-11-02
Filing date: 1999-10-20
Publication date: 2000-06-16
Also published as: US20040142680A1; CA2282613A1; EP1005213A2; KR20000035138A; US7197299B2; EP1005213A3

Abstract

(57)【要約】【課題】システムの機能の統合を強化するのに役立つ
様々なアナログ処理機能を提供する。【解決手段】マルチレベルアナログ記録・再生システ
ムの技術が開示される。このアナログ記録・再生システ
ムは、複数の信号経路、マイクロホン自動利得制御
（“ＡＧＣ”）回路、音量調節・フィルタ回路、スピー
カドライバ回路、利得選択可能アナログ入力、補助入出
力経路、ミキシング機能を有する構成設定可能な加算増
幅器、マルチレベル・アナログメモリアレイ、及びユー
ザ選択可能なプログラミング継続時間を具備する全面的
に構成設定可能な集積回路デバイスである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広義には集積回路
設計の技術分野に関し、特に、マルチレベルアナログ信
号記録・再生システムに関する。

【０００２】

【従来の技術】米国カリフォルニア州サンノゼ（San Jo
se）にあるインフォメーション・ストレッジ・デバイシ
ズ（Information Storage Devices）社のＩＳＤ４００
０及びＩＳＤ３３０００シリーズ製品は、典型的な３ボ
ルト・シリアルインタフェース・ファミリーの音声記録
・再生装置である。これらのデバイスは、メッセージを
１つのサンプリング速度でしか記録せず、固定継続時間
の製品しか得られない。さらに、これらの従来技術のデ
バイスは、たった１つの固定されたインタフェース能
力、すなわち指定されたレベルの単一入力と指定された
レベルの単一出力しか持たない。多くのシステムでは、
２つ以上の信号ソース及び／または信号デスティネーシ
ョンがある。具体的には、移動体通信システムの場合、
信号はヒューマン・インタフェース（マイクロホンやス
ピーカ）、ベースバンド処理モジュール及びその他のイ
ンタフェース間でやり取りされるように流れる。このよ
うなシステムを用意するには、信号を切り換えかつ／ま
たは混合し、そして信号レベルを調整するために多くの
外部コンポーネントが必要である。

【０００３】図１には、従来技術のアナログ記録・再生
システムを採用した移動体通信システム１０が図解され
ている。図示のシステム１０は、高周波部２２に接続さ
れたベースバンド部２０を有し、他方ベースバンド部２
０は信号を送受信するためのアンテナ２４に接続されて
いる。ベースバンド部２０は、通常の信号処理を行うた
めのディジタル信号プロセッサ２６、ベースバンド・コ
ーデック２８及び音声帯域コーデック３０を有する。音
声帯域コーデックは、いずれも送受話器に組み込むこと
が可能なマイクロホン３２及びスピーカ３４にそれぞれ
マイクロホン（ＭＩＣ＋とＭＩＣ−）端子及びスピーカ
（ＳＰＯＵＴ＋とＳＰＯＵＴ−）端子を介して接続
されている。システム４０は、ＡＮＡＩＮ入力を介し
てメッセージ（メモ、あるいはリモートの呼び出し側か
らのメッセージ）を記録するため、またＡＮＡＯＵＴ
出力を介してメッセージ（送出メッセージ）を再生する
ためにベースバンド部２０に接続されている。ベースバ
ンド部２０及びシステム４０には、これらの両方のデバ
イスを制御するためにマイクロコントローラ５０が接続
されている。

【０００４】

【発明が解決しようとする課題】図から理解できるよう
に、図１の従来技術のシステムは、他のデバイス製品と
共に単にもっぱらアナログ信号を記録、あるいは再生す
るためにのみ設計されている。これらのシステムは、信
号ミキシング、利得制御、あるいはレベル制御のような
アナログ処理機能が組み込まれていない。これは、その
ような機能を外部コンポーネントによって得なければな
らないことを意味し、経済的制約及び／または物理的な
スペースの制約のためにそのような機能の実装がしばし
ば不可能になる。本発明は複数の機能を選択可能に統合
したシステムを提供することを課題とする。

【０００５】

【課題を解決するための手段】本発明は、マルチレベル
アナログ記録・再生システムである。本発明のアナログ
記録・再生システムは、システムの機能の統合を強化す
るために様々なアナログ処理機能を提供する全面的に構
成設定可能な集積回路デバイスである。本発明の一実施
態様において、アナログ記録・再生システムは、メモリ
アレイと、第１及び第２の入力増幅器にそれぞれ接続さ
れた第１及び第２の入力と、第１及び第２の出力増幅器
にそれぞれ接続された第１及び第２の出力と、加算増幅
器とを具備する。加算増幅器は、メモリアレイと入力増
幅器及び出力増幅器に接続されている。

【０００６】本発明のアナログ記録・再生システムは、
任意の形態として、マイクロホン自動利得制御（“ＡＧ
Ｃ”）回路、音量調節・フィルタ回路、スピーカドライ
バ回路、利得選択可能アナログ入力、補助入出力経路、
ミキシング機能を有する構成設定可能な加算増幅器を具
備すると共に、ユーザ選択可能なプログラミング継続時
間を有する。

【０００７】

【発明の実施の形態】本発明は、ＩＳＤ４０００システ
ムに様々なアナログ処理機能を付加することによってフ
レキシビリティ及びシステムの機能の統合の面における
強化を達成するマルチレベルアナログ記録・再生システ
ムにある。基本的なＩＳＤ４０００システムは、「継続
時間外部選択機能を持つ独立制御信号記憶セグメントを
有する単式または二重メッセージ・マルチレベル・アナ
ログ信号記録・再生システム（Single or Dual Message
Multilevel Analog Signal Recording and Playback S
ystem Containing Independently Controlled Signal S
torage Segments with Externally Selectable Duratio
n Capability）」という名称の同時係属米国特許出願第
０９／１１５，４４２号に記載されておいる。この特許
出願は本願譲受人に譲渡され、その出願の内容は参照に
よって本願に援用される。

【０００８】より詳しくは、本発明のアナログ記録・再
生システムは、とりわけ複数の信号経路、マイクロホン
自動利得制御（“ＡＧＣ”）回路、音量調節・フィルタ
回路、スピーカドライバ回路、利得選択可能アナログ入
力、補助入出力経路、ミキシング機能を有する構成設定
可能な加算増幅器、マルチレベル・アナログメモリアレ
イを具備し、ユーザ選択可能なプログラミング継続時間
を有する全面的に構成設定可能な集積回路デバイスであ
る。

【０００９】信号経路は、ユーザが構成設定可能であ
り、アナログ信号を入力、出力及び種々の内部経路を通
して導き、進ませるためのフレキシブルなプラットホー
ムを備えている。アナログ信号は、種々のソースから得
ることが可能で、メモリアレイに記憶することもできる
し、あるいはアナログ信号を複数の出力に向けて再生す
ることも可能である。マイクロホンＡＧＣ及びスピーカ
ドライバ増幅器は、トランスデューサ素子に対する直接
インタフェースが可能である。高品質の差動アナログ出
力が、セルラー・ベースバンド・チップセットのような
増設の音声処理回路とのインタフェースを取るために設
けられている。高レベルの利得選択可能アナログ入力増
幅器は、これによって大きい入力信号レベル（例えば、
ベースバンド・チップセットスピーカ出力）とのインタ
フェースが取られる。補助入出力経路は、迂回信号経路
とのインタフェースを取るために設けられる。構成設定
可能な加算増幅器は、複数の信号ソース（例えば、電話
の両側の会話）を同時に記録するため、あるいは同時に
再生するために、それらの信号ソースを混合する。音量
調節回路は、これによって送出信号レベルを複数の信号
レベルの１つに調節することが可能である。

【００１０】このアナログ記録・再生装置は、信号経路
を設定し、その中に含まれる回路を制御するための２つ
の１６ビットのコンフィギュレーション・レジスタを有
する。これらのレジスタは、コンフィギュレーション・
レジスタ１がロードされるまでコンフィギュレーション
・レジスタ０がアクティブになることがないよう二重緩
衝方式になっている。コンフィギュレーション・レジス
タ１は最もよく変更されるビット（例えば、音量レベル
ビット）を記憶し、コンフィギュレーション・レジスタ
０とは独立に変えることができる。

【００１１】移動体通信においては、本発明のアナログ
記録・再生システムによれば、同時二方向通話記録、コ
ールスクリーニング、通話中における記録メッセージの
再生、音声メモ、留守番電話／コールスクリーニング機
能が可能になる。このアナログ記録・再生システムは、
チップ上にアナログスイッチ、ＡＧＣ回路、加算増幅
器、８オーム負荷用電力増幅器、カーキット・インタフ
ェース、及び音量調節回路を集積回路として作り込むこ
とによって、外部コンポーネントを追加する必要がなく
なる。サンプリング速度を変えられるようにすることに
よって、記録動作の継続時間も各記録動作毎に変えるこ
とができる。

【００１２】図２は、本発明の一実施形態のアナログ記
録・再生システム１３０を組み込んだ一例のシステム１
００を図解したものである。図２の実施形態では、アナ
ログ記録・再生システム１３０は移動体通信システム１
００に実装されている。しかしながら、他の実施形態と
してほんの２、３の例を挙げると、記録・再生システム
１３０は、例えば留守番電話機、コードレスホン、パー
ソナル・レコーダ等に組み込むことも可能である。図２
の移動体通信システム１００は、アンテナ１２２を介し
てデータを送受信するための高周波（“ＲＦ”）インタ
フェース回路１２０に接続されたベースバンド回路１１
０を有する。また、ベースバンド回路１１０は、音声信
号のようなアナログ信号を送受信するためにアナログ記
録・再生装置１３０にも接続されている。ベースバンド
回路１１０は、信号を処理するためのディジタル信号プ
ロセッサ（“ＤＳＰ”）１１２、ＲＦインタフェース回
路１２０とのインタフェースを取るためのベースバンド
・コーダ／デコーダ（“コーデック”）１１４、及びア
ナログ記録・再生装置１３０との間のインタフェースを
取ってこの装置との間における信号のアナログ−デジタ
ル変換及びデジタル−アナログ変換を行うための音声帯
域コーデック１１６を有する。

【００１３】デバイス１３０、すなわちアナログ記録・
再生装置のアナログ出力（ＡＮＡＯＵＴ＋及びＡＮＡ
ＯＵＴ−）はベースバンド回路１１０のマイクロホン入
力（ＭＩＣＩＮ＋及びＭＩＣＩＮ−）に接続され、ベ
ースバンド回路１１０のスピーカ出力（ＳＰＯＵＴ＋
またはＳＰＯＵＴ−）はデバイス１３０のアナログ入
力（ＡＮＡＩＮ）に接続されている。デバイス１３０
は、さらに、それぞれマイクロホン１３２及びスピーカ
１３４に接続されたマイクロホン入力（ＭＩＣ＋及びＭ
ＩＣ−）及びスピーカ出力（ＳＰ＋及びＳＰ−）を有す
る。マイクロホン１３２及びスピーカ１３４は、例えば
携帯電話送受話器１３６に組み込むことができる。さら
に、デバイス１３０は、例えば、カーキット・インタフ
ェース１３８（例えば、車両に搭載された移動体通信シ
ステムのベース部）とのインタフェースを取るための補
助入力（ＡＵＸＩＮ）及び出力（ＡＵＸＯＵＴ）を
有する。一例として、ユーザは、送受話器１３６を、あ
るいはカーキット・インタフェース１３８を使うことに
よってリモート側の通話者と通信することが可能であ
る。以下の説明において、ダウンストリームとは、リモ
ート側の場所から発して、アンテナ１２２で受信され、
そこからベースバンド回路１１０を通ってデバイス１３
０へ到る通信を言う。他方、アップストリームとは、送
受話器１３６あるいはカーキット・インタフェース１３
８から発して、ベースバンド回路１１０及びアンテナ１
２２を通ってリモート側の場所に到る通信を言う。

【００１４】ベースバンド回路１１０には、これをを制
御するためにマイクロコントローラ１４０が接続されて
いる。以下にさらに詳しく説明するように、マイクロコ
ントローラ１４０はＳＰＩインタフェースを介してアナ
ログ記録・再生装置１３０にも接続されている。ＳＰＩ
インタフェースによって、マイクロコントローラ１４０
は、デバイス１３０を種々のモードで動作させ、種々の
アナログ経路を設定し、かつ内部の回路を制御するよう
コンフィギュレーション・レジスタを用いて制御する。

【００１５】図３は、本発明の一実施形態による図２の
アナログ記録・再生システム１３０のブロック図を示
す。図示実施形態における本発明のアナログ記録・再生
装置システムは単一の集積回路パッケージに実装され
る。図３において、システム１３０は５つの主要部、す
なわち複数のアナログ入出力経路、２つのコアアナログ
処理部分、マルチレベル・アナログメモリアレイ、シリ
アル周辺機器インタフェース及び音量調節回路を有す
る。

【００１６】電源は、別個のＶＣＣ電源ピンとＶＳＳ電
源ピンからアナログ部、マルチレベル・メモリアレイ及
びディジタル部に供給される。この点に関しては、電源
装置だけではなく、他の信号に起因するものも含めて、
ブロック図レベルの設計、回路設計、物理的レイアウト
やピンアウト、デバイスを使用するするボードレベルの
設計によってアナログ部とディジタル部との間のノイズ
結合を最小にするよう注意を払うべきである。電圧入力
ピン（ＶＣＣＡ、ＶＣＣＤ１及びＶＣＣＤ２）及び接地
入力ピン（ＶＳＳＡ、ＶＳＳＤ１とＶＳＳＤ２）は、シ
ステム１３０内の回路に安定化電源を供給する電源調整
回路２４８に接続されている。一実施形態では、電圧入
力ＶＣＣＡ及びＶＣＣＤ１、ＶＣＣＤ２は＋３ボルトで
ある。

【００１７】ノイズをできるだけ少なくするために、シ
ステム１３０のアナログ回路とディジタル回路は別々の
電源バスを使用する。電圧入力ピンＶＣＣＡ及びＶＣＣ
Ｄ１、ＶＣＣＤ２は、それぞれアナログ回路及びディジ
タル回路に電源を供給する。ノイズをさらに少なくする
ために、電圧入力ピンＶＣＣＤ１とＶＣＣＤ２は別々の
回路に電源を供給する。その場合これらの入力の一方
（例えばＶＣＣＤ１）は比較的多くのノイズを発生する
回路（例えばチャージポンプ回路）に電源を供給するの
に対し、他方の入力ピン（例えばＶＣＣＤ２）は比較的
ノイズ発生が少ない回路に電源を供給する。アナログ回
路及びディジタル回路に接続される接地入力ピンＶＳＳ
Ａ（３ピン）及びＶＳＳＤ１、ＶＳＳＤ２は、それぞれ
低インピーダンス経路を介して電源アースに接続され
る。

【００１８】システム１３０は、システム１３０内にあ
る回路を制御するシリアル周辺機器インタフェース
（“ＳＰＩ”）２５０を有する。システム１３０は、周
辺スレーブデバイスとして動作するように構成設定さ
れ、マイクロコントローラ（例えば図２のマイクロコン
トローラ１４０参照）がＳＰＩ２５０を介してこのシス
テムを制御する。システム１３０の全ての内部回路に対
する読出し／書き込みアクセスはＳＰＩ２５０を通して
行われる。

【００１９】図４は、本発明の一実施形態のＳＰＩ２５
０の一部のブロック図を示す。図示のＳＰＩ２５０は、
選択論理回路３５０、行カウンタ３５２、入力シフトレ
ジスタ３５４、及び出力シフトレジスタ３５６を有す
る。入力シフトレジスタ３５４はＭＯＳＩピンに接続さ
れていて、マスタデバイス（例えば図２のマイクロコン
トローラ１４０）からシリアル入力データを受け取る。
マイクロコントローラ１４０は、汎用マイクロプロセッ
サ、組み込みコントローラ、シングルチップ・マイクロ
コントローラ、あるいは完成されたマイクロプロセッサ
システムを含め、任意のマイクロプロセッサとすること
ができる。出力シフトレジスタ３５６は、マスタデバイ
スにシリアル出力データを送るようにＭＩＳＯピンに接
続されている。行カウンタ３５２は入力シフトレジスタ
３５４からアドレス入力Ａ１５−Ａ０を受け取る（ＩＡ
Ｂ＝０のとき）。このアドレスは、コマンドに応じてア
ドレスＡ１５−Ａ０で再生あるいは記録を行うために使
用される。また、行カウンタはメモリアレイポインタの
カレントアドレスＡ１５−Ａ０を出力シフトレジスタ３
５６に供給する。

【００２０】特に、選択論理回路３５０に接続されたＳ
ＣＬＫ及びＳＳ入力、入力シフトレジスタ３５４に接続
されたマスタアウト・スレーブイン（“ＭＯＳＩ”）入
力、及び出力シフトレジスタ３５６に接続されたマスタ
イン・スレーブアウト（“ＭＩＳＯ”）出力は、これに
よってマスタデバイス（例えばマイクロコントローラ）
がデバイス１３０と通信して、デバイスの状態をチェッ
クすることを可能にする。ＳＣＬＫ信号はデバイスのク
ロック入力である。この信号は、マスタデバイスによっ
て発生し、それぞれＭＯＳＩ端子及びＭＩＳＯ端子を介
してのデバイス内外へのデータ転送を同期させるために
使用される。ＳＳ信号は、ローのとき、ＳＰＩ２５０を
選択する、すなわちアクティブにする。ＭＯＳＩ入力は
ＳＰＩ２５０のシリアルデータ入力であり、ＭＩＳＯ出
力はデバイス１３０のシリアルデータ出力である。デバ
イス１３０が選択されないと、この出力は高インピーダ
ンス状態になる。

【００２１】ＳＰＩ２５０の選択論理回路３５０は、ハ
ンドシェイキングのために割込み信号（ＩＮＴ）出力及
び行アクセスクロック（“ＲＡＣ”）出力を発生する。
ＩＮＴ出力は、システムが再生時にメッセージ終了
（“ＥＯＭ”）マーカに達したとき、あるいはメモリア
レイがフルであるとき（オーバーフロー“ＯＶＦ”状
態）アクティブになる（ローに引かれる）オープンドレ
イン出力である。ＥＯＭあるいはＯＶＦに終わる各動作
は、割込みを生じて、記録、再生、あるいはメッセージ
・キューイング・サイクルの終わりを示す。この割込み
は、次にＳＰＩサイクルが開始されたときクリアされ
る。

【００２２】ＲＡＣ出力は、サンプリング周波数８キロ
ヘルツで２００ミリ秒周期の信号を供給するオープンド
レイン出力である。これは、メモリアレイ２３０内の１
行のメモリセルを表す。一実施形態では、デバイス１３
０のメモリアレイ２３０は１２００行のメモリセルを有
する。この信号は、行の終わりに達すると１７５ミリ秒
間ハイのまま保たれた後、２５ミリ秒間ローに保たれ
る。このピンは、メッセージマネージメント技術の実装
のために用いることが可能である。なお、このメモリア
レイのメモリは不揮発性であることが望ましい。

【００２３】図５は、ＳＰＩ２５０が受け取る、あるい
はこれによって発生する種々の信号のタイミングを図解
した一例のタイミング図である。全てのシリアルデータ
転送はＳＳ信号の立下りエッジで開始される。ＳＳ信号
は、全てのシリアル通信の間ローに保たれ、命令どうし
の間はハイに保たれる。この実施形態では、ＳＳ入力信
号は２４シリアルクロック（ＳＣＬＫ）周期の間ローに
保たれる。この時間の間に、データ（ＯＶＦ、ＥＯＭ、
Ａ０−Ａ１０）がデバイスからシリアルに読み出され、
データ（Ｄ０−Ｄ１５及びＣ０−Ｃ７）がシリアルにデ
バイスに書き込まれる。データは、ＳＣＬＫ信号の立上
りエッジでデバイス１３０にラッチされ、ＳＣＬＫ信号
の立下りエッジでシフトアウトされる。マスタデバイス
は、データをＳＣＬＫクロックエッジの半サイクル前に
ＭＯＳＩ線に載せる。

【００２４】再度図４において、コマンドフォーマット
は、この実施形態では制御バイト（Ｃ７−Ｃ０）の後に
２データバイト（Ｄ１５−Ｄ０）を続けた３バイト長よ
りなる。制御ビットＣ７はＲＵＮ制御ビットであり、Ｃ
６は再生／記録制御ビットであり（Ｐ／Ｒ＊）、Ｃ５は
パワーアップ／ダウン制御ビット（ＰＵ）であり、Ｃ４
はアドレス無視制御ビット（ＩＡＢ）であり、Ｃ３はメ
ッセージ・キューイング・ビット（ＭＣ）であり、Ｃ２
はコンフィギュレーション・レジスタ１（ＣＳ１）制御
ビットである、Ｃ１はコンフィギュレーション・レジス
タゼロ（ＣＳ０）制御ビットであり、Ｃ０は将来使用す
るための予備である。ビットＤ１５−Ｄ０は、ＩＡＢビ
ットによって、行デコーダ３５２のアドレスまたはコン
フィギュレーション・レジスタに記憶されるデータのア
ドレスである。表１が制御ビットの動作要約を示す。

【００２５】

【表１】

【００２６】メッセージ・キューイングは、ＩＡＢビッ
トがアクティブ（ＩＡＢ＝０）ならば、指定されたアド
レス（ビットＤ０−Ｄ１５が行カウンタ３５２にロード
される）で開始され、あるいはＩＡＢビットが非アクテ
ィブ（ＩＡＢ＝１）ならば、カレントアドレスで開始さ
れる。メッセージ・キューイングビットＣ３がセットさ
れると、ユーザはメッセージの実際の物理的記憶場所を
知ることなくメッセージを通してスキップすることがで
きる。この動作は再生時に使用される。このモードで
は、メッセージは普通の再生モードより何倍も速くスキ
ップされる。一実施形態においては、メッセージは普通
の再生モードより１６００倍速くスキップするＥＯＭマ
ーカに達すると、メッセージ・キューイングは終了す
る。すると、内部アドレスカウンタが次のメッセージを
指示する。マスタデバイスによってＳＰＩ２５０に送ら
れる命令を対応する動作と共に表２にまとめて示す。

【００２７】

【表２】

【００２８】制御ビットＣ７−Ｃ０は入力シフトレジス
タ３５４から選択論理回路３５０へ供給される。入力シ
フトレジスタ３５４から制御データをラッチすると、選
択論理回路３５０は、パワーダウン、記録／再生動作、
メッセージ・キューイング及びＩＡＢを制御するために
デバイス１３０内の種々の回路に分配される制御信号を
発生する。選択論理回路３５０は、ローＶＣＣ検出
（“ＬＯＶＣＣ”）及びパワーオンリセット（“ＰＯ
Ｒ”）のような内部信号から別入力を受け取る。

【００２９】これらの入力を同期させると共に、制御回
路がデバイス１３０をロックする準安定状態になるのを
防ぐために、内部発生クロック信号が用いられる。一実
施形態においては、全てのバイアス発生器及びコンデン
サがそれらの休止点に達することができるように、２５
ミリ秒のパワーアップ時間が設けられる。

【００３０】ＩＮＴ信号及び状態ビット（ＥＯＭ及びＯ
ＶＦ）は選択論理回路３５０によって作り出される。Ｉ
ＮＴ信号は、状態がマイクロコントローラ１４０（図
２）によって読み取られた後クリアされる。デバイス１
３０の内部動作は割込みがいつクリアされたかには左右
されない。一例として、デバイス１３０が再生モードに
あってＥＯＭマーカに遭遇すると、デバイス１３０は再
生を停止し、割込みを発生する。同様に、デバイス１３
０がオーバーフローして、記録、再生、あるいはメッセ
ージ・キューイング・サイクルがメモリアレイ２３０
（図３）の最後の行の終わりに達したことを指示する
と、デバイス１３０は割込みを発生し、動作を停止す
る。

【００３１】本発明のフレキシブルなメッセージマネー
ジメントシステムを実施するに際しては、３つの条件が
満たされなくてはならない。第１に、行ポインタのアド
レスを読み取るための機構が設けられなければならな
い。第２には、カレント行の終わりを検出するためのフ
ラグが設けられなければならない。第３で、新しいアド
レスをロードする（行ポインタを次行にインクリメント
する代わりにカレント行の終わりのアドレスレジスタか
ら）能力が具備されなければならない。

【００３２】これらの条件を達成するために、まず状態
ビットＥＯＭ及びＯＶＦと行ポインタのアドレス（Ａ１
５−Ａ０）がＳＰＩ転送時に出力シフトレジスタ３４６
からＭＩＳＯピンを介してシフトアウトされる。第２に
は、ＲＡＣ信号によってカレント行の終わりの早期検出
ができるようにする。一例として、サンプリング速度８
キロヘルツの場合、１６００セルを有する１行のメッセ
ージの最大継続時間は２００ミリ秒である。ＲＡＣ信号
は１７５ミリ秒間ハイに保たれ（外部のプルアップ抵抗
器によって出力がハイに保たれる）た後、ロー状態に切
り換わり、この状態に２５ミリ秒間保たれる。この波形
は周期性を有し、内部の５１２キロヘルツ発振器のサン
プリング速度に追随して、システム１３０が記録あるい
は再生動作を行っている限り持続する。第３には、制御
レジスタ３５４のＩＡＢビットが行カウンタ３５２のロ
ードの仕方を制御する。ＩＡＢビットがセットされる
（“１”）と、行アドレスはカレント行の終わりに次行
にインクリメントする。ＩＡＢビットがリセットされる
（“０”）と、新しいアドレスが行アドレスカウンタ３
５２にロードされる。この新しいアドレスは、入力シフ
トレジスタ３５４のビットＤ１５−Ｄ０の内容である。
選択論理回路３５０がＩＡＢビットの値に基づいて適切
な制御信号を発生する。

【００３３】図６は、本発明の一実施形態によるコンフ
ィギュレーション・レジスタの制御ビットのマッピング
を示したものである。これらの制御ビットは、アナログ
記録・再生システム１３０内の種々の信号経路、回路及
び制御素子類を制御する。コンフィギュレーション・レ
ジスタのロードは次のようにして行われる。すなわち、
コンフィギュレーション・レジスタ０（“ＣＦＧ０”）
を変更しようとする場合、ロードＣＦＧ０コマンドバイ
トと２データバイトが入力シフトレジスタ３５４に送ら
れる。この２データバイトは次いでＣＦＧ０に転送され
る。次に、ロードＣＦＧ１コマンドバイトと２データバ
イトを入力シフトレジスタ３５４に送ることによってコ
ンフィギュレーション・レジスタ１がロードされる。デ
ータがシフトインされたならば、この２データバイトは
ＣＦＧ１に転送される。この後者のコマンドは、ＣＦＧ
０の変更はＣＦＧ１がロードされるまで有効にならない
ので、ＣＦＧ１が変更されるかどうかに関わらず、デバ
イスにロードしなければならない。コンフィギュレーシ
ョン・レジスタ中の制御ビットは、ＣＦＧ０に滅多に変
更されないパラメータが入れられるようにしてグループ
化される。他方、ＣＦＧ１の制御ビットはより変更され
ることが多いパラメータが書き込まれる。このように、
ＣＦＧ０のロード値が有効になるためには、ＣＦＧ１が
ロードされなければならない。ＣＦＧ１中のパラメータ
は、ＣＦＧ１がロードされるとすぐに有効になる。

【００３４】以下により詳しく説明するように、一実施
形態においては、５つのタイプのコンフィギュレーショ
ン・ビットがある。第１のタイプには、パワーアップ／
ダウンしようとするデバイス内のブロックを選択するた
めにグローバル・パワーダウン・ビット（Ｃ５）をマス
クするパワーダウン・ビットがある。その他のタイプの
コンフィギュレーション・ビットには、デバイス内にお
けるアナログ経路のルーティングを制御するためのＭＵ
Ｘ選択ビット、加算増幅器を制御するための和選択ビッ
ト、アナログ記録のサンプリング速度及びフィルタの遮
断周波数を設定するためのサンプリング速度選択ビッ
ト、及び音量調節回路の減衰レベルを設定するための音
量レベルビットが含まれる。

【００３５】図３に戻って、デバイス１３０は種々の信
号入力経路、すなわちマイクロホン入力経路（マイクロ
ホン入力ＭＩＣ＋及びＭＩＣ−）、補助入力経路（ＡＵ
ＸＩＮ）、及びアナログ入力経路（ＡＮＡＩＮ）を具
備する。マイクロホン入力ＭＩＣ＋及びＭＩＣ−は増幅
器２１０及び２１２に接続されている。図７は、増幅器
２１０及２１２と、増幅器２１２を制御するＣＦＧ１の
制御ビットの詳細図を示す。図３及び図７において、マ
イクロホン入力（ＭＩＣ＋及びＭＩＣ−）は２つの別々
の経路を有する。その第１の経路はフィードスルー経路
（ＦＴＨＲＵ）で、増幅器２１０を伴い、増幅器２１０
はＡデシベル（ｄＢ）の固定利得を有する。ここで、
“Ａ”は正の数である（例えば、６ｄＢの利得）。増幅
器２１０は、アナログ信号を変化あるいは蓄積なしにデ
バイス１３０の出力へ通過させるための高品質増幅器で
ある。このアナログ信号は、アップストリーム送信のた
めに図２のベースバンド回路１１０へ送られる。このフ
ィードスルー経路については以下にさらに詳細に説明す
る。増幅器２１２を含む第２の経路は、アナログ信号を
記憶するために主として内部で使用される。増幅器２１
２は固定レベル信号を得るための自動利得制御（“ＡＧ
Ｃ”）フィードバックを有し、この固定レベル信号はマ
ルチレベル・アナログメモリアレイ２３０に記憶するこ
とができる。増幅器２１２には、これをパワーアップ／
ダウンするためのＡＧＰＤ制御信号線が接続されてい
る。ＣＦＧ１のビット０がＡＧＰＤ制御信号を制御す
る。また、増幅器２１２には、記録時のＡＧＣと再生時
の自動ミュート機能の両方についてピーク検出機能を果
たすために、ＡＧＣＣＡＰ信号線が接続されている。

【００３６】図８は、補助入力（ＡＵＸＩＮ）経路及
びアナログ入力（ＡＮＡＩＮ）経路と、これらの経路
に関連するＣＦＧ０中のビットを図解したものである。
補助入力ＡＵＸＩＮは可変利得増幅器２１４に接続さ
れ、アナログ入力ＡＮＡＩＮは可変利得増幅器２１６
に接続されている。可変利得増幅器２１４と２１６は、
ＣＦＧ０ビットをセットすることによって、複数の利得
レベルの中の１つが得られるように互いに独立して構成
設定可能である。この実施形態では、これらの各増幅器
は４つの利得レベルの中の１つに構成設定可能である。
ただし、利得レベルの数は任意とすることができる。こ
れによって、これらの入力は広範多様な信号レベルとの
インタフェースを取ることが可能になる。特に、補助入
力ＡＵＸＩＮは、カーキット・インタフェース（例えば
数１００ミリボルトのオーダーの信号）とのインタフェ
ースを取るように設計される。ＣＦＧ０のビット１１及
び１２によって制御される２本の信号線ＡＸＧ０とＡＸ
Ｇ１は増幅器２１４の利得を制御する。アナログ入力Ａ
ＮＡＩＮは、ベースバンドチップ（例えばスピーカド
ライバ出力）あるいは他のハイ信号レベルとのインタフ
ェースを取るように設計される。信号線ＡＩＧ０及びＡ
ＩＧ１は、増幅器２１６の利得を制御し、ＣＦＧ０のビ
ット１４及び１５によって制御される。

【００３７】この実施形態においては、図８に示すよう
に、増幅器２１４の場合の利得レベルは１、１．４１
４、２、及び２．８２８であり、増幅器２１６の場合の
利得レベルは０．６２５、０．８８３、１．２５０、及
び１．７６７である。入力ソースレベルによって他の利
得レベルを使用することも可能なことは理解されよう。
可変利得増幅器２１４には、これをパワーアップ／ダウ
ンするために補助入力パワーダウン信号（ＡＸＰＤ）が
接続されている。ＣＦＧ０のビット１０が増幅器２１４
のパワーアップ／ダウン状態を制御する。同様に、可変
利得増幅器２１６には、これをパワーアップ／ダウンす
るためにアナログ入力パワーダウン信号（ＡＩＰＤ）が
接続されている。ＣＦＧ０のビット１３が増幅器２１６
のパワーアップ／ダウン状態を制御する。

【００３８】図９には、本発明のアナログ記録・再生シ
ステム１３０の第１のコア部が示されている。この第１
のコア部は、入力ソースマルチプレクサ（ＩＮＰＵＴ
ＭＵＸ）２１８、第１の加算マルチプレクサ（ＳＵＭ１
ＭＵＸ）２３２、及び第１の加算増幅器（ＳＵＭ１
ＡＭＰ１）２２０を有する。図３及び９において、ＩＮ
ＰＵＴＭＵＸ２１８は、ＡＧＣ増幅器２１２及び可変
利得増幅器２１４からそれぞれ入力ＡＧＣＡＭＰ及び
ＡＵＸＩＮを受け取る。ＣＦＧ０のビット９によって
制御される制御信号ＩＮＳ０はＩＮＰＵＴＭＵＸ２１
８の出力に送られる入力（すなわち入力ソース）を選択
する。ＩＮＰＵＴＭＵＸ２１８は、ＳＵＭ１ＡＭＰ
２２０の第１の入力に接続されている。二次側ソースセ
レクタであるＳＵＭ１ＭＵＸ２３２は出力に送られる
３つの入力の中の１つを選択する。これらの入力は、可
変利得増幅器２１６からのＡＮＡＩＮ入力、アレイ入
力（メモリアレイ２３０の出力である）、及びＦＩＬＴ
Ｏ入力（ローパスフィルタ２２４の出力）である。後で
図１０を用いて説明するように、アレイ入力はメモリア
レイ２３０の直接の出力であり、ＦＩＬＴＯは、例えば
メモリアレイ２３０のフィルタ出力である。制御信号Ｓ
１Ｓ０及びＳ１Ｓ１は、それぞれＣＦＧ１のビット９と
１０に応答してＳＵＭ１ＭＵＸ２３２の出力を決定す
る。

【００３９】ＳＵＭ１ＭＵＸ２３２はＳＵＭ１ＡＭ
Ｐ２２０の第２の入力に接続されている。ＳＵＭ１Ａ
ＭＰ２２０は種々のモードで動作する加算増幅器であ
る。制御信号Ｓ１Ｍ０及びＳ１Ｍ１は、ＣＦＧ１のビッ
ト７及び８に応答してそれぞれＳＵＭ１ＡＭＰ２２０
のモードを制御する。第１のモードでは、ＳＵＭ１Ａ
ＭＰ２２０はこれに接続された入力を混合して混合アナ
ログ出力信号を供給する。第２のモードでは、ＳＵＭ１
ＡＭＰ２２０はバッファとして動作して、いずれかの
入力を出力に通過させる。第３のモードでは、ＳＵＭ１
ＡＭＰ２２０はパワーダウン状態になる。ＳＵＭ１
ＡＭＰ２２０の動作モードを図９のチャートに示す。

【００４０】図１０は、本発明のアナログ記録・再生シ
ステム１３０の第２のコア部を図解したものである。こ
の第２のコア部は、フィルタマルチプレクサ（ＦＩＬＴ
ＥＲＭＵＸ）２２２、ローパスフィルタ２２４、第２の
加算増幅器（ＳＵＭ２ＡＭＰ）２２６、内部クロック
回路２２８、及びマルチレベル・アナログメモリアレイ
２３０を有する。この第２のコア部は、主にアナログ信
号の記録及び／または再生に関与する。図３及び１０に
おいて、ＦＩＬＴＥＲＭＵＸ２２２の入力には、ＳＵ
Ｍ１入力（ＳＵＭ１ＡＭＰ２２０の出力）及びアレイ
入力（メモリアレイ２３０の出力）がある。ＣＦＧ１の
ビット４によって制御される制御信号ＦＬＳ０は、ＦＩ
ＬＴＥＲＭＵＸ２２２の出力を決定する。ＦＩＬＴＥ
ＲＭＵＸ２２２は、通過するアナログ信号をエイリア
ス除去処理し、平滑化するために使用されるローパスフ
ィルタ２２４に接続されている。ＣＦＧ１のビット１に
よって制御される制御信号ＦＬＰＤは、ローパスフィル
タ２２４に接続されていて、これをパワーアップ／ダウ
ンする。ローパスフィルタ２２４の出力（ＦＩＬＴＯ）
はＳＵＭ２ＡＭＰ２２６の第１の入力に接続されてい
る。可変利得増幅器２１６の出力はＳＵＭ２ＡＭＰ２
２６の第２の入力に接続されている。

【００４１】ＳＵＭ１ＡＭＰ２２０と同様に、ＳＵＭ
２ＡＭＰ２２６はこれに接続されている制御信号Ｓ２
Ｍ０及びＳ２Ｍ１に応答して種々のモードの動作する。
これらの制御信号はＣＦＧ１のビット５及び６によって
制御される。第１のモードでは、ＳＵＭ２ＡＭＰ２２
６はこれに接続された入力を混合して混合アナログ出力
信号を供給する。第２のモードでは、ＳＵＭ２ＡＭＰ
２２６はバッファとして動作して、いずれかの入力を出
力に通過させる。第３のモードでは、ＳＵＭ２ＡＭＰ２
２６はパワーダウン状態になる。ＳＵＭ２ＡＭＰ２２
６の動作モードを図５のチャートに示す。加算増幅器Ｓ
ＵＭ１ＡＭＰ２２０とＳＵＭ２ＡＭＰ２２６の両方
が信号を混合するために使用される１つの例において
は、リモート側通話者と電話中のユーザがリモート側通
話者に向けて記録メッセージ（メモリアレイ２３０に保
存されている）を再生する情況が起こり得る（図２
２）。このような情況については、他にも多くの情況が
考えられる中で、この後さらに詳細に説明する。

【００４２】ＳＵＭ２ＡＭＰ２２６はマルチレベル・
アナログメモリアレイ２３０に接続されている。記録技
術、カラムドライバ及びメモリアレイ２３０の対応回路
は、同時係属出願第０９／１１５，４４２号に記載され
ているメモリアレイと実質的に同じである。一実施形態
においては、メモリアレイ２３０は１２００行×１６０
０列のアナログ記憶セルを有する。各記憶セルは、複数
の離散電圧レベル（例えば、２５６のレベル）の中の１
つを記憶する。

【００４３】メモリアレイ２３０のクロッキングは内部
発振器からのクロック信号、あるいはＸＣＬＫピンに接
続された外部クロックによって行われる。クロックはメ
モリアレイのサンプリング速度を設定する。ＣＦＧ１の
ビット２及び３によって制御される制御ビットＦＬＤ０
及びＦＬＤ１は、サンプリング速度を設定するために内
部クロック２２８に接続されている。一実施形態では、
内部クロック２２８は、４つのサンプリング速度の中の
１つ（例えば４、５.３、６.４あるいは８キロヘルツ）
を与える。設計上の選択によって、他のサンプリング速
度を用いることも可能である。制御ビットＦＬＤ０及び
ＦＬＤ１は、サンプリング速度の変化に伴って遮断周波
数を変えるためにローパスフィルタ２２４にも接続され
ている。

【００４４】例えば、留守番電話用途では、送出メッセ
ージ用には高品質の８キロヘルツのサンプリング速度が
使用され、入来メッセージ用には、利用可能な記録時間
量を増やすためにより低品質のサンプリング速度（例え
ば４キロヘルツ）が使用される。入来メッセージはを高
品質の形で記憶することも可能である。しかしながら、
空きメモリスペースが少なくなれば、メモリアレイ２３
０のサンプリング速度は適応的に変えて、残りの空きメ
モリスペースを最大にすることができる。新しい各メッ
セージは新しい行の始めで開始されるので、各メッセー
ジは異なるサンプリング速度を持つことができる。

【００４５】図１１は、アナログ記録・再生システム１
３０の音量調節回路を示す。この回路は、音量マルチプ
レクサ（ＶＯＬＭＵＸ）２３６及び音量調節回路２３
８を有する。図３及び１１において、ＣＦＧ１のビット
１４及び１５によって制御される制御信号ＶＬＳ０及び
ＶＬＳ１は、ＶＯＬＭＵＸ２３６に接続されて、４つ
の可能な入力の中の１つを出力として選択する。ＶＯＬ
ＭＵＸ２３６への入力には、ＳＵＭ１（ＳＵＭ１Ａ
ＭＰ２２０の出力）、ＳＵＭ２（ＳＵＭ２ＡＭＰ２２
６の出力）、ＩＮＰ（ＩＮＰＵＴＭＵＸ２１８の出
力）、及びＡＮＡＩＮ（可変利得増幅器２１６の出力）
がある。ＶＯＬＭＵＸ２３６は音量調節回路２３８に
接続されている。制御信号ＶＯＬ０−ＶＯＬ２は、ＣＦ
Ｇ１の対応するビット１１−１３に応答して音量調節回
路２３８に接続される。制御信号ＶＯＬ０−ＶＯＬ２
は、音量調節回路２３８の入力に供給されるアナログ信
号の減衰率（例えば８つの音量レベルの中の１つ）を制
御する。ＣＦＧ０のビット０によって制御されるＶＬＰ
Ｄ信号も音量調節回路２３８に接続されて、これをパワ
ーダウン／アップする。

【００４６】図１２は、本発明の一実施形態によるアナ
ログ記録・再生システム１３０の第１の出力経路を図解
したものである。第１の出力経路は、アナログ出力マル
チプレクサ（ＡＮＡＯＵＴＭＵＸ）２３４及び出力増
幅器２４２を有する。図３及び１２において、ＡＮＡＯ
ＵＴＭＵＸ２３４に接続される信号には、ＦＴＨＲＵ
（増幅器２１０の出力）、ＩＮＰ（ＩＮＰＵＴＭＵＸ
２１８の出力）、を含むＶＯＬ（音量調節回路２３８の
出力）、ＦＩＬＴＯ（ローパスフィルタ２２４の出
力）、ＳＵＭ１（ＳＵＭ１ＡＭＰ２２０の出力）、及
びＳＵＭ２（ＳＵＭ２ＡＭＰ２２６の出力）がある。
制御信号ＡＯＳ０−ＡＯＳ２は、ＣＦＧ０の対応するビ
ット６−８に応答してＡＮＡＯＵＴＭＵＸ２３４の出
力を決定する。増幅器２４２はその入力のアナログ信号
を増幅して、そして平衡全差動出力を供給する。増幅器
２４２は、図２のベースバンド回路１１０のマイクロホ
ン入力（ＭＩＣ＋及びＭＩＣ−）に接続されている。制
御信号ＡＯＰＤは増幅器２４２に接続されて、これをパ
ワーアップ／ダウンする。ＣＦＧ０のビット５がＡＯＰ
Ｄ制御信号の状態を制御する。

【００４７】図１３は、本発明のアナログ記録・再生シ
ステム１３０の第２及び第３の出力経路を図解したもの
である。これらの出力経路には、出力マルチプレクサ
（ＯＵＴＰＵＴＭＵＸ）２３６、可変利得増幅器２４
４、及びスピーカドライバ増幅器２４６が含まれてい
る。図３及び１３において、ＯＵＴＰＵＴＭＵＸ２３
６には、ＶＯＬ、ＦＩＬＴＯ、ＳＵＭ１、及びＡＮＡ
ＩＮの信号が接続されている。制御信号ＯＰＳ０とＯＰ
Ｓ１は、ＣＦＧ０のビット３及び４に応答して、ＯＵＴ
ＰＵＴＭＵＸ２３６の出力を決定する。ＯＵＴＰＵＴ
ＭＵＸ２３６の出力のアナログ信号は、増幅器２４４
あるいはスピーカドライバ増幅器２４６のいずれかによ
って駆動される。制御信号ＯＰＡ０及びＯＰＡ１は、Ｃ
ＦＧ０のビット１と２に応答して増幅器２４４及び２４
６に接続されて、アナログ信号の出力経路を制御する。
これらの両方の制御ビットがハイならば、増幅器２４４
がアナログ信号を補助出力（例えば、カーキット・イン
タフェース）へ駆動するよう動作し、増幅器２４６はパ
ワーダウンになる。制御ビット（ＯＰＡ０−ＯＰＡ１）
が“０１”あるいは“１０”であると、増幅器２４６は
それぞれ利得１．６あるいは１．３２で動作してスピー
カ（例えば送受話器の）を駆動し、増幅器２４４がパワ
ーダウンになる。これらの２つの異なる利得レベルは異
なる出力を駆動するために設けられ、設計上の選択や駆
動しようとするトランスデューサによって修正、あるい
は変更することが可能である。両方のビットがどちらも
ローならば両方の増幅器が共にパワーダウンになる。

【００４８】以上、デバイス１３０内にある回路につい
ては詳細に説明した。ここでは、本発明の適応性、特徴
を具体的に示し、さらには正当な理解を図るために、い
くつかの信号経路の具体例及び動作モードについて説明
する。この場合、以下に説明する例は動作モードや信号
経路を全て網羅したものではなく、他の種々の動作モー
ド及び信号経路が存在するということに留意するべきで
ある。

【００４９】図１４は、本発明の一実施形態によりフィ
ードスルー・モードに構成設定されたアナログ記録・再
生装置１３０を示す。デバイス１３０のＭＯＳＩの基本
動作はフィードスルー・モードであり、そこではデバイ
スがそこを通って流れるアナログ信号を記録、再生、あ
るいは混合することなく、ユーザがリモート側通話者と
通信する。図１４には、アナログ信号経路が強調表示し
た線で示されている。この動作モードで関係する回路に
は、高品質増幅器２１０、ＡＮＡＯＵＴＭＵＸ２３
４、増幅器２４２、可変利得ＡＮＡＩＮＡＭＰ２１
６、ＯＵＴＰＵＴＭＵＸ２４０、及びスピーカドライバ
増幅器２４６がある。ユーザのアナログ信号は、マイク
ロホン入力ＭＩＣ＋及びＭＩＣ−で受信されて、増幅器
２１０、ＡＮＡＯＵＴＭＵＸ２３４、及び増幅器２４
２を通ってアナログ出力ＡＮＡＯＵＴ＋及びＡＮＡＯ
ＵＴ−に送られる。それらのアナログ信号は、ベースバ
ンド回路１１０（図２）のマイクロホン入力ＭＩＣＩ
Ｎ＋及びＭＩＣＩＮ−で受け取られ、ベースバンド回
路１１０はアナログ信号をリモート側通話者にアップス
トリーム送信する。リモート側通話者のアナログ信号
は、ダウンストリームに流れて、デバイス１３０のＡＮ
ＡＩＮ入力に受信される。このアナログ信号は、可変
利得増幅器２１６、ＯＵＴＰＵＴＭＵＸ２４０、及び
スピーカ（例えば送受話器の）を駆動するスピーカドラ
イバ増幅器２４６を通過する。

【００５０】別の実施形態においては、ユーザのアナロ
グ信号はマイクロホン入力ではなくＡＵＸＩＮ入力で
受け取り、リモート側通話者のアナログ信号はＡＵＸ
ＯＵＴ出力に送られるよう経路設定することも可能であ
る。ＡＵＸＩＮ入力及びＡＵＸＯＵＴ出力は、カー
キット・インタフェースを（例えばスピーカ電話やマイ
クロホン）を具備することも可能である。この別の実施
形態では、ユーザのアナログ経路にはＡＵＸＩＮＡ
ＭＰ２１４、ＩＮＰＵＴＭＵＸ２１８、ＡＮＡＯＵＴ
ＭＵＸ２３４、及び増幅器２４２を含まれるのに対
し、リモート側通話者のアナログ経路にはＡＮＡＩＮ
ＡＭＰ２１６、ＯＵＴＰＵＴＭＵＸ２４０、及び増
幅器２４４が含まれる。

【００５１】図１５は、デバイス１３０をフィードスル
ー・モードに構成設定するためにＳＰＩ２５０に発行さ
れるコマンドを示す。このモードでは、両方のコンフィ
ギュレーション・レジスタがロードされる。図１５にお
いて、第１のコマンドは、コマンドバイトＣＭＤ１と、
ＣＦＧ０にロードするための２バイトのデータＤＡＴＡ
１を含む。ＣＭＤ１のＣ５フィールド文字“ａ”は、デ
バイスが既にアクティブならばこのビットはセットされ
るが、デバイスがパワーダウン状態ならばクリアされた
ままになるということを示す。ＤＡＴＡ１のＡＩＧ１フ
ィールド及びＡＩＧ０フィールドの中の文字“ｂ”及び
“ｃ”は、これらの値をセットすることによってピーク
・ツー・ピークでＹミリボルトの内部信号レベルが得ら
れるということを示し、一実施形態の場合Ｙは５００で
ある。第２のコマンドは、コマンドバイトＣＭＤ２とＣ
ＦＧ１にロードするための２バイトのデータＤＡＴＡ２
を含む。文字“Ｘ”は「不定」値を示す。ＣＦＧ１がロ
ードされると、デバイスはフィードスルー・モードで構
成設定される。

【００５２】図１６は、記録モードに構成設定された本
発明のアナログ記録・再生装置を図解したものである。
このモードは、マイクロホン入力ＭＩＣ＋及びＭＩＣ−
からのアナログ信号（例えばユーザによる）の単純な記
録動作である。このモードでは、デバイス１３０はメッ
セージ、メモ、注記等を記録するために使用することが
できる。図１６に示すように、アナログ信号経路は強調
表示した線で示されている。このモードに関係する回路
には、ＡＧＣ増幅器２１２、ＩＮＰＵＴＭＵＸ２１
８、ＳＵＭ１ＡＭＰ２２０、ＦＩＬＴＥＲＭＵＸ２
２２、ローパスフィルタ２２４、ＳＵＭ２ＡＭＰ２２
６、及びメモリアレイ２３０が含まれる。アナログ信号
は、固定レベルの信号を発生するＡＧＣ増幅器２１２に
よって受け取られる。固定レベルのアナログ信号は、Ｉ
ＮＰＵＴＭＵＸ２１８、ＳＵＭ１ＡＭＰ２２０、及び
ＦＩＬＴＥＲＭＵＸ２２２を通ってローパスフィルタ
２２４に送られる。ローパスフィルタ２２４は、固定レ
ベルのアナログ信号をエイリアス除去処理すると共に平
滑化する。次に、アナログ信号はＳＵＭ２ＡＭＰ２２
６を通り、メモリアレイ２３０に送られる。このアナロ
グ信号を記憶するための技術は、特許出願第０９／１１
５，４４２号に記載されている。

【００５３】あるいは、アナログ信号は、マイクロホン
入力ではなくＡＵＸＩＮ入力から記録することも可能
である。記録モードの変形態様としては、ＡＮＡＩＮ
入力のアナログ信号を記録する仕方がある。この変形態
様は、モバイル用途あるいは全くの留守番電話用途でリ
モート側通話者のメッセージを記録すること（例えば留
守番電話動作）を伴う。この用途では、リモート側通話
者は不在のローカル側ユーザのためにメッセージを残す
か、あるいはローカル側ユーザがリモート側通話者と通
話中にそのリモート側通話者のアナログ信号を記録す
る。この場合に関係する回路には、可変利得増幅器２１
６、ＳＵＭ１ＭＵＸ２３２、ＳＵＭ１ＡＭＰ２２０、
ＦＩＬＴＥＲＭＵＸ２２２、ローパスフィルタ２２
４、ＳＵＭ２ＡＭＰ２２６、及びメモリアレイ２３０
が含まれる。

【００５４】図１７は、アドレス０Ａ０（Ｈｅｘ）で記
録モード（ＭＩＣ＋及びＭＩＣ−入力からの）にデバイ
ス１３０を構成設定するためにＳＰＩ２５０に発行され
るコマンドを示したものである。記録モードは３つのコ
マンド、すなわちコンフィギュレーション・レジスタ０
をロードする第１のコマンド、コンフィギュレーション
・レジスタ１をロードする第２のコマンド、及びメモリ
アレイ２３０の特定アドレス（行）で記録を開始させる
第３のコマンドを有する。図１７におて、第１のコマン
ドは、コマンドバイトＣＭＤ１と、その後に続くＣＦＧ
０を変更するための２バイトのデータＤＡＴＡ１を有す
る。第２のコマンドは、コマンドバイトＣＭＤ２と、そ
の後に続くＣＦＧ１を変更するための２バイトのデータ
ＤＡＴＡ２を有する。ＦＬＤ１フィールドとＦＬＤ０フ
ィールド中の文字“ｂ”及び“ｃ”はセットされること
によってサンプリング速度を設定する。第１及び第２の
コマンドはアナログ経路を設定する。第３のコマンド
は、コマンドバイトＣＭＤ３とアドレスＡＤＤを有し、
アドレス０Ａ０（Ｈｅｘ）で記録動作を開始する。ＣＭ
Ｄ３のＩＡＢビットはローで、後続データがアドレスで
あることを指示する。

【００５５】図１８は、送出メッセージ（“ＯＧＭ”）
再生モードに構成設定された本発明のアナログ記録・再
生装置１３０を図解したものである。このモードは、モ
バイル用途あるいは全くの留守番電話用途で送出メッセ
ージを再生するために使用される。また、このモード
は、ユーザがリモート側の場所に居て、メッセージを取
り出したい場合にも使用することができる。図１８に示
すように、アナログ信号経路は強調表示した線で示され
ている。このモードに関与する回路には、メモリアレイ
２３０、ＦＩＬＴＥＲＭＵＸ２２２、ローパスフィル
タ２２４、ＳＵＭ２ＡＭＰ２２６、ＡＮＡＯＵＴＭ
ＵＸ２３４、及び増幅器２４２が含まれる。アナログ信
号は、メモリアレイ２３０からＦＩＬＴＥＲＭＵＸ２
２２を通ってローパスフィルタ２２４へ送られる。ロー
パスフィルタ２２４は、アナログ信号をエイリアス除去
処理すると共に平滑化し、その後アナログ信号はＳＵＭ
２ＡＭＰ２２６及びＡＮＡＯＵＴＭＵＸ２３４を通っ
て増幅器２４２に送信される。増幅器２４２は、図２の
ベースバンド回路１１０を通ってアップストリーム送信
するためにアナログ信号を増幅する。

【００５６】図１９は、アドレス０Ａ０（Ｈｅｘ）でデ
バイス１３０をＯＧＭ再生モードに構成設定するために
ＳＰＩ２５０に発行されるコマンドを示したものであ
る。また、ＯＧＭ再生モードは、３つのコマンド、すな
わちコンフィギュレーション・レジスタ０をロードする
第１のコマンド、コンフィギュレーション・レジスタ１
をロードする第２のコマンド、及び特定アドレス（行）
でメモリアレイ２３０からの再生を開始するための第３
のコマンドを使用する。図１９において、第１のコマン
ドは、コマンドバイトＣＭＤ１と、その後に続くＣＦＧ
０を変更するための２バイトのデータＤＡＴＡ１を有す
る。第２のコマンドは、コマンドバイトＣＭＤ２と、そ
の後に続くＣＦＧ１を変更するための２バイトのデータ
ＤＡＴＡ２を有する。ＦＬＤ１フィールド及びＦＬＤ０
フィールド中の文字“ｂ”及び“ｃ”は、セットされる
ことによって再生のためのサンプリング速度を設定す
る。第１及び第２のコマンドはアナログ経路を設定す
る。コマンドバイトＣＭＤ３とアドレスＡＤＤを含む第
３のコマンドは、アドレス０Ａ０（Ｈｅｘ）で再生動作
を開始させる。ＣＭＤ３のＩＡＢビットはローで、後続
データがアドレスであることを指示する。

【００５７】このアナログ記録・再生装置１３０は、ロ
ーカル側でメッセージを聞くように再生モードで構成設
定することが可能なことは理解されよう。そのモード
は、出力経路に増幅器２４２ではなくスピーカドライバ
増幅器２４６（あるいは増幅器２４４）が関与する点を
除いて、図１８と１９で説明したＯＧＭ再生メッセージ
モードと非常に類似している。すなわち、ＳＵＭ２Ａ
ＭＰ２２６の出力のアナログ信号は、ＶＯＬＭＵＸ２
３６、音量調節回路２３８、ＯＵＴＰＵＴＭＵＸ２４
０、及びスピーカドライバ増幅器２４６（あるいは増幅
器２４４）を通って送られる。

【００５８】図２０は、全二重記録モードで構成設定さ
れた本発明のアナログ記録・再生装置１３０を図解した
ものである。このモードは、両側（ユーザとリモート側
通話者との間）の会話を記録するために用いられる。図
２０において、アナログ信号経路は強調表示した線で示
されている。このモードは、フィードスルー・モードで
使用された回路（図１４）及び両側の会話を記録するた
めの追加の回路を使用する。追加の回路には、ＡＧＣ増
幅器２１２、ＩＮＰＵＴＭＵＸ２１８、ＳＵＭ１Ｍ
ＵＸ２３２、ＳＵＭ１ＡＭＰ２２０、ＦＩＬＴＥＲ
ＭＵＸ２２２、ローパスフィルタ２２４、ＳＵＭ２Ａ
ＭＰ２２６、及びメモリアレイ２３０が含まれる。ユー
ザのアナログ信号は、増幅器２１０、ＡＮＡＯＵＴＭ
ＵＸ２３４、及び増幅器２４２を含む信号経路を通って
リモート側通話者にアップストリーム送信される。ま
た、ユーザのアナログ信号は、ＡＧＣ増幅器２１２及び
ＩＮＰＵＴＭＵＸ２１８を介してＳＵＭ１ＡＭＰ２
２０の第１の端子に供給される。ＡＮＡＩＮ入力から
受け取られたリモート側通話者のアナログ信号は、増幅
器２１６、ＯＵＴＰＵＴＭＵＸ２４０、及びスピーカ
ドライバ増幅器２４６を通ってユーザへ送られる。ま
た、リモート側通話者のアナログ信号はＳＵＭ１ＭＵＸ
２３２を介してＳＵＭ１ＡＭＰ２２０の第２の端子に
供給される。ＳＵＭ１ＡＭＰ２２０はこれらの２つの
信号を混合して、出力において混合アナログ信号を供給
する。この混合アナログ信号は、ＦＩＬＴＥＲＭＵＸ
２２２、ローパスフィルタ２２４、及びＳＵＭ２ＡＭ
Ｐ２２６を通過した後、メモリアレイ２３０に記憶され
る。

【００５９】図２１は、特定アドレスでデバイス１３０
を全二重記録モードに構成設定するためにＳＰＩ２５０
に発行されるコマンドを示す。全二重記録モードも３つ
のコマンドを使用する。図２１において、第１のコマン
ドは、コマンドバイトＣＭＤ１と、その後に続く２バイ
トのデータＤＡＴＡ１を有する。第２のコマンドは、コ
マンドバイトＣＭＤ２と、その後に続く２バイトのデー
タＤＡＴＡ２を有する。ＦＬＤ１フィールド及びＦＬＤ
０フィールド中の文字“ｄ”及び“ｅ”は、セットされ
ることによって記録のためのサンプリング速度を設定す
る。これらの第１及び第２のコマンドはアナログ経路を
設定する。コマンドバイトＣＭＤ３及びアドレスＡＤＤ
を含む第３のコマンドは、特定アドレス（例えば０Ａ０
Ｈｅｘ）で記録動作を開始させる。

【００６０】図２２は、全二重再生モードで構成設定さ
れた本発明のアナログ記録・再生装置１３０を図解した
ものである。このモードは、ユーザがリモート側通話者
と通話中にリモート側通話者に向けてメモリアレイに記
録されたメッセージを再生するために用いられる。図２
２において、アナログ信号経路は強調表示した線で示さ
れている。第１の経路は、マイクロホン入力ＭＩＣ＋と
ＭＩＣ−のユーザのアナログ信号をメモリアレイ２３０
のメッセージと混合する動作、及びその混合アナログ信
号をリモート側通話者にアップストリーム送信する動作
に関与する。この経路に関係する回路には、ＡＧＣ増幅
器２１２、ＩＮＰＵＴＭＵＸ２１８、ＳＵＭ１ＡＭ
Ｐ２２０、ＦＩＬＴＥＲＭＵＸ２２２、ローパスフィ
ルタ２２４、ＳＵＭ１ＭＵＸ２３２、及びメモリアレ
イ２３０が含まれる。マイクロホンＭＩＣ＋及びＭＩＣ
−入力のユーザのアナログ信号は、ＡＧＣ増幅器２１２
及びＩＮＰＵＴＭＵＸ２１８を介してＳＵＭ１ＡＭ
Ｐ２２０の第１の端子に送られる。メモリアレイ２３０
に記憶されたメッセージは、ＦＩＬＴＥＲＭＵＸ２２
２を通ってローパスフィルタ２２４に供給される。ロー
パスフィルタ２２４の出力は、ＳＵＭ１ＭＵＸ２３２
を通ってＳＵＭ１ＡＭＰ２２０の第２の端子に印加さ
れる。ＳＵＭ１ＡＭＰ２２０は、ユーザのアナログ信
号をメモリアレイ２３０のアナログ信号と混合して混合
アナログ信号を出力する。この混合アナログ信号は、Ａ
ＮＡＯＵＴＭＵＸ２３４及び増幅器２４２を通ってア
ナログ出力ＡＮＡＯＵＴ＋及びＡＮＡＯＵＴ−に送
られ、リモート側通話者へアップストリーム送信され
る。

【００６１】第２の経路は、リモート側通話者のアナロ
グ信号をメモリアレイ２３０に記録されたメッセージと
混合する動作、及びその混合アナログ信号をユーザに供
給する動作に関与する。この経路には、可変利得増幅器
２１６、メモリアレイ２３０、ＦＩＬＴＥＲＭＵＸ２
２２、ローパスフィルタ２２４、ＳＵＭ２ＡＭＰ２２
６、ＶＯＬＭＵＸ２３６、音量調節回路２３８、ＯＵ
ＴＰＵＴＭＵＸ２４０、及びスピーカドライバ増幅器
２４６（あるいは増幅器２４４）が含まれる。リモート
側通話者のアナログ信号はＡＮＡＩＮ入力で受信さ
れ、可変利得増幅器２１６によって増幅され、ＳＵＭ２
ＡＭＰ２２６の端子に供給される。ＳＵＭ２ＡＭＰ
２２６はリモート側通話者のアナログ信号をメモリアレ
イ２３０に記憶されたメッセージ（ローパスフィルタ２
２４の出力）と混合して、その混合アナログ信号をＶＯ
ＬＭＵＸ２３６を介して音量調節回路２３８に供給す
る。音量調節回路２３８は音量を調整し、その信号をＯ
ＵＴＰＵＴＭＵＸ２４０を介してスピーカを駆動する
ためスピーカドライバ増幅器２４６（あるいは増幅器２
４４）に供給する。すると、ユーザはリモート側通話者
の話と記録メッセージを同時に聞くことができる。

【００６２】図２３は、特定アドレスでデバイス１３０
を全二重再生モードに構成設定するためにＳＰＩ２５０
に発行されるコマンドを示す。図２３において、第１の
コマンドは、コマンドバイトＣＭＤ１と、その後に続く
２バイトのデータＤＡＴＡ１を有する。第２のコマンド
は、コマンドバイトＣＭＤ２と、その後に続く２バイト
のデータＤＡＴＡ２を有する。ＶＯＬ２−ＶＯＬ０フィ
ールド中の文字“ｄ”、“ｅ”及び“ｆ”はアナログ信
号の減衰を設定する。第１及び第２のコマンドはアナロ
グ経路を設定する。コマンドバイトＣＭＤ３及びアドレ
スＡＤＤを含む第３のコマンドは、特定アドレス（例え
ば０Ａ０Ｈｅｘ）で記録動作を開始させる。

【００６３】図２４は、単信再生モードに構成設定され
た本発明のアナログ記録・再生装置１３０を図解したも
のである。このモードは、リモート側通話者との通話
中、ユーザだけがメモリアレイ２３０に記録されたメッ
セージを聞くことができる点以外は、全二重再生モード
と類似している。リモート側通話者はメッセージを聞く
ことができない。このモードは、ユーザが多くのメッセ
ージの中の１つを検索して取り出し、リモート側通話者
のために再生したいが、ユーザが全メッセージを通して
走査する際に他のメッセージをリモート側通話者に聞か
せたくない情況で有用である。また、このモードは、ユ
ーザが、リモート側通話者と電話中に記録メッセージを
聞くことができるように、ユーザ「保留」状態に置かれ
る情況でも有用である。図２４において、アナログ信号
経路は強調表示した線で示されている。この第１の経路
は、マイクロホン入力ＭＩＣ＋及びＭＩＣ−（あるいは
ＡＵＸＩＮ入力）のユーザのアナログ信号を増幅器２
１０及びＡＮＡＯＵＴＭＵＸ２３４を介して増幅器２
４２に送る動作に関与する。この経路は図１４のフィー
ドスルー・モードの第１の経路と同じである。第２の経
路は図２２を参照して説明した第２の経路と同じであ
る。このように、単信再生モードでは、ユーザはリモー
ト側通話者とメモリアレイ２３０に記憶されたメッセー
ジを同時に聞くことができるが、リモート側通話者はユ
ーザのアナログ信号しか聞くことができない。図２５
に、特定アドレス（例えば０Ａ０Ｈｅｘ）でデバイス
１３０を単信再生モードで構成設定するためにＳＰＩ２
５０に発行されるコマンドを示す。

【００６４】図２６は、音声ページャモードで構成設定
された本発明のアナログ記録・再生装置１３０を図解し
たものである。このモードは、音声ページャを本発明の
移動体通信システム１００（図２）に組み込むことが可
能な音声ページャ用途で使用され、あるいはアナログ記
録・再生システム１３０を音声ページャシステム（図示
省略）に組み込むことも可能である。このモードでは、
デジタル情報（例えばデジタルコード化された音声信
号）は、デジタル情報をディジタル‐アナログ変換器に
通してフィルタ処理されていないアナログ信号を供給す
るページャによって受信される。このフィルタ処理され
ていないアナログ信号は次いでシステム１３０のＡＮＡ
ＩＮ入力に印加される。このモードに関係する回路に
は、可変利得増幅器２１６、ＳＵＭ１ＭＵＸ２３２、
ＳＵＭ１ＡＭＰ２２０、ＦＩＬＴＥＲＭＵＸ２２
２、ローパスフィルタ２２４、ＯＵＴＰＵＴＭＵＸ２
４０、及び増幅器２４６（あるいは増幅器２４４）が含
まれる。ＡＮＡＩＮ入力のアナログ信号はローパスフ
ィルタに送られ、これによってフィルタ処理されるす
る。次に、アナログ信号はスピーカを駆動するためのス
ピーカドライバ増幅器２４６を介して出力される。アナ
ログ信号はメモリアレイ２３０に記憶することもでき
る。音声ページャモードでデバイス１３０を構成設定す
るためにＳＰＩ２５０に発行されるコマンドを図２７に
示す。

【００６５】本発明のアナログ記録・再生システムによ
れば、二重通信装置のアナログ経路を制御する際の柔軟
性が得られる。具体的に言うと、本発明のアナログ記録
・再生システムは、ユーザ（マイクロホン及びスピー
カ）とそれ以外の処理ブロック（セルラー・ベースバン
ド・モジュールあるいはセルラー・カーキット・アダプ
タのような）との間のインタフェースを提供するよう構
成されている。アップストリーム及びダウンストリーム
の両方の信号の流れるを制御することによって、本発明
のシステムは二重記録・再生、音声メール機能、メモ記
録のような機能、及びその他の多くの機能を果たすこと
ができる。入出力構成設定の柔軟性によって、本発明の
チップデバイスは広範多用な信号ソースやプロセッサと
のインタフェースを取ることが可能になる。さらに、本
発明のアナログ記録・再生システムによれば、各メッセ
ージ毎の記録／再生継続時間を４つのサンプリング速度
の中の１つに変えられることが可能である。

【００６６】このような機能の統合ないしはインティグ
レーションによって、従来実現不可能であった価値と柔
軟性を付加される。これは、ユーザ構成設定可能なアナ
ログ処理ブロックを提供することによって達成される。
これらのアナログ処理ブロックは、例えば、２つの信号
ソースを混合できる加算増幅器、信号の複数段階の減衰
させることができる音量調節回路等が含まれる。

【００６７】また、本発明のアナログ記録・再生システ
ムによれば、外部コンポーネントが最小限で済む柔軟性
に優れたインタフェースが得られる。ＡＧＣあるいは固
定利得機能付きの低信号レベルの差動マイクロホン入
力、回線レベル信号とのインタフェースを取るための４
つの利得セッティングを有する補助入力、及び出力ドラ
イバとのインタフェースを取るための４つの利得セッテ
ィングための高レベルアナログ入力を含めて、多数の入
力が利用可能である。また、二重の信号流れが得られる
よう、多数の出力が利用可能である。これらの出力とし
ては、他の処理ブロック（例えばセルラー・ベースバン
ド・モジュール）に高品質のオーディオ信号を送るため
の差動アナログ出力、スピーカドライバ出力、及び補助
的出力デバイス（例えばセルラー・カーキット）とのイ
ンタフェースを取るための補助出力がある。

【００６８】また、本発明のアナログ記録・再生システ
ムは、携帯電話、留守番電話、ポータブル機器等のよう
なシステムへの統合実装を簡単化し、かつ促進する。本
発明に基づくデバイスは、低電力消費で電源電圧が低く
（例えば３ボルト）、より長いバッテリー寿命が得ら
れ、これは携帯電話用途及びその他のポータブル機器用
途においては決定的に重要な長所となる。

【００６９】本発明は、全面的に集積化されたプログラ
ム可能信号インタフェースと高度に構成設定可能な音声
経路を組み合わせることによって、フレキシビリティを
最大にすると共に、全てのワイヤレス及びコードレス・
チップセットによるシステム統合を容易にするものであ
る。これによれば、移動体遠距離通信用グローバルシス
テム（“ＧＳＭ”）であるか、時分割多重アクセス
（“ＴＤＭＡ”）であるか、あるいは符号分割多重アク
セス（“ＣＤＭＡ”）であるかに関わらず、使用される
デジタル技術のためのフレキシブルな音声機能チップが
得られる。本発明のハードウェア／ソフトウェアの「差
込式」とも言うべき簡単さのため、携帯電話メーカーは
製品を従来より早く市場に出すことが可能になる。（ア
ナログ及びデジタル）の携帯電話送受話器のに加えて、
本発明の他の用途としては、ワイヤレス加入者線用送受
話器、留守番電話機、コードレスホン、交通情報のよう
な車載通信機器、ナビゲーションシステム用の記憶装置
−音声インタフェース、ポケットレコーダ／プログラム
可能デジタル手帳、口述録音機器、翻訳者、保留時ＢＧ
Ｍシステム等々がある。

【００７０】以上、本発明の特定の実施形態を添付図面
に示し、これに基づいて詳細に説明したが、このような
実施形態はもっぱら例示説明のためのものであって、広
義における本発明を限定するものではないということ、
及び当業者ならば他の様々な修正態様を想到することが
可能であるから、本発明は本願で開示説明した特定の構
造及び構成に限定されるものではないということは理解
されよう。

【図面の簡単な説明】

【図１】従来技術のアナログ記録・再生システムを用
いた移動体通信システムのブロック図である。

【図２】本発明の一実施形態のアナログ記録・再生シス
テムを採用した一例のシステムを示すブロック図であ
る。

【図３】図２における本発明の一実施形態のアナログ
記録・再生システムを示すブロック図である。

【図４】本発明の一実施形態によるＳＰＩの一部を示
すブロック図である。

【図５】上記ＳＰＩによって受信され、あるいは発生
する種々の信号のタイミングを示す一例のタイミング図
である。

【図６】本発明の一実施形態によるコンフィギュレー
ション・レジスタの制御ビットのマッピングを図解した
説明図である。

【図７】本発明のアナログ記録・再生システム内にあ
る回路の詳細図であり、システム内のそれらの回路を制
御するコンフィギュレーション・レジスタ制御ビットも
併せて示されている。

【図８】本発明のアナログ記録・再生システム内にあ
る回路の詳細図であり、システム内のそれらの回路を制
御するコンフィギュレーション・レジスタ制御ビットも
併せて示されている。

【図９】本発明のアナログ記録・再生システム内にあ
る回路の詳細図であり、システム内のそれらの回路を制
御するコンフィギュレーション・レジスタ制御ビットも
併せて示されている。

【図１０】本発明のアナログ記録・再生システム内に
ある回路の詳細図であり、システム内のそれらの回路を
制御するコンフィギュレーション・レジスタ制御ビット
も併せて示されている。

【図１１】本発明のアナログ記録・再生システム内に
ある回路の詳細図であり、システム内のそれらの回路を
制御するコンフィギュレーション・レジスタ制御ビット
も併せて示されている。

【図１２】本発明のアナログ記録・再生システム内に
ある回路の詳細図であり、システム内のそれらの回路を
制御するコンフィギュレーション・レジスタ制御ビット
も併せて示されている。

【図１３】本発明のアナログ記録・再生システム内に
ある回路の詳細図であり、システム内のそれらの回路を
制御するコンフィギュレーション・レジスタ制御ビット
も併せて示されている。

【図１４】フィードスルー・モードで構成設定された
本発明のアナログ記録・再生装置の回路図、及びＳＰＩ
をフィードスルー・モードで構成設定するために出され
るコマンドの説明図である。

【図１５】フィードスルー・モードで構成設定された
本発明のアナログ記録・再生装置の回路図、及びＳＰＩ
をフィードスルー・モードで構成設定するために出され
るコマンドの説明図である。

【図１６】記録モードで構成設定された本発明のアナ
ログ記録・再生装置の回路図、及びＳＰＩを記録モード
で構成設定するために出されるコマンドの説明図であ
る。

【図１７】記録モードで構成設定された本発明のアナ
ログ記録・再生装置の回路図、及びＳＰＩを記録モード
で構成設定するために出されるコマンドの説明図であ
る。

【図１８】送出メッセージ再生モードで構成設定され
た本発明のアナログ記録・再生装置の回路図、及びＳＰ
Ｉを送出メッセージ再生モードで構成設定するため出さ
れるコマンドの説明図である。

【図１９】送出メッセージ再生モードで構成設定され
た本発明のアナログ記録・再生装置の回路図、及びＳＰ
Ｉを送出メッセージ再生モードで構成設定するため出さ
れるコマンドの説明図である。

【図２０】全二重記録モードで構成設定された本発明
のアナログ記録・再生装置の回路図、及びＳＰＩを全二
重記録モードで構成設定するために出されるコマンドの
説明図である。

【図２１】全二重記録モードで構成設定された本発明
のアナログ記録・再生装置の回路図、及びＳＰＩを全二
重記録モードで構成設定するために出されるコマンドの
説明図である。

【図２２】全二重再生モードで構成設定された本発明
のアナログ記録・再生装置の回路図、及びＳＰＩを全二
重再生モードで構成設定するために出されるコマンドの
説明図である。

【図２３】全二重再生モードで構成設定された本発明
のアナログ記録・再生装置の回路図、及びＳＰＩを全二
重再生モードで構成設定するために出されるコマンドの
説明図である。

【図２４】単信再生モードで構成設定された本発明の
アナログ記録・再生装置の回路図、及びＳＰＩを単信再
生モードで構成設定するために出されるコマンドの説明
図である。

【図２５】単信再生モードで構成設定された本発明の
アナログ記録・再生装置の回路図、及びＳＰＩを単信再
生モードで構成設定するために出されるコマンドの説明
図である。

【図２６】音声ページャモードで構成設定された本発
明のアナログ記録・再生装置の回路図、及びＳＰＩを音
声ページャモードで構成設定するために出されるコマン
ドの説明図である。

【図２７】音声ページャモードで構成設定された本発
明のアナログ記録・再生装置の回路図、及びＳＰＩを音
声ページャモードで構成設定するために出されるコマン
ドの説明図である。

【符号の説明】１００システム、１１０ベースバンド回路、１２０
高周波インターフェース、１２２アンテナ、１３０
アナログ記録・再生システム、１３６携帯電話送受
話器、１４０マイクロコントローラ。

フロントページの続き (72)発明者サリール・ブイ・アウセアアメリカ合衆国・94065・カリフォルニア州・レッドウッドシティ・ファイブマンダレーコート・（番地なし) (72)発明者ローレンス・ディー・エングアメリカ合衆国・94062・カリフォルニア州・レッドウッドシティ・ハイドストリート・105 (72)発明者ピーター・ホルツマンアメリカ合衆国・95008・カリフォルニア州・キャンベル・ウィルトンドライブ・３番・161 (72)発明者オリバー・シイ・カオアメリカ合衆国・95014・カリフォルニア州・カパティーノ・プラネリッジアヴェニュ・1203番・19500 (72)発明者カール・アール・パーマーアメリカ合衆国・95032・カリフォルニア州・ロスガトス・パセオローラ・106 (72)発明者アディッチャ・レイナアメリカ合衆国・95051・カリフォルニア州・サンタクララ・バッキンガムドライブ・132番・100

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリアレイと；第１及び第２
の入力増幅器にそれぞれ接続された第１及び第２の入力
と；第１及び第２の出力増幅器にそれぞれ接続された第
１及び第２の出力と；該第１及び第２の入力増幅器、該
第１及び第２の出力増幅器、及び該メモリアレイに接続
された加算増幅器と；を具備したことを特徴とするアナ
ログ記録・再生システム。
【請求項２】コンフィギュレーション・レジスタをさ
らに具備したことを特徴とする請求項１記載のアナログ
記録・再生システム。
【請求項３】上記第１の入力及び上記第１の出力増幅
器に接続された第３の入力増幅器をさらに具備したこと
を特徴とする請求項１記載のアナログ記録・再生システ
ム。
【請求項４】上記第３の入力増幅器が固定利得増幅器
であることを特徴とする請求項３記載のアナログ記録・
再生システム。
【請求項５】上記加算増幅器が、上記コンフィギュレ
ーション・レジスタの１つ以上の制御ビットに応答し
て、一方または他方の入力を出力に通過させるか、ある
いは両方の入力を混合して混合出力を供給することを特
徴とする請求項２記載のアナログ記録・再生システム。
【請求項６】上記第２の入力増幅器が、上記コンフィ
ギュレーション・レジスタの１つ以上の制御ビットに応
答して上記第２の入力を複数のレベルの中の１つに増幅
するための可変利得増幅器であることを特徴とする請求
項２記載のアナログ記録・再生システム。
【請求項７】上記加算増幅器とメモリアレイとの間に
接続されたローパスフィルタをさらに具備したことを特
徴とする請求項１記載のアナログ記録・再生システム。
【請求項８】上記ローパスフィルタ及び上記メモリア
レイに接続された第２の加算増幅器をさらに具備したこ
とを特徴とする請求項７記載のアナログ記録・再生シス
テム。
【請求項９】上記第２の入力増幅器及び上記第２の出
力増幅器に接続された音量調節回路をさらに具備したこ
とを特徴とする請求項２記載のアナログ記録・再生シス
テム。
【請求項１０】上記メモリアレイに接続されていて、
上記コンフィギュレーション・レジスタの１つ以上のビ
ットに応答して複数のサンプリング速度の中の１つの速
度を該メモリアレイに供給するクロック回路をさらに具
備したことを特徴とする請求項２記載のアナログ記録・
再生システム。
【請求項１１】コンフィギュレーション・レジスタの
１つ以上のビットに応答して、上記第１の入力のアナロ
グ信号を記録するよう構成設定され、上記信号経路が、
上記第１の増幅器、該アナログ信号に通過させる加算増
幅器、及びメモリアレイを含ことを特徴とする請求項２
記載のアナログ記録・再生システム。
【請求項１２】上記コンフィギュレーション・レジス
タのビットに応答して、（ｉ）上記第１の入力の第１の
アナログ信号を第１のアナログ経路を介して上記第１の
出力に通過させると共に、（ii）上記第２の入力の第２
のアナログ信号を第２のアナログ経路を介して上記第２
の出力に通過させるよう構成設定されることを特徴とす
る請求項２記載のアナログ記録・再生システム。
【請求項１３】上記第１のアナログ経路が上記第１の
入力増幅器及び出力増幅器を含み、上記第２のアナログ
経路が上記第２の入力増幅器及び出力増幅器を含むこと
を特徴とする請求項１２記載のアナログ記録・再生シス
テム。
【請求項１４】さらに、上記メモリアレイ中の上記第
１と第２のアナログ信号の混合アナログ信号を第３のア
ナログ経路を通して記録するよう構成設定されることを
特徴とする請求項１２記載のアナログ記録・再生システ
ム。
【請求項１５】上記第３のアナログ経路が、上記第１
と第２のアナログ信号を混合して混合信号を供給する加
算増幅器、及び該混合信号を記憶するメモリアレイを含
むこと特徴とする請求項１４記載のアナログ記録・再生
システム。
【請求項１６】上記コンフィギュレーション・レジス
タの１つ以上のビットに応答して、上記メモリアレイに
記憶されたアナログ信号をアナログ経路を介して上記第
１の出力へ、かつその代替として第２の出力へ送るよう
構成設定されることを特徴とする請求項２記載のアナロ
グ記録・再生システム。
【請求項１７】上記アナログ経路が、上記メモリアレ
イ、ローパスフィルタ、上記加算増幅器、及び上記第１
の出力増幅器かつその代替として上記第２の出力増幅器
を含むことを特徴とする請求項１６記載のアナログ記録
・再生システム。
【請求項１８】コンフィギュレーション・レジスタの
１つ以上のビットに応答して、（ｉ）上記第１の入力の
第１のアナログ信号を第１のアナログ経路を介して上記
第１の出力に送り、（ii）上記第２の入力の第２のアナ
ログ信号を上記メモリアレイに記憶された第３のアナロ
グ信号と混合し、その混合アナログ信号を第２のアナロ
グ経路を介して上記第２の出力へ通過させるよう構成設
定されることを特徴とする請求項２記載のアナログ記録
・再生システム。
【請求項１９】上記第１のアナログ経路が上記第１の
入力増幅器及び出力増幅器を含み、上記第２のアナログ
経路が上記第２の入力増幅器、上記メモリアレイ、上記
加算増幅器、及び上記第２の出力増幅器を含むことを特
徴とする請求項１８記載のアナログ記録・再生システ
ム。
【請求項２０】上記コンフィギュレーション・レジス
タの１つ以上のビットに応答して、上記第２のアナログ
経路が上記加算増幅器及び第２の出力増幅器に接続され
た音量調節回路で、上記混合アナログ信号を複数のレベ
ルの中の１つに減衰させる音量調節回路をさらに含むこ
とを特徴とする請求項１９記載のアナログ記録・再生シ
ステム。
【請求項２１】上記第１の加算増幅器に、上記第２の
入力増幅器、及び上記第２の出力増幅器に接続接続され
た第２の加算増幅器をさらに具備したことを特徴とする
請求項２記載のアナログ記録・再生システム。
【請求項２２】上記コンフィギュレーション・レジス
タの１つ以上のビットに応答して、（ｉ）上記第１の入
力の第１のアナログ信号をメモリアレイに記憶された第
２のアナログ信号と混合して第１の混合信号を得、該第
１の混合信号を第１のアナログ経路を介して上記第１の
出力に送り、（ii）上記第２の入力の第３のアナログ信
号を上記第２のアナログ信号と混合して第２の混合信号
を得、該第２の混合信号を第２のアナログ経路を介して
該第２の出力に送るよう構成設定されることを特徴とす
る請求項２１記載のアナログ記録・再生システム。
【請求項２３】上記第１のアナログ経路が上記第１の
入力増幅器、上記加算増幅器、上記メモリアレイ、及び
上記第１の出力増幅器を含み、上記第２のアナログ経路
が上記第２の入力増幅器、上記メモリアレイ、上記第２
の加算増幅器、及び上記第２の出力増幅器を含むことを
特徴とする請求項２２記載のアナログ記録・再生システ
ム。
【請求項２４】上記不揮発性メモリアレイが、行列状
に配列されたマルチレベル・フラッシュメモリセルを有
することを特徴とする請求項１記載のアナログ記録・再
生システム。
【請求項２５】信号を送受するための第１のインタフ
ェース、及び入力と出力を有する第２のインタフェース
を具備する回路と；該回路に接続されたデバイスで、不揮発性メモリアレイと、それぞれ第１及び第２の入力増幅器に接続された第１及
び第２の入力で、そのどちらか一方が該回路の該第２の
インタフェースの該出力に接続された第１及び第２の入
力と、それぞれ第１及び第２の出力増幅器に接続された第１及
び第２の出力で、そのどちらか一方が該回路の該第２の
インタフェースの該入力に接続された第１及び第２の出
力と、該第１及び第２の入力増幅器、該第１及び第２の出力増
幅器、及び該メモリアレイに接続された加算増幅器と、
を有するデバイスと；該回路及び該デバイスに接続され
たマイクロコントローラと；を具備したことを特徴とす
るシステム。
【請求項２６】上記回路がベースバンド回路であり、
該ベースバンド回路の該第１のインタフェースに接続さ
れた高周波回路がさらに具備されていることを特徴とす
る請求項２５記載のシステム。
【請求項２７】上記回路が、電話線とのインタフェー
スを取るための電話線インタフェース回路であることを
特徴とする請求項２５記載のシステム。
【請求項２８】ベースバンド回路及び該ベースバンド
回路に接続されたマイクロコントローラを具備する移動
体通信システムにおけるアナログ記録・再生装置におい
て：行列状に配列されたメモリセルを有するメモリアレ
イと；それぞれ第１及び第２の入力増幅器に接続された
第１及び第２の入力と；それぞれ第１及び第２の出力増
幅器に接続された第１及び第２の出力と；該第１及び第
２の入力増幅器、該第１及び第２の出力増幅器、及び該
メモリアレイに接続された加算増幅器と；該第１の入力
増幅器及び出力増幅器と該加算増幅器に接続された第１
のセレクタと；該第２の入力増幅器及び出力増幅器と該
加算増幅器に接続された第２のセレクタと；コンフィギ
ュレーション・レジスタと；を具備したことを特徴とす
るアナログ記録・再生装置。
【請求項２９】上記コンフィギュレーション・レジス
タの１つ以上のビットに応答して、上記加算増幅器がそ
れぞれ上記第１及び第２の入力の第１の及び第２のアナ
ログ信号を混合して混合信号を供給することを特徴とす
る請求項２８記載のアナログ記録・再生装置。
【請求項３０】上記混合信号が上記メモリアレイに記
憶されことを特徴とする請求項２９記載のアナログ記録
・再生装置。
【請求項３１】上記コンフィギュレーション・レジス
タの１つ以上のビットに応答して、上記加算増幅器が上
記第１及び第２の入力のどちらか１つの第１のアナログ
信号を上記メモリアレイに記憶された第２のアナログ信
号と混合して混合信号を供給することを特徴とする請求
項２８記載のアナログ記録・再生装置。
【請求項３２】上記コンフィギュレーション・レジス
タの１つ以上のビットに応答して、上記第１のセレクタ
が上記混合信号を上記第１の出力に接続させることを特
徴とする請求項３１記載のアナログ記録・再生装置。
【請求項３３】上記コンフィギュレーション・レジス
タの１つ以上のビットに応答して、上記第２のセレクタ
が上記混合信号を上記第２の出力に接続させることを特
徴とする請求項３１記載アナログ記録・再生装置。
【請求項３４】上記コンフィギュレーション・レジス
タの１つ以上のビットに応答して、上記第１のセレクタ
が上記第１の出力増幅器を通って第１の出力に接続され
る第１の入力増幅器あるいは加算増幅器の出力を選択す
ることを特徴とする請求項２８記載のアナログ記録・再
生装置。
【請求項３５】上記コンフィギュレーション・レジス
タの１つ以上のビットに応答して、上記第２のセレクタ
が上記第２の出力増幅器を通って第２の出力に接続され
る第２の入力増幅器あるいは加算増幅器の出力を選択す
ることを特徴とする請求項２８記載のアナログ記録・再
生装置。