JPH05114683A - Semiconductor package with ultra-multiple leads - Google Patents
Semiconductor package with ultra-multiple leadsInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、超多ピン半導体パッケ
ージに関する。FIELD OF THE INVENTION The present invention relates to a super multi-pin semiconductor package.
【０００２】[0002]
【従来の技術】従来の半導体パッケージにおいて、半導
体集積回路の大規模集積化に伴って、数多くの外部リー
ドを設けることが必要になり、それに応えるため、矩形
状の半導体パッケージの２辺に外部リードを設けるデュ
アルインラインパッケージ（ＤＩＰ）から、４辺に外部
リードを設けるクウァッドフラットパッケージ（ＱＦ
Ｐ）へと、外部リードを設ける辺の長さを延長すること
が考えられた。2. Description of the Related Art In a conventional semiconductor package, it is necessary to provide a large number of external leads along with the large scale integration of a semiconductor integrated circuit. In order to meet such demand, external leads are provided on two sides of a rectangular semiconductor package. From dual in-line package (DIP) to quad flat package (QF) with external leads on four sides
It has been considered to extend the length of the side where the external lead is provided to P).
【０００３】しかしながら、半導体パッケージを大型化
することはできないため、外部リードの数をより増加す
るためには、外部リードおよびそれに接続される内部リ
ードの間隔を狭くすることによって対応せざるを得なか
った。However, since the semiconductor package cannot be increased in size, in order to increase the number of external leads, it is inevitable to reduce the distance between the external leads and the internal leads connected thereto. It was
【０００４】図５は、従来のクウァッドフラットパッケ
ージの斜視図である。この図において、２１はパッケー
ジ本体、２２は外部リードである。FIG. 5 is a perspective view of a conventional quad flat package. In this figure, 21 is a package body and 22 is an external lead.
【０００５】このクウァッドフラットパッケージにおい
ては、半導体集積回路チップを収容するパッケージ本体
２１の４辺に一段のリードフレームから形成した外部リ
ード２２が設けられており、表面実装技術（ＳＭＴ）等
によって配線基板上に実装されていた。また、外部リー
ドの間隔の余裕を持たせるために、リードを上下２段に
配置することも考えられた。In this quad flat package, external leads 22 formed of a one-step lead frame are provided on four sides of a package body 21 for accommodating a semiconductor integrated circuit chip, and wiring is performed by surface mounting technology (SMT) or the like. It was mounted on the board. Further, it has been considered to arrange the leads in upper and lower two stages in order to allow a space between the external leads.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、単一方
向に設ける外部リードの数とその間隔には、これを実装
する場合の外部リード間の短絡の発生等を考えると、自
ずから限界があり、また、新しい形式の半導体パッケー
ジを開発する際にも、半導体集積回路チップにおけるボ
ンディングパッドの位置が制約条件となり、画期的なも
のを作ることができなかった。However, the number of external leads provided in a single direction and the spacing between them are naturally limited in consideration of the occurrence of short circuits between the external leads when mounting them, and Even when developing a new type of semiconductor package, the position of the bonding pad on the semiconductor integrated circuit chip was a constraint, and it was not possible to make a breakthrough.
【０００７】さらに、技術の現状からみて、内部リード
の間隔の狭小化にも限界があり、それに伴い搭載可能な
半導体集積回路チップの小型化にも制約があった。ま
た、外部リードを２段に配置する方法を採用しても、半
導体集積回路チップのボンディングパッドの間隔の狭小
化に限界があるため外部リードの間隔を狭小化してリー
ド数を増加することに限界があった。Further, in view of the current state of the technology, there is a limit to the narrowing of the interval between the internal leads, and accordingly, there is a restriction to the miniaturization of the semiconductor integrated circuit chip that can be mounted. Further, even if the method of arranging the external leads in two stages is adopted, there is a limit to the reduction of the spacing between the bonding pads of the semiconductor integrated circuit chip, and therefore the limitation of the spacing between the external leads to increase the number of leads. was there.
【０００８】本発明は、これらの諸問題を解決し、外部
リードおよび内部リードのピッチを狭小化することなく
外部リードの数を増加することができる超多リード半導
体パッケージを提供することを目的とする。An object of the present invention is to solve these problems and to provide an ultra-multi-lead semiconductor package capable of increasing the number of external leads without narrowing the pitch of external leads and internal leads. To do.
【０００９】[0009]
【課題を解決するための手段】本発明にかかる超多リー
ド半導体パッケージにおいては、半導体集積回路チップ
の表面に形成された配線層と該チップの裏面の間が電気
的に接続され、該チップの表面に形成された配線層の接
続点、および、表面に形成された配線層から裏面に引き
出された接続点と、複数段に配置されたリードの間が電
気的に接続されている構成を採用した。In the super multi-lead semiconductor package according to the present invention, the wiring layer formed on the front surface of the semiconductor integrated circuit chip and the back surface of the chip are electrically connected, and Adopts a configuration in which the connection points of the wiring layer formed on the front surface, the connection points drawn from the wiring layer formed on the front surface to the back surface, and the leads arranged in multiple stages are electrically connected. did.
【００１０】この場合、半導体集積回路チップの表面に
形成された配線層と該チップの裏面の間を電気的に接続
する手段として、該チップを貫通するトレンチ内に導電
材料が充填された構造を採用した。In this case, as a means for electrically connecting the wiring layer formed on the surface of the semiconductor integrated circuit chip and the back surface of the chip, a structure in which a conductive material is filled in a trench penetrating the chip is used. Adopted.
【００１１】また、この場合、半導体集積回路チップの
表面に形成された配線層の接続点、および、表面に形成
された配線層から裏面に引き出された接続点と電気的に
接続されるリードの少なくとも一つとして、リードフレ
ーム、あるいは、リードフレームとボンディングワイヤ
を採用した。Further, in this case, the leads electrically connected to the connection points of the wiring layer formed on the front surface of the semiconductor integrated circuit chip and the connection points drawn from the wiring layer formed on the front surface to the back surface. At least one of them is a lead frame or a lead frame and a bonding wire.
【００１２】[0012]
【作用】本発明において採用した、半導体集積回路チッ
プの表裏面に回路の接続点を形成し、この表裏の接続点
と複数段に配置したリードの間を電気的に接続する構成
を採用することによって、リードの間隔をさほど狭小化
しなくとも、リードの数を格段に増加することができ
る。According to the present invention, a circuit connecting point is formed on the front and back surfaces of the semiconductor integrated circuit chip, and the connecting points on the front and back are electrically connected to the leads arranged in a plurality of stages. Thus, the number of leads can be significantly increased without narrowing the lead spacing.
【００１３】[0013]
【実施例】以下、本発明の第１実施例を説明する。 （第１実施例）図１は、本発明の第１実施例の超多リー
ド半導体パッケージの要部断面図である。この図におい
て、１は半導体集積回路チップ、２は配線層、３はトレ
ンチ、４は絶縁膜、５は導電材料、６ははんだ材、７は
バンプ、８は上段リードフレーム、９は下段リードフレ
ーム、１０はボンディングワイヤである。EXAMPLE A first example of the present invention will be described below. (First Embodiment) FIG. 1 is a sectional view of the essential parts of a super multi-lead semiconductor package according to the first embodiment of the present invention. In this figure, 1 is a semiconductor integrated circuit chip, 2 is a wiring layer, 3 is a trench, 4 is an insulating film, 5 is a conductive material, 6 is a solder material, 7 is a bump, 8 is an upper lead frame, and 9 is a lower lead frame. 10 is a bonding wire.
【００１４】この図において、半導体集積回路チップ１
の表面側の接続構造Ａと、裏面側の接続構造Ｂは必ずし
も同一のトレンチ３の表裏側を示しているのではなく、
異なるトレンチ３の表面側の接続構造と裏面側の接続構
造をも示している。In this figure, a semiconductor integrated circuit chip 1
The connection structure A on the front surface side and the connection structure B on the back surface side do not necessarily indicate the same front and back sides of the trench 3.
The connection structure on the front surface side and the connection structure on the back surface side of different trenches 3 are also shown.
【００１５】この実施例の超多リード半導体パッケージ
においては、半導体集積回路チップ１にトレンチ３が形
成され、このトレンチ３の周壁に熱酸化等によって絶縁
膜４が形成され、その中に導電材料５が充填されて、表
面に形成された配線層２と半導体集積回路チップ１の裏
面との間に導電路が形成されている。In the super multi-lead semiconductor package of this embodiment, a trench 3 is formed in the semiconductor integrated circuit chip 1, an insulating film 4 is formed on the peripheral wall of the trench 3 by thermal oxidation or the like, and a conductive material 5 is formed therein. Are filled with a conductive path is formed between the wiring layer 2 formed on the front surface and the back surface of the semiconductor integrated circuit chip 1.
【００１６】そして上面の配線層２のパッドと、上下２
段に配置したリードフレームのうちの上段リードフレー
ム８のリードの内端の間がボンディングワイヤ１０によ
って接続され、半導体集積回路チップ１の裏面に突出し
たトレンチ３内の導電材料５と下段リードフレーム９の
バンプ７の間がはんだ材６によって直接接続されてい
る。The pads of the wiring layer 2 on the upper surface and the upper and lower 2
Bonding wires 10 connect the inner ends of the leads of the upper lead frame 8 among the lead frames arranged in a row, and the conductive material 5 in the trench 3 protruding to the back surface of the semiconductor integrated circuit chip 1 and the lower lead frame 9 are connected. The bumps 7 are directly connected by the solder material 6.
【００１７】トレンチ３内の導電材料５は、ＣＶＤ法に
よって形成された導電性多結晶シリコン、メッキあるい
はスパッタリングによって形成された金属材料等従来か
ら知られている接続技術を適宜用いることができる。As the conductive material 5 in the trench 3, a conventionally known connection technique such as conductive polycrystalline silicon formed by a CVD method, a metal material formed by plating or sputtering can be appropriately used.
【００１８】この場合、上記のように、半導体集積回路
チップ１の表面側の接続構造Ａと裏面側の接続構造Ｂが
同一のトレンチ３であり、実装を容易にするために、同
一の接続点から上下段のリードフレーム８、９に並列し
て引き出すこともできるが、配線層２の接続点と上段リ
ードフレームの内端８をＡに示すようにボンディングワ
イヤ１０によって接続し、隣接する配線層２の接続点か
らＢに示すようにトレンチ３内の導電材料５によって裏
面に引出して下段リードフレーム９に接続することによ
って、内部リードおよび外部リードの間隔に余裕を持た
せることもできる。In this case, as described above, the connection structure A on the front surface side and the connection structure B on the back surface side of the semiconductor integrated circuit chip 1 are the same trench 3, and the same connection point is provided to facilitate mounting. It is also possible to pull out from the upper and lower lead frames 8 and 9 in parallel with each other, but the connection point of the wiring layer 2 and the inner end 8 of the upper lead frame are connected by a bonding wire 10 as shown in A, and adjacent wiring layers are connected. As shown in B from the connection point of 2, the conductive material 5 in the trench 3 is drawn to the back surface and connected to the lower lead frame 9, so that a space can be provided between the inner lead and the outer lead.
【００１９】図２は、本発明の第１実施例の超多リード
半導体パッケージの要部平面図である。この図において
使用した符号は図１において説明されている。FIG. 2 is a plan view of the essential parts of the super multi-lead semiconductor package of the first embodiment of the present invention. The reference numerals used in this figure are explained in FIG.
【００２０】この図に示されたものは、図１に示したも
のと同じこの実施例の超多リード半導体パッケージにお
いては、半導体集積回路チップ１にトレンチ３が形成さ
れ、このトレンチ３の周壁に絶縁膜４が形成され、その
中に導電材料５が充填されており、この導電材料５と上
面に形成した配線層２が接続されている。In the super multi-lead semiconductor package of this embodiment, which is the same as that shown in FIG. 1, a trench 3 is formed in a semiconductor integrated circuit chip 1 and a peripheral wall of the trench 3 is shown in FIG. An insulating film 4 is formed, and a conductive material 5 is filled therein, and the conductive material 5 is connected to the wiring layer 2 formed on the upper surface.
【００２１】そしてこの図の上下のトレンチ３内の導電
材料５にはボンディングワイヤ１０を接続するためのパ
ッドが形成されており、中間のトレンチ３内の導電材料
５は導電材料５によって裏面に引き出されるため、この
部分にパッドを形成せず、可能な限り小面積にして、相
互間の間隔の余裕を得ている。Pads for connecting the bonding wires 10 are formed on the conductive material 5 in the upper and lower trenches 3 in this figure, and the conductive material 5 in the middle trench 3 is pulled out to the back surface by the conductive material 5. Therefore, the pad is not formed in this portion, and the area is made as small as possible to obtain a margin for the mutual space.
【００２２】図３は、本発明の第１実施例の超多リード
半導体パッケージの断面図である。この図において、１
１が接続ピン、１２がパッケージである他は図１におい
て説明したものと同様である。FIG. 3 is a sectional view of the super multi-lead semiconductor package of the first embodiment of the present invention. In this figure, 1
It is the same as that described in FIG. 1 except that 1 is a connection pin and 12 is a package.
【００２３】この図に示された超多リード半導体パッケ
ージにおいては、図１および図２によって要部を説明し
た構造のほか、全体がセラミック等のパッケージ１２に
収容され、下段リードフレーム９から接続ピン１１によ
って下方に引き出されている構造が示されている。In the super multi-lead semiconductor package shown in this figure, in addition to the structure described with reference to FIGS. 1 and 2, the whole is housed in a package 12 made of ceramic or the like, and the lower lead frame 9 is connected to connecting pins. The structure is shown drawn down by 11.
【００２４】図４は、本発明の第１実施例の超多リード
半導体パッケージの斜視図である。この図における符号
は図１および図２において説明されている。FIG. 4 is a perspective view of the super multi-lead semiconductor package of the first embodiment of the present invention. The reference numerals in this figure are described in FIGS. 1 and 2.
【００２５】本発明の第１実施例にかかるこのクウァッ
ドフラットパッケージにおいては、半導体集積回路チッ
プを収容するパッケージ本体１２の４辺に上段リードフ
レームにより形成された外部リード８、および、下段リ
ードフレーム９に接続された接続ピン１１が形成されて
おり、従来の一段のリードフレームを用いたクウァッド
フラットパッケージに比較すると、リードの間隔を同一
と仮定すると２倍のリードを設けることができる。In the quad flat package according to the first embodiment of the present invention, the external leads 8 formed by the upper lead frames and the lower lead frames are formed on the four sides of the package body 12 for accommodating the semiconductor integrated circuit chip. Connection pins 11 connected to 9 are formed, and as compared with a quad flat package using a conventional one-stage lead frame, assuming that the lead intervals are the same, double leads can be provided.
【００２６】（第２実施例）第１実施例においては、半
導体集積回路チップに形成された回路の全ての接続点に
トレンチを形成したものとして説明しているが、表面の
配線層を裏面から引き出す箇所のみにトレンチを形成す
ることもできる。(Second Embodiment) In the first embodiment, it is described that trenches are formed at all connection points of the circuit formed on the semiconductor integrated circuit chip. It is also possible to form the trench only in the portion to be pulled out.
【００２７】（第３実施例）第１実施例においては、半
導体集積回路チップのパッドを該チップの周辺だけに形
成しているものとして説明しているが、チップの周辺だ
けでなくチップの中央部側にもパッドを形成することが
できる。この構成を採用すると、チップ内のパッドの密
度を下げることができる。(Third Embodiment) In the first embodiment, the pad of the semiconductor integrated circuit chip is described as being formed only in the periphery of the chip, but not only in the periphery of the chip but also in the center of the chip. The pad can be formed on the side of the part. If this structure is adopted, the density of the pads in the chip can be reduced.
【００２８】[0028]
【発明の効果】以上説明したように、本発明によれば、
従来のと同じリード間隔でより多くの外部リードを設け
ることができ、また、内部リードと半導体集積回路チッ
プとの接続が該チップの表裏双方から可能であるため、
接続点の間隔が狭い場合でも、従来のワイヤボンディン
グやリードフレームで対応可能になり、半導体集積回路
用のパッケージの多ピン化に寄与するところが大きい。As described above, according to the present invention,
Since more external leads can be provided with the same lead spacing as in the conventional case, and the connection between the internal leads and the semiconductor integrated circuit chip is possible from both front and back sides of the chip,
Even if the distance between the connection points is narrow, the conventional wire bonding or lead frame can be used, which greatly contributes to the increase in the number of pins of the package for the semiconductor integrated circuit.
【図１】本発明の第１実施例の超多リード半導体パッケ
ージの要部断面図である。FIG. 1 is a sectional view of essential parts of a super multi-lead semiconductor package according to a first embodiment of the present invention.
【図２】本発明の第１実施例の超多リード半導体パッケ
ージの要部平面図である。FIG. 2 is a plan view of essential parts of a super multi-lead semiconductor package according to the first embodiment of the present invention.
【図３】本発明の第１実施例の超多リード半導体パッケ
ージの断面図である。FIG. 3 is a cross-sectional view of the super multi-lead semiconductor package of the first embodiment of the present invention.
【図４】本発明の第１実施例の超多リード半導体パッケ
ージの斜視図である。FIG. 4 is a perspective view of a super multi-lead semiconductor package according to a first embodiment of the present invention.
【図５】従来のクウァッドフラットパッケージの斜視図
である。FIG. 5 is a perspective view of a conventional quad flat package.
１ 半導体集積回路チップ ２ 配線層 ３ トレンチ ４ 絶縁膜 ５ 導電材料 ６ はんだ材 ７ バンプ ８ 上段リードフレーム ９ 下段リードフレーム １０ ボンディングワイヤ １１ 接続ピン １２ パッケージ 1 Semiconductor Integrated Circuit Chip 2 Wiring Layer 3 Trench 4 Insulating Film 5 Conductive Material 6 Solder Material 7 Bump 8 Upper Lead Frame 9 Lower Lead Frame 10 Bonding Wire 11 Connection Pin 12 Package
Claims (4)
た配線層と該チップの裏面の間が電気的に接続され、該
チップの表面に形成された配線層の接続点、および、表
面に形成された配線層から裏面に引き出された接続点
と、複数段に配置されたリードの間が電気的に接続され
ていることを特徴とする超多リード半導体パッケージ1. A wiring layer formed on a front surface of a semiconductor integrated circuit chip and a back surface of the chip are electrically connected to each other, and a connection point of a wiring layer formed on a front surface of the chip, and a connection point formed on the front surface. A super-multi-lead semiconductor package, characterized in that the connection points drawn out from the formed wiring layer to the back surface are electrically connected to the leads arranged in a plurality of stages.
た配線層と該チップの裏面の間を電気的に接続する手段
が、該チップを貫通するトレンチ内に導電材料が充填さ
れた構造であることを特徴とする請求項１記載の超多リ
ード半導体パッケージ。2. A means for electrically connecting a wiring layer formed on a front surface of a semiconductor integrated circuit chip and a back surface of the chip has a structure in which a trench penetrating the chip is filled with a conductive material. The ultra-multi-lead semiconductor package according to claim 1, wherein
た配線層の接続点、および、表面に形成された配線層か
ら裏面に引き出された接続点と電気的に接続されるリー
ドの少なくとも一つがリードフレームであることを特徴
とする請求項１記載の超多リード半導体パッケージ。3. At least one of a lead electrically connected to a connection point of a wiring layer formed on the surface of the semiconductor integrated circuit chip and a connection point drawn out from the wiring layer formed on the surface to the back surface. The super multi-lead semiconductor package according to claim 1, which is a lead frame.
た配線層の接続点、および、表面に形成された配線層か
ら裏面に引き出された接続点と電気的に接続される手段
の少なくとも一つが、リードフレームとボンディングワ
イヤであることを特徴とする請求項１記載の超多リード
半導体パッケージ。4. At least one of a connection point of a wiring layer formed on the surface of the semiconductor integrated circuit chip and a means electrically connected to the connection point drawn out from the wiring layer formed on the front surface to the back surface. The multi-lead semiconductor package according to claim 1, wherein the lead frame and the bonding wire are used.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18110691A JPH05114683A (en) | 1991-07-22 | 1991-07-22 | Semiconductor package with ultra-multiple leads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18110691A JPH05114683A (en) | 1991-07-22 | 1991-07-22 | Semiconductor package with ultra-multiple leads |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114683A true JPH05114683A (en) | 1993-05-07 |
Family
ID=16094954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18110691A Withdrawn JPH05114683A (en) | 1991-07-22 | 1991-07-22 | Semiconductor package with ultra-multiple leads |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114683A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
| US5523622A (en) * | 1992-11-24 | 1996-06-04 | Hitachi, Ltd. | Semiconductor integrated device having parallel signal lines |
-
1991
- 1991-07-22 JP JP18110691A patent/JPH05114683A/en not_active Withdrawn
Cited By (2)
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| US5523622A (en) * | 1992-11-24 | 1996-06-04 | Hitachi, Ltd. | Semiconductor integrated device having parallel signal lines |
| US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |