JPH05111262A - Ｇｔｏ素子形のターンオフ大パワー半導体素子の直列回路を有する回路装置 - Google Patents
Ｇｔｏ素子形のターンオフ大パワー半導体素子の直列回路を有する回路装置Info
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- JPH05111262A JPH05111262A JP4087217A JP8721792A JPH05111262A JP H05111262 A JPH05111262 A JP H05111262A JP 4087217 A JP4087217 A JP 4087217A JP 8721792 A JP8721792 A JP 8721792A JP H05111262 A JPH05111262 A JP H05111262A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/105—Modifications for increasing the maximum permissible switched voltage in thyristor switches
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Abstract
(57)【要約】
【目的】 本発明は、非常に高い電圧に適していて、比
較的に単純な構成を特徴とするＧＴＯ素子の直列回路の
ための回路装置を得ることである。 【構成】 直列に接続されたＧＴＯ素子（Ｇ
５，．．．，Ｇ７）を有する回路において、個々のＧＴ
Ｏ素子（Ｇ５，．．．，Ｇ７）のスイッチング遅延時間
ｔd がターンオン及びターンオフのときに２μｓ以内と
なるようにゲート電流の変化率ｄＩG ／ｄｔが選択さ
れ、ターンオン時に順方向電流の上昇率ｄＩ／ｄｔが１
ｋＡ／μｓ以上となる様に該インダクタの大きさが選択
されるときに達成される。
較的に単純な構成を特徴とするＧＴＯ素子の直列回路の
ための回路装置を得ることである。 【構成】 直列に接続されたＧＴＯ素子（Ｇ
５，．．．，Ｇ７）を有する回路において、個々のＧＴ
Ｏ素子（Ｇ５，．．．，Ｇ７）のスイッチング遅延時間
ｔd がターンオン及びターンオフのときに２μｓ以内と
なるようにゲート電流の変化率ｄＩG ／ｄｔが選択さ
れ、ターンオン時に順方向電流の上昇率ｄＩ／ｄｔが１
ｋＡ／μｓ以上となる様に該インダクタの大きさが選択
されるときに達成される。
Description
【０００１】本発明はバワー・エレクトロニクスの分野
に関する。本発明は、特に、ＧＴＯ素子形のターンオフ
大パワー半導体素子の直列回路を有する回路装置に関
し、(a) 該ＧＴＯ素子の各々にはゲート電流ＩG を出
力する駆動用のゲート・ユニットがそれぞれ割り当てら
れており、(b) 該ＧＴＯ素子の各々はそれぞれスナッバ
ーに並列に接続されており、このスナッバーは、ターン
オフ時の逆方向電圧の上昇率ｄＶ／ｄｔを制限するもの
であって、スナッバー・コンデンサ及びスナッバー・ダ
イオードから成っており、(c) 該ＧＴＯ素子と直列
に、ターンオフ時の順方向電流の上昇率ｄＩ／ｄｔを制
限するインダクタが接続されており、(d) 該ＧＴＯ素
子は動作時に一緒にオン・オフされる。
に関する。本発明は、特に、ＧＴＯ素子形のターンオフ
大パワー半導体素子の直列回路を有する回路装置に関
し、(a) 該ＧＴＯ素子の各々にはゲート電流ＩG を出
力する駆動用のゲート・ユニットがそれぞれ割り当てら
れており、(b) 該ＧＴＯ素子の各々はそれぞれスナッバ
ーに並列に接続されており、このスナッバーは、ターン
オフ時の逆方向電圧の上昇率ｄＶ／ｄｔを制限するもの
であって、スナッバー・コンデンサ及びスナッバー・ダ
イオードから成っており、(c) 該ＧＴＯ素子と直列
に、ターンオフ時の順方向電流の上昇率ｄＩ／ｄｔを制
限するインダクタが接続されており、(d) 該ＧＴＯ素
子は動作時に一緒にオン・オフされる。
【０００２】この様な回路装置は、例えば、Ｈ．サオト
メ等（H. Saotome et al. ）の論文『Proc. IPE Confer
ence, Tokyo, April ２−６（１９９０）』のページ４
２１〜４２５から公知となっている。
メ等（H. Saotome et al. ）の論文『Proc. IPE Confer
ence, Tokyo, April ２−６（１９９０）』のページ４
２１〜４２５から公知となっている。
【０００３】
【従来技術とその問題点】いろいろな大パワーのアプリ
ケーション（ＨＶＤＣＴ，ＳＶＣ，無変圧器機関車又は
複数系統機関車）において、ターンオフ大パワー半導体
素子（ＧＴＯ，ＨＦ−ＧＴＯ，ＳＩＴｈ，ＦＣＴｈ）の
直列回路は、現在採用されている解決策に比べると明ら
かな利点を持っている。この様な直列回路の最初の応用
と経験とは、冒頭において言及した印刷刊行物に既に詳
しく記載されている。
ケーション（ＨＶＤＣＴ，ＳＶＣ，無変圧器機関車又は
複数系統機関車）において、ターンオフ大パワー半導体
素子（ＧＴＯ，ＨＦ−ＧＴＯ，ＳＩＴｈ，ＦＣＴｈ）の
直列回路は、現在採用されている解決策に比べると明ら
かな利点を持っている。この様な直列回路の最初の応用
と経験とは、冒頭において言及した印刷刊行物に既に詳
しく記載されている。
【０００４】しかし、特に該直列回路において在来の駆
動回路により操作される在来のＧＴＯの特性は、回路に
高い経費を要し、損失を著しく高めることになる。これ
に関する原因は、(1) 該直列回路の個々の素子のスイ
ッチング遅延時間ｔd に制御出来ない差があること、
(2) 順方向電流ｄＩ／ｄｔの上昇率に制限が必要であ
り、これが（１）と共に新しい問題を引き起こすこと、
(3) 逆方向電圧の上昇率ｄＶ／ｄｔの許容値が小くて
該スナッバーに相当大きなロスを生じさせることであ
る。
動回路により操作される在来のＧＴＯの特性は、回路に
高い経費を要し、損失を著しく高めることになる。これ
に関する原因は、(1) 該直列回路の個々の素子のスイ
ッチング遅延時間ｔd に制御出来ない差があること、
(2) 順方向電流ｄＩ／ｄｔの上昇率に制限が必要であ
り、これが（１）と共に新しい問題を引き起こすこと、
(3) 逆方向電圧の上昇率ｄＶ／ｄｔの許容値が小くて
該スナッバーに相当大きなロスを生じさせることであ
る。
【０００５】数ｋＶの電圧でのアプリケーション（例え
ばＳＶＣアプリケーションなど）では、問題は、まだジ
ョイント・クランプ（この出願の図１と、冒頭において
言及した印刷刊行物の図２におけるクランプ・ダイオー
ドＤＣ１，．．．，ＤＣ４及びクランプ・コンデンサＣ
Ｃ）を使ってかなり現実的に解決出来る。対照的に、Ｈ
ＶＤＣＴの場合には、その様な解決策は、電圧が高い
（５００ｋＶ−≧１ＭＶ）ために完全に妨げられる。
ばＳＶＣアプリケーションなど）では、問題は、まだジ
ョイント・クランプ（この出願の図１と、冒頭において
言及した印刷刊行物の図２におけるクランプ・ダイオー
ドＤＣ１，．．．，ＤＣ４及びクランプ・コンデンサＣ
Ｃ）を使ってかなり現実的に解決出来る。対照的に、Ｈ
ＶＤＣＴの場合には、その様な解決策は、電圧が高い
（５００ｋＶ−≧１ＭＶ）ために完全に妨げられる。
【０００６】
【発明の概要】従って、本発明の目的は、非常に高い電
圧に適していて、比較的に単純な構成を特徴とするＧＴ
Ｏ素子（これはこの発明の範囲内でＧＴＯ素子又はＧＴ
Ｏ類似素子として理解される）の直列回路のための回路
装置を提供することである。この目的は、冒頭において
述べた種類の回路装置において、(e) 個々のＧＴＯ素
子のスイッチング遅延時間ｔd がターンオン及びターン
オフのときに２μｓ以内となるようにゲート電流の変化
率ｄＩG ／ｄｔが選択され、(f) ターンオン時に順方
向電流の上昇率ｄＩ／ｄｔが１ｋＡ／μｓ以上となる様
に該インダクタの大きさが選択されるときに達成され
る。
圧に適していて、比較的に単純な構成を特徴とするＧＴ
Ｏ素子（これはこの発明の範囲内でＧＴＯ素子又はＧＴ
Ｏ類似素子として理解される）の直列回路のための回路
装置を提供することである。この目的は、冒頭において
述べた種類の回路装置において、(e) 個々のＧＴＯ素
子のスイッチング遅延時間ｔd がターンオン及びターン
オフのときに２μｓ以内となるようにゲート電流の変化
率ｄＩG ／ｄｔが選択され、(f) ターンオン時に順方
向電流の上昇率ｄＩ／ｄｔが１ｋＡ／μｓ以上となる様
に該インダクタの大きさが選択されるときに達成され
る。
【０００７】本発明の解決策の基本的思想は、次のとお
りに説明できるものである：冒頭において既に述べたよ
うに、ＧＴＯ素子又はＧＴＯ類似素子の直列接続におけ
る著しい問題は、個々の素子のスイッチング遅延時間ｔ
d の長さが可変であって、そのためにスイッチング時に
時間差ＤＥＬＴＡｔd が生じることである。駆動を加速
することによってスイッチング遅延時間における重大な
差ＤＥＬＴＡｔd を短縮できることは、冒頭において言
及した印刷刊行物において確かに既に公知となってい
る。しかし、（ＬG ≒３００ｎＨの比較的に高いゲート
回路インダクタンスを有する）在来の駆動技術からはず
れているものではなく、ゲート電流ＩG の変化率、即
ち、ｄＩG ／ｄｔ、は1.３倍ないし1.９倍に増加したに
過ぎなかった。更に、この様な動作の場合にはスパイク
電圧が上昇するので、スナッバー回路に特別に小さなイ
ンダクタが必要になることが既に認められている。
りに説明できるものである：冒頭において既に述べたよ
うに、ＧＴＯ素子又はＧＴＯ類似素子の直列接続におけ
る著しい問題は、個々の素子のスイッチング遅延時間ｔ
d の長さが可変であって、そのためにスイッチング時に
時間差ＤＥＬＴＡｔd が生じることである。駆動を加速
することによってスイッチング遅延時間における重大な
差ＤＥＬＴＡｔd を短縮できることは、冒頭において言
及した印刷刊行物において確かに既に公知となってい
る。しかし、（ＬG ≒３００ｎＨの比較的に高いゲート
回路インダクタンスを有する）在来の駆動技術からはず
れているものではなく、ゲート電流ＩG の変化率、即
ち、ｄＩG ／ｄｔ、は1.３倍ないし1.９倍に増加したに
過ぎなかった。更に、この様な動作の場合にはスパイク
電圧が上昇するので、スナッバー回路に特別に小さなイ
ンダクタが必要になることが既に認められている。
【０００８】本発明において、少なくとも遅延時間ｔd
が１〜２μｓ以下の範囲内に移ることになるようにｄＩ
G ／ｄｔを大きくすることが最初に提案される。このと
き必然的にＤＥＬＴＡｔd は±１００ｎｓ〜±２００ｎ
ｓより小さくなる。本発明の別の重要な特徴は、ＧＴＯ
素子のターンオンが対応的に速いので、(a) ｄＩ／ｄｔ
を大きくすることが出来、(b) 該ターンオンが、スイッ
チング遅延が起きるときに問題にならなくなることであ
る。特に、下記の効果が(b) に寄与する。即ち、若し一
つのＧＴＯが、他より量ＤＥＬＴＡｔd だけ遅くターン
オンされると、主アームにおける電流増大が既に始まっ
ている。このとき電流Ｉon＝ｄＩ／ｄｔ×ＤＥＬＴＡｔ
d （時間依存性のインダクタンスの場合）は、遅延した
ＧＴＯのスナッバーを介して流れて、そのスナッバー・
ダイオードを順方向にロードする。従って、遅延したＧ
ＴＯは、Ｉonに対して（ｄＩ／ｄｔ）制限無しにターン
オンしなければならないだけでなくて、更に最初にそれ
自身のスナッバー・ダイオードをクリアしなければなら
ない（逆方向回復）。従って、冒頭に言及した印刷刊行
物において、（ｄＩ／ｄｔ）−リアクトルＬ１及びＬ２
（この出願の図１におけるＬ１及びＬ２）は可飽和リア
クトルとして具体化される。
が１〜２μｓ以下の範囲内に移ることになるようにｄＩ
G ／ｄｔを大きくすることが最初に提案される。このと
き必然的にＤＥＬＴＡｔd は±１００ｎｓ〜±２００ｎ
ｓより小さくなる。本発明の別の重要な特徴は、ＧＴＯ
素子のターンオンが対応的に速いので、(a) ｄＩ／ｄｔ
を大きくすることが出来、(b) 該ターンオンが、スイッ
チング遅延が起きるときに問題にならなくなることであ
る。特に、下記の効果が(b) に寄与する。即ち、若し一
つのＧＴＯが、他より量ＤＥＬＴＡｔd だけ遅くターン
オンされると、主アームにおける電流増大が既に始まっ
ている。このとき電流Ｉon＝ｄＩ／ｄｔ×ＤＥＬＴＡｔ
d （時間依存性のインダクタンスの場合）は、遅延した
ＧＴＯのスナッバーを介して流れて、そのスナッバー・
ダイオードを順方向にロードする。従って、遅延したＧ
ＴＯは、Ｉonに対して（ｄＩ／ｄｔ）制限無しにターン
オンしなければならないだけでなくて、更に最初にそれ
自身のスナッバー・ダイオードをクリアしなければなら
ない（逆方向回復）。従って、冒頭に言及した印刷刊行
物において、（ｄＩ／ｄｔ）−リアクトルＬ１及びＬ２
（この出願の図１におけるＬ１及びＬ２）は可飽和リア
クトルとして具体化される。
【０００９】ここで、ＤＥＬＴＡｔd が小さくされると
同時にＧＴＯがターンオン時のｄＩ／ｄｔによるオーバ
ーローディングに対し鈍感にされたならば、ターンオン
時の電圧サージが小さいままであるので： 可飽和リアクトルを無くすことが可能であると共に、以
上の場合（ＤＥＬＴＡｔ d ≧２μｓ）と比べて著しく減
少させることが出来る（例えば、ＣＳ＝３μＦ、ｄＩ／
ｄｔ＝３ｋＡ／μｓ、ＤＥＬＴＡｔd ＝１００ｎｓで
は、結果は、ＤＥＬＴＡＵon＝５Ｖとなる）。従って、
クランプ・ダイオード及びクランプ・コンデンサ（図１
におけるＤＣ１，．．．，ＤＣ４及びＣＣ）から飽和イ
ンダクタ及びジョイント・クランプを無くすことが出来
る。
同時にＧＴＯがターンオン時のｄＩ／ｄｔによるオーバ
ーローディングに対し鈍感にされたならば、ターンオン
時の電圧サージが小さいままであるので： 可飽和リアクトルを無くすことが可能であると共に、以
上の場合（ＤＥＬＴＡｔ d ≧２μｓ）と比べて著しく減
少させることが出来る（例えば、ＣＳ＝３μＦ、ｄＩ／
ｄｔ＝３ｋＡ／μｓ、ＤＥＬＴＡｔd ＝１００ｎｓで
は、結果は、ＤＥＬＴＡＵon＝５Ｖとなる）。従って、
クランプ・ダイオード及びクランプ・コンデンサ（図１
におけるＤＣ１，．．．，ＤＣ４及びＣＣ）から飽和イ
ンダクタ及びジョイント・クランプを無くすことが出来
る。
【００１０】しかし、ＣＳにおける（ｄＩ／ｄｔ）制限
のための該インダクタからのエネルギーが過剰な電圧サ
ージにつながるのを防止するために、ｄＩ／ｄｔを在来
の回路における５００Ａ／μｓから１ｋＡ／μｓ、好ま
しくは３ｋＡ／μｓ以上の値まで増大させる必要があ
る。これは、ターンオン時の駆動がより速いことで可能
になる。
のための該インダクタからのエネルギーが過剰な電圧サ
ージにつながるのを防止するために、ｄＩ／ｄｔを在来
の回路における５００Ａ／μｓから１ｋＡ／μｓ、好ま
しくは３ｋＡ／μｓ以上の値まで増大させる必要があ
る。これは、ターンオン時の駆動がより速いことで可能
になる。
【００１１】本発明の第１の好適な実施例では、ターン
オフ時の逆方向電圧の上昇率（ｄＶ／ｄｔ）が、スナッ
バー・コンデンサＣＳの大きさを小さくすることによ
り、５００Ｖ／μｓ、好ましくは１ｋＶ／μｓ以上の値
に増大される。ＤＥＬＴＡｔd ≦±２００ｎｓでは、Ｄ
ＥＬＴＡＵoff ＝ＤＥＬＴＡｔd ×（ｄＶ／ｄｔ）≦±
２００Ｖのターンオフ後に電圧アンバランスを生み出す
が、これは周期的ピーク逆方向電圧ＶDRM ≧3.０ｋＶの
場合に何らの悪影響もない。
オフ時の逆方向電圧の上昇率（ｄＶ／ｄｔ）が、スナッ
バー・コンデンサＣＳの大きさを小さくすることによ
り、５００Ｖ／μｓ、好ましくは１ｋＶ／μｓ以上の値
に増大される。ＤＥＬＴＡｔd ≦±２００ｎｓでは、Ｄ
ＥＬＴＡＵoff ＝ＤＥＬＴＡｔd ×（ｄＶ／ｄｔ）≦±
２００Ｖのターンオフ後に電圧アンバランスを生み出す
が、これは周期的ピーク逆方向電圧ＶDRM ≧3.０ｋＶの
場合に何らの悪影響もない。
【００１２】本発明の他の有利な実施例は、ＧＴＯ素子
の各々が電子なだれダイオードにクランプとして並列に
接続されるという特徴を持っている。この様にして、望
ましくないピーク電圧を簡単に且つ効果的に制限するこ
とが出来る。別の実施例は従属請求項に従う。以下の詳
細な説明を添付図面と関連させて考察すれば、本発明
と、その利点とをより良く理解出来る。
の各々が電子なだれダイオードにクランプとして並列に
接続されるという特徴を持っている。この様にして、望
ましくないピーク電圧を簡単に且つ効果的に制限するこ
とが出来る。別の実施例は従属請求項に従う。以下の詳
細な説明を添付図面と関連させて考察すれば、本発明
と、その利点とをより良く理解出来る。
【００１３】
【実施例】図面においては、同じ参照数字は同一又は対
応する部分を指す。図１は、冒頭において言及した印刷
刊行物に開示されたＧＴＯの直列接続に関する従来技術
を表す。高電圧ＧＴＯインバータの図示されたアーム
は、逆方向伝導（2.５ｋＶ／２ｋＡ）ＧＴＯサイリスタ
の形の４個の直列接続されたＧＴＯ素子Ｇ１，．．．，
Ｇ４から成る。ＧＴＯ素子Ｇ１，．．．，Ｇ４の各々は
（ｄＶ／ｄｔ）制限のための別のスナッバーに並列に接
続されており、これは各々の場合に既知の態様でスナッ
バー・ダイオード（ＤＳ１，．．．，ＤＳ４）と、これ
に並列のスナッバー抵抗器（ＲＳ１，．．．，ＲＳ４）
と、直列接続されたスナッバー・コンデンサ（ＣＳ
１，．．．，ＣＳ４；容量は各々の場合に４μＦ）とか
ら成る。
応する部分を指す。図１は、冒頭において言及した印刷
刊行物に開示されたＧＴＯの直列接続に関する従来技術
を表す。高電圧ＧＴＯインバータの図示されたアーム
は、逆方向伝導（2.５ｋＶ／２ｋＡ）ＧＴＯサイリスタ
の形の４個の直列接続されたＧＴＯ素子Ｇ１，．．．，
Ｇ４から成る。ＧＴＯ素子Ｇ１，．．．，Ｇ４の各々は
（ｄＶ／ｄｔ）制限のための別のスナッバーに並列に接
続されており、これは各々の場合に既知の態様でスナッ
バー・ダイオード（ＤＳ１，．．．，ＤＳ４）と、これ
に並列のスナッバー抵抗器（ＲＳ１，．．．，ＲＳ４）
と、直列接続されたスナッバー・コンデンサ（ＣＳ
１，．．．，ＣＳ４；容量は各々の場合に４μＦ）とか
ら成る。
【００１４】更に、該スナッバーと並列に個々の分圧抵
抗器ＲＤ１，．．．，ＲＤ４が設けられており、これ
は、個々の素子の間の静電圧の均一な分割を保証するべ
きものである。ＧＴＯ素子Ｇ１，．．．，Ｇ４と直列に
飽和インダクタＬ２が接続されており、このインダクタ
は、『逆方向回復』時にスナッバー・ダイオードＤＳ
１，．．．，ＤＳ４のローディングを減少させ、且つ、
飽和インダクタＬ１と共にターンオン時の電流上昇ｄＩ
／ｄｔを制限する。更にＧＴＯ直列接続と並列にジョイ
ント・クランプが配置されていて、このクランプは４個
のクランプ・ダイオードＤＣ１，．．．，ＤＣ４とクラ
ンプ・コンデンサＣＣとから成る。
抗器ＲＤ１，．．．，ＲＤ４が設けられており、これ
は、個々の素子の間の静電圧の均一な分割を保証するべ
きものである。ＧＴＯ素子Ｇ１，．．．，Ｇ４と直列に
飽和インダクタＬ２が接続されており、このインダクタ
は、『逆方向回復』時にスナッバー・ダイオードＤＳ
１，．．．，ＤＳ４のローディングを減少させ、且つ、
飽和インダクタＬ１と共にターンオン時の電流上昇ｄＩ
／ｄｔを制限する。更にＧＴＯ直列接続と並列にジョイ
ント・クランプが配置されていて、このクランプは４個
のクランプ・ダイオードＤＣ１，．．．，ＤＣ４とクラ
ンプ・コンデンサＣＣとから成る。
【００１５】既に述べた様に、この公知の回路ではＧＴ
Ｏ素子Ｇ１，．．．，Ｇ４は在来の態様で、即ち、比較
的に高いゲート回路インダクタンスＬG （≒３００ｎ
Ｈ）により駆動されるので、動的電流及び電圧値を制限
するために飽和インダクタＬ１及びＬ２及びジョイント
・クランプＤＣ１，．．．，ＤＣ４，ＣＣが必要であ
る。
Ｏ素子Ｇ１，．．．，Ｇ４は在来の態様で、即ち、比較
的に高いゲート回路インダクタンスＬG （≒３００ｎ
Ｈ）により駆動されるので、動的電流及び電圧値を制限
するために飽和インダクタＬ１及びＬ２及びジョイント
・クランプＤＣ１，．．．，ＤＣ４，ＣＣが必要であ
る。
【００１６】ここで、本発明は異なる方法を取る。即
ち、個々のＧＴＯ素子を急速駆動することにより、スイ
ッチング遅延時間ｔd が短縮され、従ってその時間の差
ＤＥＬＴＡｔd も減少する。このとき、ｄＩ／ｄｔを制
限するためにスナッバー・コンデンサ及びインダクタを
著しく小さくすることが出来る。この場合には飽和イン
ダクタ及びジョイント・クランプを完全に省略すること
が出来る。
ち、個々のＧＴＯ素子を急速駆動することにより、スイ
ッチング遅延時間ｔd が短縮され、従ってその時間の差
ＤＥＬＴＡｔd も減少する。このとき、ｄＩ／ｄｔを制
限するためにスナッバー・コンデンサ及びインダクタを
著しく小さくすることが出来る。この場合には飽和イン
ダクタ及びジョイント・クランプを完全に省略すること
が出来る。
【００１７】本発明の直列接続の好適な実施例が図２に
示されている。この場合にも複数のＧＴＯ素子Ｇ
５，．．．，Ｇ７が直列に接続されている。個々のＧＴ
Ｏ素子Ｇ５，．．．，Ｇ７の各々は、付随のゲート・ユ
ニットＧＵ１，．．．，ＧＵ３により急速に駆動され
る。個々のＧＴＯ素子Ｇ５，．．．，Ｇ７の各々は、公
知の態様で、スナッバー・コンデンサＣＳ５，．．．，
ＣＳ７、スナッバー・ダイオードＤＳ５，．．．，ＤＳ
７、及びスナッバー抵抗器ＲＳ５，．．．，ＲＳ７から
成るスナッバーと並列に接続されると共に電子なだれダ
イオードＺ１，．．．，Ｚ３と並列に接続されている。
該電子なだれダイオードの機能については後に説明す
る。更に、（ｄＩ／ｄｔ）制限のための別のインダクタ
ＬＳ１，．．．，ＬＳ３ＧＴＯ素子Ｇ５，．．．，Ｇ７
の各々の上流側に接続されている。
示されている。この場合にも複数のＧＴＯ素子Ｇ
５，．．．，Ｇ７が直列に接続されている。個々のＧＴ
Ｏ素子Ｇ５，．．．，Ｇ７の各々は、付随のゲート・ユ
ニットＧＵ１，．．．，ＧＵ３により急速に駆動され
る。個々のＧＴＯ素子Ｇ５，．．．，Ｇ７の各々は、公
知の態様で、スナッバー・コンデンサＣＳ５，．．．，
ＣＳ７、スナッバー・ダイオードＤＳ５，．．．，ＤＳ
７、及びスナッバー抵抗器ＲＳ５，．．．，ＲＳ７から
成るスナッバーと並列に接続されると共に電子なだれダ
イオードＺ１，．．．，Ｚ３と並列に接続されている。
該電子なだれダイオードの機能については後に説明す
る。更に、（ｄＩ／ｄｔ）制限のための別のインダクタ
ＬＳ１，．．．，ＬＳ３ＧＴＯ素子Ｇ５，．．．，Ｇ７
の各々の上流側に接続されている。
【００１８】図２のゲート・ユニットＧＵ１，．．．，
ＧＵ３について、図３及び図４に示されているブロック
図を基本的に考察する。図３の回路はターンオフに使わ
れ、図４の回路は、対照的に、ターンオンのために使わ
れる。個々のＧＴＯ素子Ｇに属する図３のゲート・ユニ
ットＧＵは、避けることのできないゲート回路インダク
タＬG と、ゲート電流をスイッチングするための電界効
果トランジスタＦＥＴと、高電圧を有する第１コンデン
サと、ＣＲ１に並列で低電圧を有する第２コンデンサＣ
Ｅ１と、２個のコンデンサＣＲ１及びＣＥ１の電圧を分
離するためにＣＲ１とＣＥ１との間に配置された第１ダ
イオードＤ１とから成る。
ＧＵ３について、図３及び図４に示されているブロック
図を基本的に考察する。図３の回路はターンオフに使わ
れ、図４の回路は、対照的に、ターンオンのために使わ
れる。個々のＧＴＯ素子Ｇに属する図３のゲート・ユニ
ットＧＵは、避けることのできないゲート回路インダク
タＬG と、ゲート電流をスイッチングするための電界効
果トランジスタＦＥＴと、高電圧を有する第１コンデン
サと、ＣＲ１に並列で低電圧を有する第２コンデンサＣ
Ｅ１と、２個のコンデンサＣＲ１及びＣＥ１の電圧を分
離するためにＣＲ１とＣＥ１との間に配置された第１ダ
イオードＤ１とから成る。
【００１９】図３のゲート・ユニットは準共振動作モー
ドで作動する。これが電界効果トランジスタＦＥＴによ
ってゲート・ユニットＧＵの出力に接続されたとき、高
電圧（好ましくは１００Ｖ以上。例えば２００Ｖ）の第
１コンデンサＣＲ１は最初にゲート電流を供給し、この
電流はゲート回路インダクタＬG の存在に関わらず急速
に増大し、第２コンデンサＣＥ１によるその放電後にタ
ーンオフ・プロセスの長い持続時間にわたって維持され
る。この場合、ＣＲ１の容量は、放電後には、ターンオ
フされることの出来る最大電流に対応するゲート電流を
確立していることとなる様な大きさである。このとき、
ＣＥ１からの比較的に長く持続する電流は、ＧＴＯ素子
Ｇのゲート・カソード・セクションの電子なだれ電圧
（１５〜２５Ｖ）より低い電圧で供給されなければなら
ない。
ドで作動する。これが電界効果トランジスタＦＥＴによ
ってゲート・ユニットＧＵの出力に接続されたとき、高
電圧（好ましくは１００Ｖ以上。例えば２００Ｖ）の第
１コンデンサＣＲ１は最初にゲート電流を供給し、この
電流はゲート回路インダクタＬG の存在に関わらず急速
に増大し、第２コンデンサＣＥ１によるその放電後にタ
ーンオフ・プロセスの長い持続時間にわたって維持され
る。この場合、ＣＲ１の容量は、放電後には、ターンオ
フされることの出来る最大電流に対応するゲート電流を
確立していることとなる様な大きさである。このとき、
ＣＥ１からの比較的に長く持続する電流は、ＧＴＯ素子
Ｇのゲート・カソード・セクションの電子なだれ電圧
（１５〜２５Ｖ）より低い電圧で供給されなければなら
ない。
【００２０】ゲート回路インダクタＬG に関して下記の
ことに注意するべきである。在来の回路では、ゲート回
路インダクタＬG の大部分はゲート・ユニットＧＵと、
ＧＴＯ素子の外側ゲート端子との間の同軸ケーブルによ
って作られる。代表的合計値３００ｎＨのうち、約３０
ｎＨだけがＧＴＯハウジング自体に局在する。ここで、
例えばＥＰ−Ａ１−０，３８１，８４９から公知となっ
ているものなどのフラット・ストリップ・コンダクター
によりゲート・ユニットＧＵがＧＴＯ素子Ｇに接続され
るとすると、ＧＴＯ素子Ｇのハウジングを変更すること
なしに総計５０ｎＨ以内のゲート回路インダクタＬG を
実現することが可能である。これは所望の高いゲート電
流上昇率（ｄＩG ／ｄｔ）につながるが、これは、この
とき、１ｋＡ／μｓ以上の範囲にある。この様にして、
ＧＴＯ素子Ｇは『固く』なり、スイッチング遅延時間ｔ
d は対応的に短縮する。
ことに注意するべきである。在来の回路では、ゲート回
路インダクタＬG の大部分はゲート・ユニットＧＵと、
ＧＴＯ素子の外側ゲート端子との間の同軸ケーブルによ
って作られる。代表的合計値３００ｎＨのうち、約３０
ｎＨだけがＧＴＯハウジング自体に局在する。ここで、
例えばＥＰ−Ａ１−０，３８１，８４９から公知となっ
ているものなどのフラット・ストリップ・コンダクター
によりゲート・ユニットＧＵがＧＴＯ素子Ｇに接続され
るとすると、ＧＴＯ素子Ｇのハウジングを変更すること
なしに総計５０ｎＨ以内のゲート回路インダクタＬG を
実現することが可能である。これは所望の高いゲート電
流上昇率（ｄＩG ／ｄｔ）につながるが、これは、この
とき、１ｋＡ／μｓ以上の範囲にある。この様にして、
ＧＴＯ素子Ｇは『固く』なり、スイッチング遅延時間ｔ
d は対応的に短縮する。
【００２１】図４のゲート・ユニットＧＵはＧＴＯ素子
Ｇの『固い』ターンオンを実現する。即ち、電界効果ト
ランジスタＦＥＴが閉じられるとき、急速に立ち上がる
ゲート電流が第３コンデンサＣＲ２からＧＴＯ素子Ｇの
ゲートへ高電圧（好ましくは１００Ｖ以上）で注入され
る。比較的に小さいコンデンサＣＲ２の放電後に、より
大きな第４のコンデンサＣＥ２が所要の時間にわたって
トリガー電流を維持する。ここでも、ＣＥ２はＣＲ２と
比べると低い電圧（代表的には１５Ｖ）を有する。第２
ダイオードＤ２は２個のコンデンサＣＲ２とＣＥ２とを
分離する。最後に、所要のラッチング電流は追加の電池
Ｂからラッチング電流抵抗器ＲＨを介して来る。
Ｇの『固い』ターンオンを実現する。即ち、電界効果ト
ランジスタＦＥＴが閉じられるとき、急速に立ち上がる
ゲート電流が第３コンデンサＣＲ２からＧＴＯ素子Ｇの
ゲートへ高電圧（好ましくは１００Ｖ以上）で注入され
る。比較的に小さいコンデンサＣＲ２の放電後に、より
大きな第４のコンデンサＣＥ２が所要の時間にわたって
トリガー電流を維持する。ここでも、ＣＥ２はＣＲ２と
比べると低い電圧（代表的には１５Ｖ）を有する。第２
ダイオードＤ２は２個のコンデンサＣＲ２とＣＥ２とを
分離する。最後に、所要のラッチング電流は追加の電池
Ｂからラッチング電流抵抗器ＲＨを介して来る。
【００２２】一般に、直列接続された素子を有する装置
には、機能の信頼性に関して極めて高度の要件が課され
る。素子（ＧＴＯ素子、ゲート・ユニット、スナッバ
ー、など）の故障は、如何なる場合にも装置全体の故障
につながってはならない。更なる手段無しでは、これは
条件付きで達成可能であるに過ぎない。個々のＧＴＯ素
子の駆動が無いと、例えば、そのスナッバー・コンデン
サＣＳに電圧サージが生じ、従って、若しＧＴＯ素子の
破壊値に従ってスナッバー・コンデンサの大きさが超過
設定されていなければ、破壊して、それに応じた結果を
生じる。
には、機能の信頼性に関して極めて高度の要件が課され
る。素子（ＧＴＯ素子、ゲート・ユニット、スナッバ
ー、など）の故障は、如何なる場合にも装置全体の故障
につながってはならない。更なる手段無しでは、これは
条件付きで達成可能であるに過ぎない。個々のＧＴＯ素
子の駆動が無いと、例えば、そのスナッバー・コンデン
サＣＳに電圧サージが生じ、従って、若しＧＴＯ素子の
破壊値に従ってスナッバー・コンデンサの大きさが超過
設定されていなければ、破壊して、それに応じた結果を
生じる。
【００２３】更に、同一のｄＩ／ｄｔの場合におけるＣ
Ｓの減少に起因する（ｄＶ／ｄｔ）値の増大は、再び著
しいピーク逆方向電圧ＶDRM につながる（例えば、ｄＩ
／ｄｔ＝３ｋＶ／μｓ、Ｖoff ＝３ｋＶ、即ち、Ｌ＝１
μＨ；ＧＴＯ素子のテール電流を無視して、ｄＶ／ｄｔ
＝２ｋＶ／μｓ、Ｉ＝３ｋＡ、即ちＣＳ＝1.５μＦ；そ
の結果として、ＶDRM ＝Ｖoff ＋Ｉ√（Ｌ／Ｃ）＝３ｋ
Ｖ＋2.４ｋＶ＝5.４ｋＶ）。この様な値は、それが装置
全体の大きさが著しく超過設定されていることを意味す
るならば、非常に不都合である。
Ｓの減少に起因する（ｄＶ／ｄｔ）値の増大は、再び著
しいピーク逆方向電圧ＶDRM につながる（例えば、ｄＩ
／ｄｔ＝３ｋＶ／μｓ、Ｖoff ＝３ｋＶ、即ち、Ｌ＝１
μＨ；ＧＴＯ素子のテール電流を無視して、ｄＶ／ｄｔ
＝２ｋＶ／μｓ、Ｉ＝３ｋＡ、即ちＣＳ＝1.５μＦ；そ
の結果として、ＶDRM ＝Ｖoff ＋Ｉ√（Ｌ／Ｃ）＝３ｋ
Ｖ＋2.４ｋＶ＝5.４ｋＶ）。この様な値は、それが装置
全体の大きさが著しく超過設定されていることを意味す
るならば、非常に不都合である。
【００２４】冒頭において言及した印刷刊行物では、ジ
ョイント・クランプ（クランプ・ダイオードＤＣ
１，．．．，ＤＣ４、クランプ・コンデンサＣＣ）を使
うことによりこの問題を処理する道が追求されている。
しかし、この道は、大きな高電圧コンデンサと、インダ
クタＬ２によるクランプ・ダイオードＤＣ１，．．．，
ＤＣ４の『逆方向回復』の制限とを必要とする。他の道
は、別のクランプを各ＧＴＯ素子のスナッバーに並列に
接続することである。しかし、この場合には、上記方式
に従ってクランプ・コンデンサＣＣはＣＳより遙かに大
きくなければならない、即ち、上記の例ではＶDRM ≦４
ｋＶについては少なくとも7.５μＦでなければならな
い）。更に、これらのクランプは、ＧＴＯ素子が定常状
態（ＯＮ又はＯＦＦ）であるときにクランプ・コンデン
サＣＣをＶoff まで反復的に放電する放電装置を必要と
する。
ョイント・クランプ（クランプ・ダイオードＤＣ
１，．．．，ＤＣ４、クランプ・コンデンサＣＣ）を使
うことによりこの問題を処理する道が追求されている。
しかし、この道は、大きな高電圧コンデンサと、インダ
クタＬ２によるクランプ・ダイオードＤＣ１，．．．，
ＤＣ４の『逆方向回復』の制限とを必要とする。他の道
は、別のクランプを各ＧＴＯ素子のスナッバーに並列に
接続することである。しかし、この場合には、上記方式
に従ってクランプ・コンデンサＣＣはＣＳより遙かに大
きくなければならない、即ち、上記の例ではＶDRM ≦４
ｋＶについては少なくとも7.５μＦでなければならな
い）。更に、これらのクランプは、ＧＴＯ素子が定常状
態（ＯＮ又はＯＦＦ）であるときにクランプ・コンデン
サＣＣをＶoff まで反復的に放電する放電装置を必要と
する。
【００２５】従って、電子なだれダイオードＺ
１，．．．，Ｚ３にクランプの機能を処理させることが
図２に示されている好適な実施例により提案される。特
に好適な実施例では、これらの電子なだれダイオードＺ
１，．．．，Ｚ３は高速ダイオードとして具体化される
ので、ＧＴＯ素子Ｇ５，．．．，Ｇ７に関して逆平行ダ
イオードの機能を同時に引き受ける。
１，．．．，Ｚ３にクランプの機能を処理させることが
図２に示されている好適な実施例により提案される。特
に好適な実施例では、これらの電子なだれダイオードＺ
１，．．．，Ｚ３は高速ダイオードとして具体化される
ので、ＧＴＯ素子Ｇ５，．．．，Ｇ７に関して逆平行ダ
イオードの機能を同時に引き受ける。
【００２６】この実施例により下記の利点が得られる。 − ＧＴＯ素子の電圧に関して過剰なストレスを受けな
い。 − 各のＧＴＯ電圧が別々に監視されるので、電圧分割
が短時間の間不均一であってもよい。 − スナッバーが最早エネルギーを吸収出来なくなった
ときに初めてクランプは作動状態となる。
い。 − 各のＧＴＯ電圧が別々に監視されるので、電圧分割
が短時間の間不均一であってもよい。 − スナッバーが最早エネルギーを吸収出来なくなった
ときに初めてクランプは作動状態となる。
【００２７】− ＧＴＯ素子の故障の場合には、残りの
ＧＴＯ素子の間で新しい平衡状態が自動的に確立され
る。 − ＧＴＯ素子が中断した場合には、付随のクランプが
オーバーロードされ、短絡される。 − 図２に示されている様に、インダクタＬＳ
１，．．．，ＬＳ３を各ＧＴＯ素子に割り当ててもよ
く、これにより寄生的効果（例えば『スナッバー・ダイ
オードＤＳ５，．．．，ＤＳ７の『逆方向回復』）によ
って最高の対称性と最低の（ｄＶ／ｄｔ）値とが得られ
る。
ＧＴＯ素子の間で新しい平衡状態が自動的に確立され
る。 − ＧＴＯ素子が中断した場合には、付随のクランプが
オーバーロードされ、短絡される。 − 図２に示されている様に、インダクタＬＳ
１，．．．，ＬＳ３を各ＧＴＯ素子に割り当ててもよ
く、これにより寄生的効果（例えば『スナッバー・ダイ
オードＤＳ５，．．．，ＤＳ７の『逆方向回復』）によ
って最高の対称性と最低の（ｄＶ／ｄｔ）値とが得られ
る。
【００２８】− 分圧抵抗器（図１のＲＤ１，．．．，
ＲＤ４）を非常に高く選択することが出来、また完全に
無くすることも出来る。 本発明の別の好適な実施例は、導通（conduction-throu
gh) に対するラッチングに関する（図５）。トリガー・
スルー（tirigger-through) はｄＩ／ｄｔ及びＶの高い
値で破滅的結果をもたらすので、これを完全に排除しな
ければならない。従って、そのアームが上側半部及び下
側半部から成るブリッジ（各半部は直列接続された同数
のＧＴＯ素子を含む；図５を見よ）の場合に、図５に描
かれている二重矢印に従って上側半部の一つずつのＧＴ
Ｏ素子Ｇ１１，．．．，Ｇ１３を下側半部中の対応する
ＧＴＯ素子によって、その二つが同時には決してターン
オンされない様にラッチすることが提案される。
ＲＤ４）を非常に高く選択することが出来、また完全に
無くすることも出来る。 本発明の別の好適な実施例は、導通（conduction-throu
gh) に対するラッチングに関する（図５）。トリガー・
スルー（tirigger-through) はｄＩ／ｄｔ及びＶの高い
値で破滅的結果をもたらすので、これを完全に排除しな
ければならない。従って、そのアームが上側半部及び下
側半部から成るブリッジ（各半部は直列接続された同数
のＧＴＯ素子を含む；図５を見よ）の場合に、図５に描
かれている二重矢印に従って上側半部の一つずつのＧＴ
Ｏ素子Ｇ１１，．．．，Ｇ１３を下側半部中の対応する
ＧＴＯ素子によって、その二つが同時には決してターン
オンされない様にラッチすることが提案される。
【００２９】よって、装置全体の制御の故障はラッチに
よりクランプされ、駆動の故障の発生で閉じられたラッ
チの故障の場合には、唯一のＧＴＯ素子が誤ってターン
オンされるので、関連する分岐がなお常に全電圧をブロ
ックすることが出来る（この場合はＧＴＯ素子の故障と
同等である！）。当然に、この場合には適当な状況照合
示度を後のサービスを目的として中央処理装置に記録さ
せることが出来る。
よりクランプされ、駆動の故障の発生で閉じられたラッ
チの故障の場合には、唯一のＧＴＯ素子が誤ってターン
オンされるので、関連する分岐がなお常に全電圧をブロ
ックすることが出来る（この場合はＧＴＯ素子の故障と
同等である！）。当然に、この場合には適当な状況照合
示度を後のサービスを目的として中央処理装置に記録さ
せることが出来る。
【００３０】最後に、図６に示されている様に、直列接
続と並列接続との組合せも可能である。この様にして、
より大きな電流を処理することが出来る。図２からの個
々のＧＴＯ素子Ｇ５，．．．，Ｇ７の代わりに、このと
きには多数の並列接続されたＧＴＯ素子Ｇ１Ａ，Ｇ１
Ｂ，があり、その各々にそれ自身のインダクタＬＳ１
Ａ，ＬＳ１Ｂが割り当てられる。スナッバーは、並列Ｇ
ＴＯ素子の各々について完全に別々に実施されることが
出来、或いは、図６に示されている様に、相互に結合さ
れることが出来る（別々のスナッバー・ダイオードＤＳ
１Ａ，ＤＳ１Ｂ；ジョイント・スナッバー・コンデンサ
ＣＳ１１）。後者の場合には、スナッバー・コンデンサ
についての経費を、信頼性を損なわずに減少させること
が出来る。
続と並列接続との組合せも可能である。この様にして、
より大きな電流を処理することが出来る。図２からの個
々のＧＴＯ素子Ｇ５，．．．，Ｇ７の代わりに、このと
きには多数の並列接続されたＧＴＯ素子Ｇ１Ａ，Ｇ１
Ｂ，があり、その各々にそれ自身のインダクタＬＳ１
Ａ，ＬＳ１Ｂが割り当てられる。スナッバーは、並列Ｇ
ＴＯ素子の各々について完全に別々に実施されることが
出来、或いは、図６に示されている様に、相互に結合さ
れることが出来る（別々のスナッバー・ダイオードＤＳ
１Ａ，ＤＳ１Ｂ；ジョイント・スナッバー・コンデンサ
ＣＳ１１）。後者の場合には、スナッバー・コンデンサ
についての経費を、信頼性を損なわずに減少させること
が出来る。
【００３１】図６の実施例における並列接続されたＧＴ
Ｏ素子Ｃ１Ａ，Ｇ１Ｂの各々についてもクランプの代わ
りに別々の電子なだれダイオードＺ１Ａ，Ｚ１Ｂが設け
られる。概して、本発明は直列接続されたＧＴＯ素子を
有する回路装置を提供するものであり、これは単純な構
成と、減少した大きさの付加回路要素と関連して最高の
電圧及び電流まで使えるものである。
Ｏ素子Ｃ１Ａ，Ｇ１Ｂの各々についてもクランプの代わ
りに別々の電子なだれダイオードＺ１Ａ，Ｚ１Ｂが設け
られる。概して、本発明は直列接続されたＧＴＯ素子を
有する回路装置を提供するものであり、これは単純な構
成と、減少した大きさの付加回路要素と関連して最高の
電圧及び電流まで使えるものである。
【００３２】明らかに、本発明のいろいろな修正及び変
形が上記の教示に鑑みて可能である。従って、特許請求
の範囲の欄の記載内容の範囲内で、明細書に詳しく記載
した以外の態様で本発明を実施できることが理解されな
ければならない。
形が上記の教示に鑑みて可能である。従って、特許請求
の範囲の欄の記載内容の範囲内で、明細書に詳しく記載
した以外の態様で本発明を実施できることが理解されな
ければならない。
【図１】従来技術によるＧＴＯの直列接続を示す。
【図２】本発明の第１の好適な実施例によるＧＴＯ素子
を有する直列接続を示す。
を有する直列接続を示す。
【図３】図２からＧＴＯ素子をターンオフするためのゲ
ート・ユニットの可能な実施例の原理を示す。
ート・ユニットの可能な実施例の原理を示す。
【図４】図２からＧＴＯ素子をターンオンするためのゲ
ート・ユニットの可能な実施例の原理を示す。
ート・ユニットの可能な実施例の原理を示す。
【図５】本発明の第２の好適な実施例によるブリッジ・
アームの異なる半部におけるＧＴＯ素子のラッチングの
原理を示す。
アームの異なる半部におけるＧＴＯ素子のラッチングの
原理を示す。
【図６】本発明の第３の好適な実施例による直列回路の
内側の複数のＧＴＯ素子の並列構成を示す。
内側の複数のＧＴＯ素子の並列構成を示す。
Ｂ 電池 ＣＣ クランプ・コンデンサ ＣＥ１，ＣＥ２；ＣＲ１，ＣＲ２ コンデンサ ＣＳ１，．．．，ＣＳ７，ＣＳ１１ スナッバー・コン
デンサ Ｄ１，Ｄ２ ダイオード ＤＣ１，．．．，ＤＣ４ クランプ・ダイオード ＤＳ１，．．．，ＤＳ７ スナッバー・ダイオード ＤＳ１Ａ，ＤＳ１Ｂ スナッバー・ダイオード ＦＥＴ 電界効果トランジスタ Ｇ，Ｇ１，．．．，Ｇ７ ＧＴＯ素子 Ｇ１１，．．．，Ｇ２３ ＧＴＯ素子 Ｇ１Ａ，Ｇ１Ｂ ＧＴＯ素子 ＧＵ，ＧＵ１，．．．，ＧＵ３ ゲート・ユニット Ｌ１，Ｌ２ インダクタ ＬＧ ゲート回路インダクタ ＬＳ１，．．．，ＬＳ３ インダクタ ＬＳ１Ａ，ＬＳ１Ｂ インダクタ ＲＤ１，．．．，ＲＤ４ 分圧抵抗器 ＲＨ ラッチング電流抵抗器 ＲＳ１，．．．，ＲＳ７ スナッバー抵抗器 Ｚ１，．．．，Ｚ３ 電子なだれダイオード Ｚ１Ａ，Ｚ１Ｂ 電子なだれダイオード
デンサ Ｄ１，Ｄ２ ダイオード ＤＣ１，．．．，ＤＣ４ クランプ・ダイオード ＤＳ１，．．．，ＤＳ７ スナッバー・ダイオード ＤＳ１Ａ，ＤＳ１Ｂ スナッバー・ダイオード ＦＥＴ 電界効果トランジスタ Ｇ，Ｇ１，．．．，Ｇ７ ＧＴＯ素子 Ｇ１１，．．．，Ｇ２３ ＧＴＯ素子 Ｇ１Ａ，Ｇ１Ｂ ＧＴＯ素子 ＧＵ，ＧＵ１，．．．，ＧＵ３ ゲート・ユニット Ｌ１，Ｌ２ インダクタ ＬＧ ゲート回路インダクタ ＬＳ１，．．．，ＬＳ３ インダクタ ＬＳ１Ａ，ＬＳ１Ｂ インダクタ ＲＤ１，．．．，ＲＤ４ 分圧抵抗器 ＲＨ ラッチング電流抵抗器 ＲＳ１，．．．，ＲＳ７ スナッバー抵抗器 Ｚ１，．．．，Ｚ３ 電子なだれダイオード Ｚ１Ａ，Ｚ１Ｂ 電子なだれダイオード
Claims (10)
- 【請求項１】 ＧＴＯ素子（Ｇ；Ｇ１，．．．，Ｇ７；
Ｇ１１，．．．，Ｇ２３；Ｇ１Ａ，Ｇ１Ｂ）形のターン
オフ大パワー半導体素子の直列回路を有する回路装置で
あって、 (a) 該ＧＴＯ素子（Ｇ；Ｇ１，．．．，Ｇ７；Ｇ１
１，．．．，Ｇ２３；Ｇ１Ａ，Ｇ１Ｂ）の各々には、ゲ
ート電流ＩG を出力する駆動用のゲート・ユニット（Ｇ
Ｕ；ＧＵ１，．．．，ＧＵ３）がそれぞれ割り当てられ
ており、 (b) 該ＧＴＯ素子（Ｇ；Ｇ１，．．．，Ｇ７；Ｇ１
１，．．．，Ｇ２３；Ｇ１Ａ，Ｇ１Ｂ）の各々はそれぞ
れスナッバーに並列に接続されており、このスナッバー
は、ターンオフ時の逆方向電圧の上昇率ｄＶ／ｄｔを制
限するものであって、スナッバー・コンデンサ（ＣＳ
１，．．．ＣＳ７；Ｃ１１）及びスナッバー・ダイオー
ド（ＤＳ１，．．．，ＤＳ７；ＤＳ１Ａ，ＤＳ１Ｂ）か
ら成っており、 (c) 該ＧＴＯ素子（Ｇ；Ｇ１，．．．，Ｇ７；Ｇ１
１，．．．，Ｇ２３；Ｇ１Ａ，Ｇ１Ｂ）と直列に、ター
ンオン時の順方向電流の上昇率ｄＩ／ｄｔを制限するイ
ンダクタ（Ｌ１，Ｌ２；ＬＳ１，．．．，ＬＳ３；ＬＳ
１Ａ，ＬＳ１Ｂ）が接続されており、 (d) 該ＧＴＯ素子（Ｇ；Ｇ１，．．．，Ｇ７；Ｇ１
１，．．．，Ｇ２３；Ｇ１Ａ，Ｇ１Ｂ）は動作時に一緒
にオン・オフされる様になっており、 (e) 個々のＧＴＯ素子（Ｇ；Ｇ５，．．．，Ｇ７；Ｇ
１１，．．．，Ｇ２３；Ｇ１Ａ，Ｇ１Ｂ）のスイッチン
グ遅延時間ｔd がターンオン及びターンオフのときに２
μｓ以内となるようにゲート電流の変化率ｄＩG／ｄｔ
が選択され、 (f) ターンオン時に順方向電流の上昇率ｄＩ／ｄｔが
１ｋＡ／μｓ以上となる様に該インダクタ（ＬＳ
１，．．．，ＬＳ３；ＬＳ１Ａ，ＬＳ１Ｂ）の大きさが
選択されることを特徴とする回路装置。 - 【請求項２】 該インダクタ（ＬＳ１，．．．，ＬＳ
３；ＬＳ１Ａ，ＬＳ１Ｂ）の大きさは、ターンオン時に
順方向電流の上昇率ｄＩ／ｄｔが３ｋＡ／μｓ以上とな
る様に選択されることを特徴とする請求項１に記載の回
路装置。 - 【請求項３】 該ＧＴＯ素子（Ｇ；Ｇ５，．．．，Ｇ
７；Ｇ１１，．．．，Ｇ２３；Ｇ１Ａ，Ｇ１Ｂ）の各々
はクランプとして電子なだれダイオード（Ｚ
１，．．．，Ｚ３；Ｚ１Ａ，Ｚ１Ｂ）に並列に接続され
ていることを特徴とする請求項１に記載の回路装置。 - 【請求項４】 該インダクタ（ＬＳ１，．．．，ＬＳ
３；ＬＳ１Ａ，ＬＳ１Ｂ）は個々のＧＴＯ素子（Ｇ；Ｇ
５，．．．，Ｇ７；Ｇ１１，．．．，Ｇ２３；Ｇ１Ａ，
Ｇ１Ｂ）の各々に割り当てられていることを特徴とする
請求項３に記載の回路装置。 - 【請求項５】 該電子なだれダイオード（Ｚ
１，．．．，Ｚ３；Ｚ１Ａ，Ｚ１Ｂ）は高速ダイオード
として具体化されていることを特徴とする請求項３に記
載の回路装置。 - 【請求項６】 (a) 該ＧＴＯ素子（Ｇ１１，．．．，
Ｇ２３）はブリッジ・アームの上側半部及び下側半部を
形成し、その各半部は同数の素子から成っており、 (b) 該上側半部の各ＧＴＯ素子（Ｇ１１，．．．，Ｇ
１３）は、対応するＧＴＯ素子（Ｇ２１，．．．，Ｇ２
３）によって、二つの指定された素子が同時には決して
ターンオン出来ない様にラッチされることを特徴とする
請求項１に記載の回路装置。 - 【請求項７】 該直列回路において各ＧＴＯ素子は少な
くとも２個の同一のＧＴＯ素子（Ｇ１Ａ，Ｇ１Ｂ）の並
列回路によって置換されていることを特徴とする請求項
１に記載の回路装置。 - 【請求項８】 並列のＧＴＯ素子（Ｇ１Ａ，Ｇ１Ｂ）の
各々は別々のスナッバーを有することを特徴とする請求
項７に記載の回路装置。 - 【請求項９】 並列のＧＴＯ素子（Ｇ１Ａ，Ｇ１Ｂ）の
スナッバーは相互に結合されていることを特徴とする請
求項７に記載の回路装置。 - 【請求項１０】 スナッバー・コンデンサ（ＳＣ
１，．．．，ＣＳ７；Ｃ１１）の大きさは、該ＧＴＯ素
子（Ｇ；Ｇ５，．．．，Ｇ７；Ｇ１１，．．．，Ｇ２
３；Ｇ１Ａ，Ｇ１Ｂ）の最大電流のターンオフ時の逆方
向電圧の上昇率ｄＶ／ｄｔが５００Ｖ／μｓ以上、好ま
しくは１ｋＶ／μｓとなる様に選択されていることを特
徴とする請求項１に記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91106191A EP0509118A1 (de) | 1991-04-18 | 1991-04-18 | Schaltungsanordnung mit einer Serieschaltung von abschaltbaren Hochleistungs-Halbleiterbauelementen in Form von GTO-Bauelementen |
| CH911061919 | 1991-04-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05111262A true JPH05111262A (ja) | 1993-04-30 |
Family
ID=8206635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4087217A Pending JPH05111262A (ja) | 1991-04-18 | 1992-04-08 | Ｇｔｏ素子形のターンオフ大パワー半導体素子の直列回路を有する回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0509118A1 (ja) |
| JP (1) | JPH05111262A (ja) |
| CA (1) | CA2062683A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0785627A2 (en) | 1996-01-17 | 1997-07-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor switching apparatus and method of controlling a semiconductor switching element |
| US6947270B2 (en) | 2002-02-15 | 2005-09-20 | Mitsubishi Denki Kabushiki Kaisha | Building block for series connection in high power converter |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1195886A1 (de) | 2000-09-29 | 2002-04-10 | ABB Schweiz AG | Rückwärtsleitender Gate Commutated Thyristor sowie dessen Anwendung |
| CN103312138B (zh) * | 2013-06-28 | 2015-12-23 | 王达开 | 一种自动限压的功率开关器件串联高压电路 |
| ES2692348T3 (es) * | 2015-04-01 | 2018-12-03 | Energy Technology S.R.L. | Un método para el control de un voltaje en terminales de un semiconductor de potencia en un circuito de potencia eléctrica y un circuito de potencia eléctrica |
| CN107612323B (zh) * | 2017-08-15 | 2019-11-08 | 西安电子科技大学 | 电压平衡电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0379900A3 (de) * | 1989-01-23 | 1990-10-03 | Siemens Aktiengesellschaft | Beschaltung eines oder mehrerer Halbleiterventile mit Sperrfähigkeit in Rückwärtsrichtung |
-
1991
- 1991-04-18 EP EP91106191A patent/EP0509118A1/de not_active Withdrawn
-
1992
- 1992-03-11 CA CA 2062683 patent/CA2062683A1/en not_active Abandoned
- 1992-04-08 JP JP4087217A patent/JPH05111262A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0785627A2 (en) | 1996-01-17 | 1997-07-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor switching apparatus and method of controlling a semiconductor switching element |
| US6947270B2 (en) | 2002-02-15 | 2005-09-20 | Mitsubishi Denki Kabushiki Kaisha | Building block for series connection in high power converter |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2062683A1 (en) | 1992-10-19 |
| EP0509118A1 (de) | 1992-10-21 |
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