JPH0494169A - 薄膜ダイオード素子 - Google Patents
薄膜ダイオード素子Info
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- JPH0494169A JPH0494169A JP21193390A JP21193390A JPH0494169A JP H0494169 A JPH0494169 A JP H0494169A JP 21193390 A JP21193390 A JP 21193390A JP 21193390 A JP21193390 A JP 21193390A JP H0494169 A JPH0494169 A JP H0494169A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、薄膜ダイオード素子に関する。
[従来の技術]
薄膜スイッチング素子としては従来より、薄膜トランジ
スタ(以下、TPTという)が一般に使用されている。
スタ(以下、TPTという)が一般に使用されている。
TPTは特性的には良好であるが、その素子作製プロセ
スが複雑な為に歩留りの向上の点で問題が残されている
。これに比べ、薄膜ダイオードは、そのスイッチング特
性はTPTには及ばないものの、素子作製プロセスが簡
単であり、歩留り向上が期待できると共に、コストダウ
ンのメリットもある。従来の薄膜ダイオードに於ては、
その順方向バイアス特性かスイッチング用素子として充
分ではなかった。
スが複雑な為に歩留りの向上の点で問題が残されている
。これに比べ、薄膜ダイオードは、そのスイッチング特
性はTPTには及ばないものの、素子作製プロセスが簡
単であり、歩留り向上が期待できると共に、コストダウ
ンのメリットもある。従来の薄膜ダイオードに於ては、
その順方向バイアス特性かスイッチング用素子として充
分ではなかった。
[発明が解決しようとする課題]
従って、本発明に於ては、薄膜ダイオード(以下、TF
Dという)の順方向バイアス特性を改善し、充分なON
電流と充分に小さいOFF電流を持っTFDの開発に成
功した。
Dという)の順方向バイアス特性を改善し、充分なON
電流と充分に小さいOFF電流を持っTFDの開発に成
功した。
すなわち、充分なS/N比のとれるTFD作製が可能と
なった。
なった。
[課題を解決するための手段及び作用]ダイオードの空
乏層領域の広がる半導体層にシリコンを主成分として含
み、カーボン、窒素、酸素のうち少なくとも1種以上を
含むアモルファスシリコン合金を用いることにより低電
圧順方向バイアス領域で充分小さな電流が流れ、高電圧
順方向バイアス領域で充分大きな電流値が得られる。
乏層領域の広がる半導体層にシリコンを主成分として含
み、カーボン、窒素、酸素のうち少なくとも1種以上を
含むアモルファスシリコン合金を用いることにより低電
圧順方向バイアス領域で充分小さな電流が流れ、高電圧
順方向バイアス領域で充分大きな電流値が得られる。
またこの素子をスイッチ素子とに去月する場合、スイッ
チングの目的に応じて複数個直列に接続し所望のV−1
カーブに調節してから利用することができる。
チングの目的に応じて複数個直列に接続し所望のV−1
カーブに調節してから利用することができる。
請求項1の薄膜ダイオード素子がp型、i型、n型の3
層より成り、そのp層がボロン原子を不純物として含む
ように構成すると有利である(請求項2)。
層より成り、そのp層がボロン原子を不純物として含む
ように構成すると有利である(請求項2)。
請求項2のpin型薄膜ダイオード素子に於いて、その
n層をマイクロポリクリスタルシリコンにより構成する
ことができる(M求項3)。
n層をマイクロポリクリスタルシリコンにより構成する
ことができる(M求項3)。
請求項2のpin型薄膜ダイオード素子に於いて、i層
のみがシリコンおよびカーボンを主成分として含み、p
層、n層はシリコンを主成分として含むが、カーボンを
含まないことが有利である(請求項4)。
のみがシリコンおよびカーボンを主成分として含み、p
層、n層はシリコンを主成分として含むが、カーボンを
含まないことが有利である(請求項4)。
請求項1の薄膜ダイオードの拡散電圧が0゜5ボルト以
上で順方向電圧1ボルト付近の10−当りの見かけの抵
抗率が0.3333X103OHM以下であることが有
利である(請求項5)請求項1の薄膜ダイオードの拡散
電圧を0゜7ボルト以上とすることができる(請求項6
)。
上で順方向電圧1ボルト付近の10−当りの見かけの抵
抗率が0.3333X103OHM以下であることが有
利である(請求項5)請求項1の薄膜ダイオードの拡散
電圧を0゜7ボルト以上とすることができる(請求項6
)。
請求項1〜6の薄膜ダイオード素子を2測量上21個以
下N個直列に接続しく2≦N≦21)順方向電圧(0,
5×N)ボルトバイアス付近の1cm2当りの見かけの
抵抗か0.5X1×106OHMM以上でありNボルト
バイアス付近の10−当りの見かけの抵抗が0.333
3X103OHM以下であるようにすれば有利である(
請求項7)。
下N個直列に接続しく2≦N≦21)順方向電圧(0,
5×N)ボルトバイアス付近の1cm2当りの見かけの
抵抗か0.5X1×106OHMM以上でありNボルト
バイアス付近の10−当りの見かけの抵抗が0.333
3X103OHM以下であるようにすれば有利である(
請求項7)。
請求項6の薄膜ダイオード素子を2個以上15個以下直
列に接続しく2≦N≦15)、順方向電圧が(0,8×
N)ボルトの時1 cd 当すの見かけの抵抗がIlX
1×106OHMであるようにすることができる(請求
項8)。
列に接続しく2≦N≦15)、順方向電圧が(0,8×
N)ボルトの時1 cd 当すの見かけの抵抗がIlX
1×106OHMであるようにすることができる(請求
項8)。
請求項1の薄膜ダイオードを膜厚方向にN(2≦N≦2
1)段積層してタンデム型薄膜ダイオード素子を得るこ
とができる(M求項9)。
1)段積層してタンデム型薄膜ダイオード素子を得るこ
とができる(M求項9)。
請求項6の薄膜ダイオードを膜厚方向にN(2≦N≦1
5)段積層してタンデム型薄膜ダイオード素子を得るこ
とができる(請求項10)請求項7のダイオード素子列
2個をリング型に接続してリング型ダイオードスイッチ
ング素子を得ることができる(請求項11) 請求項8のダイオード素子列2個をリング型に接続して
リング型ダイオードスイッチング素子を得ることができ
る(請求項12)。
5)段積層してタンデム型薄膜ダイオード素子を得るこ
とができる(請求項10)請求項7のダイオード素子列
2個をリング型に接続してリング型ダイオードスイッチ
ング素子を得ることができる(請求項11) 請求項8のダイオード素子列2個をリング型に接続して
リング型ダイオードスイッチング素子を得ることができ
る(請求項12)。
請求項9のダイオード素子2個をリング型に接続してリ
ング型ダイオードスイッチング素子を得ることができる
(請求項13)。
ング型ダイオードスイッチング素子を得ることができる
(請求項13)。
請求項10のダイオード素子2個をリング型に接続して
リング型ダイオードスイッチング素子を得ることができ
る(請求項14)。
リング型ダイオードスイッチング素子を得ることができ
る(請求項14)。
請求項1の薄膜ダイオードの厚みを1000Å以下にす
ると有利である(請求項15)。
ると有利である(請求項15)。
請求項5の薄膜ダイオードの厚みを1000Å以下にす
ると有利である(請求項16)。
ると有利である(請求項16)。
請求項6の薄膜ダイオードの厚みを1000Å以下にす
ると有利である(請求項17)請求項7の薄膜ダイオー
ドの厚みを1000Å以下にした薄膜ダイオード素子列
にすると有利である(請求項18)。
ると有利である(請求項17)請求項7の薄膜ダイオー
ドの厚みを1000Å以下にした薄膜ダイオード素子列
にすると有利である(請求項18)。
請求項8の薄膜ダイオードの厚みを1000Å以下にし
た薄膜ダイオード素子列にすると有利である(請求項1
9)。
た薄膜ダイオード素子列にすると有利である(請求項1
9)。
請求項9の薄膜ダイオードの厚みを10000Å以下に
した薄膜ダイオード素子列にすると有利である(請求項
20)。
した薄膜ダイオード素子列にすると有利である(請求項
20)。
請求項10の薄膜ダイオードの厚みを10000Å以下
にした薄膜ダイオード素子列にすると有利である(請求
項21)。
にした薄膜ダイオード素子列にすると有利である(請求
項21)。
なお、この明細書において拡散電圧とは、pinB層よ
り構成されOボルト付近の電流密度が10 ”−6A
/ cj以下であるダイオード素子の電流密度が2X1
0−6A/c−以上になる順方向バイアス電圧を意味す
る。
り構成されOボルト付近の電流密度が10 ”−6A
/ cj以下であるダイオード素子の電流密度が2X1
0−6A/c−以上になる順方向バイアス電圧を意味す
る。
[実施例コ
(実施例1)
アモルファスシリコンカーバイド、弱n型半導体を用い
たショットキー型スイッチングダイオード。
たショットキー型スイッチングダイオード。
Pt、Au、Pb、Ni、Cr等の金属とa−5i
Cx:Hのショットキー接合を利用1−x する。ここでXの値は0.001<x<0.6である。
Cx:Hのショットキー接合を利用1−x する。ここでXの値は0.001<x<0.6である。
X≦0.001ではショットキー接合後の所望のV−1
特性が得られずX≧0.6ではa−5iCx:Hの膜質
か低下し、良好−x なダイオード特性が得られない(第1図参照)。
特性が得られずX≧0.6ではa−5iCx:Hの膜質
か低下し、良好−x なダイオード特性が得られない(第1図参照)。
なお、a−8iCx:Hに10ppm以−x
下のPH3をドーピングし、弱n型にすることでショッ
トキー接合が安定に生成できる。
トキー接合が安定に生成できる。
(実施例2)
a−5i Cx:H(0,001<x<0゜−x
6)とa−Si:Hを用いた、ヘテo p / n接合
型スイッチングダイオード。
型スイッチングダイオード。
a−3i:)lにボロンをドーピングしたp型a−Si
:Hとa−8fCx:Hにホスフ−x インをドーピングしたn型a−5iCxニ−X Hを接合したヘテロ接合ダイオードを作る(第2図参照
)。
:Hとa−8fCx:Hにホスフ−x インをドーピングしたn型a−5iCxニ−X Hを接合したヘテロ接合ダイオードを作る(第2図参照
)。
a−5i Cx:Hにボロンをドープしp層−x
型とし、a−3i:Hにホスフィンをドープしn型とす
る。これらを接合しヘテロ接合ダイオードを作る(第3
図参照)。
る。これらを接合しヘテロ接合ダイオードを作る(第3
図参照)。
(実施例3)
pin型ダイオード。
第 1 表
九
なお、p層にも空前層が広かっている。
(実施例4)
pin型でn層がマイクロクリスタルシリコン。
P、Nは実施例3と同じである。n層がマイクロクリス
タルシリコンよりなりホスフィンがヘビードープされて
いる(第5図参照)。
タルシリコンよりなりホスフィンがヘビードープされて
いる(第5図参照)。
(実施例5)
p1nダイオードのi層のみがシリコンカーバイドであ
りpr n層はアモルファスシリコンを用いる。
りpr n層はアモルファスシリコンを用いる。
(実施例6)
pinダイオードのi層のみがシリコンカーバイドであ
り、五層かライトドープされている。
り、五層かライトドープされている。
実施例6−1
p、nは実施例Sと同じである。
i層にはボロンをライトドープする。
実施例6−2
p、nは実施例5と同じである。
i層にはホスフィンをライトドープする。
(実施例7)
薄膜ダイオードの順方向電圧−電流特性が0゜5ボルト
バイアス時に2X10−6A/c−以下であり、1.0
ボルトバイアス時に3×10″″3A/C−以上の電流
が流れる。このような電圧−電流特性を得る為には、空
乏層領域の広がる半導体層のバンドギャップを広くする
ことが必要であり、ここにa−8t Cx:H(0
,00−x 1<x<0.6)を使用する。
バイアス時に2X10−6A/c−以下であり、1.0
ボルトバイアス時に3×10″″3A/C−以上の電流
が流れる。このような電圧−電流特性を得る為には、空
乏層領域の広がる半導体層のバンドギャップを広くする
ことが必要であり、ここにa−8t Cx:H(0
,00−x 1<x<0.6)を使用する。
0.5ボルトバイアス時と1.0ボルトバイアス時はい
わゆるスイッチのOFF時とON時に対応し、OFF時
の電流が比較的大きいダイオードではON時の電流が大
きくなければS/N比がかせげない。またOFF時の電
流も比較的大きいとはいえ、2 X 10=A/cj以
下でないとスイッチング(OFF)ができない。
わゆるスイッチのOFF時とON時に対応し、OFF時
の電流が比較的大きいダイオードではON時の電流が大
きくなければS/N比がかせげない。またOFF時の電
流も比較的大きいとはいえ、2 X 10=A/cj以
下でないとスイッチング(OFF)ができない。
(実施例8)
薄膜ダイオードの順方向電圧電流特性で順方向電流の立
ち上がる電圧を大きくとることができれば、大きい電圧
範囲でON、OFFのスイッチができる。ON時の電流
は犠牲になるが、OFF時の電流を比較的高電圧側まで
もってこれる。素子をa−5i Cx:H(0,0
0−x 1<x<0.6)を用いて作った。この時、0゜8ボル
トバイアス時に1×1O−6A/C−以下の電流しか本
実施例のダイオードは流さない。
ち上がる電圧を大きくとることができれば、大きい電圧
範囲でON、OFFのスイッチができる。ON時の電流
は犠牲になるが、OFF時の電流を比較的高電圧側まで
もってこれる。素子をa−5i Cx:H(0,0
0−x 1<x<0.6)を用いて作った。この時、0゜8ボル
トバイアス時に1×1O−6A/C−以下の電流しか本
実施例のダイオードは流さない。
(実施例9)
0.5ボルト順バイアス時に2X10=A/C−以下の
電流が流れ、1ボルトバイアス時に3XIO−”A/c
d以上の電流か流れるダイオードを3個以上、20個以
下、N個直列に接続する。
電流が流れ、1ボルトバイアス時に3XIO−”A/c
d以上の電流か流れるダイオードを3個以上、20個以
下、N個直列に接続する。
3直列に接続した素子の特性は1.5ボルトバイアス時
2 X 10=A/c−以下であり、3ボルトバイアス
時には3X10−3A/cd以上であった。
2 X 10=A/c−以下であり、3ボルトバイアス
時には3X10−3A/cd以上であった。
従って、本実施例のダイオードは1.5ボルトバイアス
までOFF、3ボルトでは充分大きな電流3 X 10
−”A/cdが得られON状態となる。
までOFF、3ボルトでは充分大きな電流3 X 10
−”A/cdが得られON状態となる。
5直列ではそれぞれ2.5ボルトでOFF。
2X10−6A/cd以下、5ボルトでON、3×1O
−3A/c−以上であった。
−3A/c−以上であった。
(実施例10)
0.8ボルト順バイアス時にI X 10−6A/C−
以下の電流しか流さないダイオードはを2個以上、15
個以下(1<N<16)直列に接続する。
以下の電流しか流さないダイオードはを2個以上、15
個以下(1<N<16)直列に接続する。
2直列の場合1.6ボルトバイアス時0.9XIO−6
A/cdの電流値であった。
A/cdの電流値であった。
3直列では2.4ボルトバイアス時0,82XIO−”
A/cシの電流値を示した。
A/cシの電流値を示した。
(実施例11)
N段タンデム型ダイオード(2〈Nく21)シングルセ
ルの場合に、0.5ボルトバイアス時、2 X 10−
6A/cd以下の電流しか流さないセルと同じ処方でこ
のセルをN段積層した。
ルの場合に、0.5ボルトバイアス時、2 X 10−
6A/cd以下の電流しか流さないセルと同じ処方でこ
のセルをN段積層した。
(2<N<21)
10段積層したところ、5ボルトバイアス時I X 1
0=A/cシの電流値が得られた。また、10ボルトバ
イアス時には、2 ’X 10−3A / c−以上の
電流値が得られた。
0=A/cシの電流値が得られた。また、10ボルトバ
イアス時には、2 ’X 10−3A / c−以上の
電流値が得られた。
(実施例12)
高圧N段、タンデム型ダイオード(1<N<16)。
シングルセルの場合に0.8ボルトバイアス時、I X
10=A/cd以下の電流しか流さないセルと同じ処
方でこのセルをN段積層した。
10=A/cd以下の電流しか流さないセルと同じ処
方でこのセルをN段積層した。
N−5の場合、4.0ボルトバイアス時、0゜5XIC
1−6A/cd以下の電流が流れた。従って4.0ボル
トでOFF状態が保たれた。
1−6A/cd以下の電流が流れた。従って4.0ボル
トでOFF状態が保たれた。
(実施例13)
リングダイオード
ダイオードを第7図に示すように接続したものをリング
ダイオードと呼ぶ。ダイオードは直列に接続されたダイ
オード列あるいはタンデム型ダイオードで置きかえるこ
ともできる。
ダイオードと呼ぶ。ダイオードは直列に接続されたダイ
オード列あるいはタンデム型ダイオードで置きかえるこ
ともできる。
このリングダイオードは双方向スイッチとなる。
(実施例14)
ダイオードの薄膜化。
数多くのダイオードを作り込む、あるいは、ダイオード
を直列につないでゆく場合、オープンモート欠陥が生じ
やすい。ダイオード厚みをうずくすることにより、この
欠陥は大巾に低減できることがわかった。ダイオード厚
みはその表面電極の厚みと同じ程度の厚みにすることが
望ましい。シングルセルのダイオードではその厚みは5
000人程度0ものが多く見られるが、本目的では10
00Å以下が望ましい。この時表面電極の厚みはl00
0A〜1500A(7)範囲である。第8図にダイオー
ド表面の電極のカバーレージの様子を示す。
を直列につないでゆく場合、オープンモート欠陥が生じ
やすい。ダイオード厚みをうずくすることにより、この
欠陥は大巾に低減できることがわかった。ダイオード厚
みはその表面電極の厚みと同じ程度の厚みにすることが
望ましい。シングルセルのダイオードではその厚みは5
000人程度0ものが多く見られるが、本目的では10
00Å以下が望ましい。この時表面電極の厚みはl00
0A〜1500A(7)範囲である。第8図にダイオー
ド表面の電極のカバーレージの様子を示す。
(実施例15)
タンデムダイオードの薄膜化。
シングルセルダイオードを膜厚方向へ積層したタンデム
型ダイオードの厚みは、そのシングルダイオードの厚み
と積層数に積になる。しかし、前述のとうり、素子ステ
ップカバーレージ性を良くしオーブン欠陥モードを少な
くする為には、このトータル厚みを減少させることが不
可欠である。本願のタンデムダイオードはその厚みを1
0000人(1μl)以下におさえ、これによってオー
ブンモードが減少するよう設計している。なお、表面金
属には延性の大きい金属を用いることにより、ステップ
部でのオーブンモードを低減できるので1μ層段差の場
合はこれも考慮した。またメタルの堆積方法も、抵抗加
熱EBあるいはスパッタ法などがある。
型ダイオードの厚みは、そのシングルダイオードの厚み
と積層数に積になる。しかし、前述のとうり、素子ステ
ップカバーレージ性を良くしオーブン欠陥モードを少な
くする為には、このトータル厚みを減少させることが不
可欠である。本願のタンデムダイオードはその厚みを1
0000人(1μl)以下におさえ、これによってオー
ブンモードが減少するよう設計している。なお、表面金
属には延性の大きい金属を用いることにより、ステップ
部でのオーブンモードを低減できるので1μ層段差の場
合はこれも考慮した。またメタルの堆積方法も、抵抗加
熱EBあるいはスパッタ法などがある。
自公転方式のメタル堆積装置と上述のメタル蒸気発生装
置とを組み合わせることにより、ステップカバレージ性
が良くなった。
置とを組み合わせることにより、ステップカバレージ性
が良くなった。
[発明の効果]
本発明に於ては、薄膜ダイオード(TFD)の順方向バ
イアス特性の改善され充分なON電流と充分に小さいO
FF電流を持つTFDが得られる。すなわち、充分なS
/N比のとれるTFD作製か可能となった。
イアス特性の改善され充分なON電流と充分に小さいO
FF電流を持つTFDが得られる。すなわち、充分なS
/N比のとれるTFD作製か可能となった。
第1図は、実施例1の説明図、
第2図と第3図は、それぞれ実施例2の説明図、
第4図は、実施例3の説明図、
第5図は、実施例4の説明図、
第6図は、実施例5の説明図、
第7図は、実施例13の説明図、
第8図は、実施例14の説明図である。
第1図
ρ型
P習
Claims (1)
- 【特許請求の範囲】 1、電荷空乏層領域の広がる半導体層にシリコンを主成
分として含み、カーボン、窒素、酸素のうち少なくとも
1種以上を含むアモルファス合金を用いたことを特徴と
するスイッチング用薄膜ダイオード素子。 2、薄膜ダイオード素子がp型、i型、n型の3層より
成り、そのp層がボロン原子を不純物として含むことを
特徴とする特許請求の範囲第1項記載の薄膜ダイオード
素子。 3、pin型薄膜ダイオード素子に於いて、そのn層が
マイクロポリクリスタルシリコンよりなることを特徴と
する特許請求の範囲第2項記載の薄膜ダイオード素子。 4、pin型薄膜ダイオード素子に於いて、i層のみが
シリコンおよびカーボンを主成分として含み、p層、n
層はシリコンを主成分として含むが、カーボンを含まな
いことを特徴とする特許請求の範囲第2項記載の薄膜ダ
イオード素子。 5、薄膜ダイオードの拡散電圧が0.5ボルト以上で順
方向電圧1ボルト付近の1cm^2当りの見かけの抵抗
率が0.3333×10^3OHM以下であることを特
徴とする特許請求の範囲第1項記載の薄膜ダイオード素
子。 6、薄膜ダイオードの拡散電圧が0.7ボルト以上であ
ることを特徴とする特許請求の範囲第1項記載の薄膜ダ
イオード素子。 7、特許請求の範囲第1項〜第6項の薄膜ダイオード素
子を2個以上21個以下N個直列に接続し(2≦N≦2
1)順方向電圧(0.5×N)ボルトバイアス付近の1
cm^2当りの見かけの抵抗が0.5×10^6OHM
以上でありNボルトバイアス付近の1cm^2当りの見
かけの抵抗が0.3333×10^3OHM以下である
ことを特徴とするスイッチング用ダイオード素子列。 8、特許請求の範囲第6項の薄膜ダイオード素子を2個
以上15個以下直列に接続し(2≦N≦15)、順方向
電圧が(0.8×N)ボルトの時1cm^2当りの見か
けの抵抗が1×10^6OHMであることを特徴とする
スイッチング用ダイオード素子列。 9、特許請求の範囲第1項記載の薄膜ダイオードを膜厚
方向にN(2≦N≦21)段積層したことを特徴とする
タンデム型薄膜ダイオード素子。 10、特許請求の範囲第6項記載の薄膜ダイオードを膜
厚方向にN(2≦N≦15)段積層したことを特徴とす
るタンデム型薄膜ダイオード素子。 11、特許請求の範囲第7項記載のダイオード素子列2
個をリング型に接続したリング型ダイオードスイッチン
グ素子。 12、特許請求の範囲第8項記載のダイオード素子列2
個をリング型に接続したリング型ダイオードスイッチン
グ素子。 13、特許請求の範囲第9項記載のダイオード素子2個
をリング型に接続したリング型ダイオードスイッチング
素子。 14、特許請求の範囲第10項記載のダイオード素子2
個をリング型に接続したリング型ダイオードスイッチン
グ素子。 15、薄膜ダイオードの厚みが1000Å以下であるこ
とを特徴とする特許請求の範囲第1項記載の薄膜ダイオ
ード素子。 16、薄膜ダイオードの厚みが1000Å以下であるこ
とを特徴とする特許請求の範囲第5項記載の薄膜ダイオ
ード素子。 17、薄膜ダイオードの厚みが1000Å以下であるこ
とを特徴とする特許請求の範囲第6項記載の薄膜ダイオ
ード素子。 18、薄膜ダイオードの厚みが1000Å以下であるこ
とを特徴とする特許請求の範囲第7項記載の薄膜ダイオ
ード素子列。 19、薄膜ダイオードの厚みが1000Å以下であるこ
とを特徴とする特許請求の範囲第8項記載の薄膜ダイオ
ード素子列。 20、薄膜ダイオードの厚みが10000Å以下である
ことを特徴とする特許請求の範囲第9項記載の薄膜ダイ
オード素子列。 21、薄膜ダイオードの厚みが10000Å以下である
ことを特徴とする特許請求の範囲第10項記載の薄膜ダ
イオード素子列。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21193390A JPH0494169A (ja) | 1990-08-09 | 1990-08-09 | 薄膜ダイオード素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21193390A JPH0494169A (ja) | 1990-08-09 | 1990-08-09 | 薄膜ダイオード素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0494169A true JPH0494169A (ja) | 1992-03-26 |
Family
ID=16614088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21193390A Pending JPH0494169A (ja) | 1990-08-09 | 1990-08-09 | 薄膜ダイオード素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0494169A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8323753B2 (en) | 2006-05-30 | 2012-12-04 | Fujifilm Manufacturing Europe B.V. | Method for deposition using pulsed atmospheric pressure glow discharge |
US8338307B2 (en) | 2007-02-13 | 2012-12-25 | Fujifilm Manufacturing Europe B.V. | Substrate plasma treatment using magnetic mask device |
US8445897B2 (en) | 2008-02-08 | 2013-05-21 | Fujifilm Manufacturing Europe B.V. | Method for manufacturing a multi-layer stack structure with improved WVTR barrier property |
US8702999B2 (en) | 2008-02-01 | 2014-04-22 | Fujifilm Manufacturing Europe B.V. | Method and apparatus for plasma surface treatment of a moving substrate |
-
1990
- 1990-08-09 JP JP21193390A patent/JPH0494169A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8323753B2 (en) | 2006-05-30 | 2012-12-04 | Fujifilm Manufacturing Europe B.V. | Method for deposition using pulsed atmospheric pressure glow discharge |
US8338307B2 (en) | 2007-02-13 | 2012-12-25 | Fujifilm Manufacturing Europe B.V. | Substrate plasma treatment using magnetic mask device |
US8702999B2 (en) | 2008-02-01 | 2014-04-22 | Fujifilm Manufacturing Europe B.V. | Method and apparatus for plasma surface treatment of a moving substrate |
US8445897B2 (en) | 2008-02-08 | 2013-05-21 | Fujifilm Manufacturing Europe B.V. | Method for manufacturing a multi-layer stack structure with improved WVTR barrier property |
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