JPH0493005A - チップインダクタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子機器等に用いられる小型のチップインダ
クタ及びその製造方法に関する。

に関する。

（発明の概要） 本発明は、小型化に好適なチップインダクタ及びその製
造方法であって、内部に誘導性導体膜パターン形成した
フェライトチップの両端部に金属薄膜と金属めっき膜と
からなる端部電極を設けた構造とすることにより、小型
化を図り、また製品寸法精度の向上と材料費の低減を図
ったものである。また、製法上は、外面を除いた基板面
に誘導性導体膜パターンを形成しかつ棒状部が一体に形
成されるようにスリ７）−穴を設けた未焼成積層基板を
焼成し、焼成後の積層基板の前記棒状部の両端部に端部
電極を形成した後に個々のチップインダクタに切断分離
することにより、工程の連続化、生産性の改善を図るこ
とができる。

（従来の技術） 従来のチップインダクタの構造の一例を第１従来例とし
て第１２図に示ず。この場合、チップインダクとして誘
導性導体パターンのターン数が１回未満のマイクロチッ
プビーズの例を示している。

この図において、５０はフェライトチップであり、２個
のスルーホール５１Ａ、５１Ｂを有している。

前記スルーホール５１Ａ、５１Ｂは、一方の開口端面で
導体パターン５２Ａ、５２Ｂを介し当該フェライトチッ
プ両端に設けられた端部電極５３Ａ５３Ｂにそれぞれ接
続されており、他方の開口端面では導体パターン５２Ｃ
により相互に接続されている。

このマイクロチップビーズの製造は、予め貫通穴を設け
たチップ形状の未焼成フェライトチップを焼成後、前記
スルーポール５１Ａ、５１Ｂ及び導体パターン５２Ａ、
５２Ｂ、５２Ｃ１さらには端部電極５３Ａ、５３ＢをＡ
ｇ−Ｐｄ材等の導体ペーストの印刷、塗布及び焼き付け
により形成し、端部電極５３Ａ、５（Ｂに電気めっきを
施した後、前記端部電極部分を除いた面に絶縁コー１へ
を施すことにより実行される。

また、第１３図は第２従来例であり、チップインダクと
して誘導性導体パターンのターン数が１回以上のソイ１
−パン１ヘチヨークの例を示している。

この図において、フェライトデツプ５５には、６個のス
ルーポール５６Ａ乃至５６Ｆか設けられており、それら
は両開口端面で導体パターン５７Ａ乃至５７Ｇによりそ
れぞれ相互にあるいは当該フェライ１〜チップ両端部の
端部電極５８Ａ、５８Ｂに接続されている。すなわち、
導体パターン５７Ａは端部電極５８Ａとスルーホール５
６Ａを接続しており、導体パターン５７Ｂ、５７Ｃ，５
７Ｄ５７Ｅ、５７Ｆは図の如く各スルーホールを接続し
ており垂直面内てターンしているコイルを形成している
。そして、スルーポール５６Ｆと端部電極５８Ｂが導体
パターン５７Ｇを介して接続され、以上の構成により垂
直面でターンしているワイドバントチョークが構成され
る。

以上の構成による第２従来例のワイドバンドチョークは
、第１従来例と同様の製造方法て製造される。

（発明が解決しようとする課題） ところで、前述の第１２図及び第１３図の従来のチップ
インダクタのようにフェライトチップ単体の一方の面か
ら他方の面に貫通ずるように長めのスルーホールを設け
て導体パターンで接続する構成の場合、小型になるとス
ルーホール間の接続が容易でないとともに、スルーホー
ルを設けることでフェライトチップの厚みが必要となり
、第２従来例のワイドバンドチョークの構成のようにタ
ーン数が多い場合さらに厚みが大きくなり、小型化が困
難になる欠点があった。

製法上も、チップ形状に成型された未焼成のフェライト
チップに貫通穴を形成してから焼成し、焼成後の各チッ
プに印刷焼き付けによるスルーポール、導体パターン、
端部電極の形成を行なうのて（バルク処理）、各工程に
おいて分離した個別のチップを加工することになり、端
部電極の形成なとにおいて、加工か面倒になる嫌いがあ
るとともに各工程間の搬送に手間がかかる。さらに、バ
ルク処理であると、製品の外ｆｔｆ！　選別の自動化が
困難で工程の連続化も難しい。

また従来のごとき端部電極をＡｇ−Ｐｄ材等の塗布焼き
付けによる厚膜て構成する場合、その厚さの管理が面倒
であり、外形寸法のばらつきが発生しやすい嫌いがあり
、材料費も高くなる欠点があった。

なお、特公昭６０−５０３３１号は、印刷法でインダク
タンス素子を作成するインダクタンス素子の製造方法で
あるが、各金属パターンを相互に絶縁する絶縁層の透磁
率及び体積を大きくできないため、得られるインタフタ
ンス値に限度がある。

本発明は、上記の点に鑑み、小型化及び製品寸法精度の
向上か可能で、材料費の低減を図ることがてき、製法上
は製造工程の簡略化及び合理化や量産性の改善が可能な
チップインダクタ及びその製造方法を提供することを目
的とする。

（課題を解決するだめの手段） 上記目的を達成するために、本発明のチップインダクタ
は、内部に誘導性導体膜パターンを形成したフェライト
チップの両端部を略コ字状に囲む如く、前記導体膜パタ
ーンに接続する金属薄膜と該金属薄膜上の金属めっき膜
とからなる端部電極を設けた構成としている。

また、本発明のチップインダクタの製造方法は、複数枚
の未焼成フェライト・シート基板を積層しかつ外面とな
る面を除く前記未焼成フェライ１〜シート基板のいずれ
かの基板面に誘導性導体膜パターンを設けるとともに棒
状部が一体に形成されるようにスリット穴を形成してな
る未焼成積層基板を焼成し、焼成後の積層基板の前記棒
状部の端部を略コ字状に囲むように薄膜技術による金属
薄膜を形成し、該金属薄膜上に金属めっき膜を設けて端
部電極を形成した後、前記棒状部を複数個に切断分離す
るものである。

く作用） 本発明においては、フェライトチップの内部にてターン
する誘導性導体膜パターンを形成したことにより、フェ
ライトチップ全体を貫通ずるスルーポールを設けるため
の厚みを必要としなくなり薄形化が図れるとともに、小
型形状の場合であっても従来の第１２図及び第１３図に
示したスルーホールと導体パターンを接続する構成より
容易に導体膜パターンによるコイルを形成できる。複数
ターンのコイルを形成する場合も導体膜パターンを持つ
フェライＩ・　シー１〜基板の積層と該フェライト・シ
ート基板に形成したスルーホールによる接続を用いるこ
とで、従来構造よりさらに薄形化が可能である。

また、本発明に係る製造方法においては、外面となる基
板面を除き導体膜パターンを設けた複数枚の未焼成フェ
ライ１〜・シー１〜基板を積層したものに棒状部が一体
に形成されるようにスリブ１−穴を施し、それを焼成一
体化した積層基板を使用し、各工程においては複数個の
フェライトチップがつながった１枚の基板として処理す
ることにより（基板処理工法）、端部電極成膜工程や外
観選別工程等において、多数個のチップインダクタの同
時処理がパレット等を使用することなく可能になり、工
程のライン化（工程間搬送の統一化）や量産が容易にな
り、製造原価の低減及び製造所要時間の短縮を図ること
ができる。

さらに、端部電極材にＡｇ　　ＰＩ）等の導体ペース１
〜を使用せず、焼成後の積層基板の棒状部に、スパッタ
、イオンブレーティング、Ｐ−ＣＶＤ等の薄膜技術によ
って端部電極の下層となる金属薄膜を被着形成し、さら
に金属めっき膜を設けるので、端部電極の厚みの管理を
高精度で行うことが容易で、端部電極成膜工程の簡略化
と同時成膜による量産化が可能になり、材料費と製造工
程の削減とともに、製品寸法精度と搭載率の向上を図る
ことができ、さらに小型化や薄形化にも十分対応できる
。

（実施例） 以下、本発明に係るチップインダクタ及びその製造方法
の実施例を図面に従って説明する。

第１図はデツプインダクタとしてのマイクロチップビー
ズの製造工程を説明する工程図である。まず、第２図に
示した未焼成のフエライ１〜・シー１〜基板１を受は入
れ、導体膜パターン印刷工程２において、フェライ１−
　シート基板１の一方の基板面に第３図の如く導体ペー
ストの印刷により所定の誘導性導体膜パターン］１を複
数個並列に設ける。この導体膜パターン１１は図の如く
基板平面内で半ターンし、両端は後に端部電極と接続す
るように突出した形状に形成されている。つまり、この
場合ターン数が１回未満なのでマイクロチップピースを
構成する。

次に積層工程３において、第４図の如く、前記導体膜パ
ターン１１を施したフェライト・シーＩ・基板１Ａを挟
む如く導体膜の無いフェライト・シート基板］、Ｂ、Ｉ
Ｃを積層する。そして次のスタック（プレス）工程４に
おいて一様に加圧処理することにより３層構造の未焼成
積層基板が作製されその後、スリット形成工程５におい
て前記未焼成積層基板に第５図に示す如く複数のスリブ
Ｉ・穴１２を所定間隔で平行にパンチングもしくはレー
ザー加工であけ、平行なスリット穴間に多数の棒状部１
３を形成することにより、未焼成の穴あき積層基板１４
が作製される。なお、各未焼成フェライト・シート基板
上のスリット穴１２の位置は第２図乃至第４図において
も仮想線で示した。

それから、焼成工程６において前記穴あき積層基板１４
を焼結することにより、積層及びスリブ１〜穴加工され
た各シート基板ＩＡ、ＩＢ、ＩＣは一体となり、内部に
誘導性導体膜パターン１１を有する複数個の棒状部１３
が形成された穴あきフェライト基板１５が得られる。そ
の際、後工程で各デツプに分離する際の切断代とな４ｖ
乃至０字状溝を前記スタック工程４もしくはスリブ１〜
形成工程５において予め形成しておいて焼成するように
してもよい。なお、誘導性導体膜パターン１１の両端は
スリット穴１２を設けることにより棒状部１３の端面に
露出している。

それから、端部電極成膜工程７において、第６図の如く
、端部電極の下層部分を構成する金属薄Ｍ１６Ａ、１６
Ｂの成膜をスパッタにより前記穴あきフェライト基板１
５の状態て行ない、すなわち各棒状部１３の両端部を略
コ字状に囲む如く金属薄膜１６Ａ、１６Ｂを形成する。

ここで金属薄膜］、６Ａ、１．６Ｂはそれぞれ第３図に
図示した前記誘導性導体膜パターン］］のスリブ）・穴
］２に面する両端部に電気的に接続するもので、それぞ
れ２層構造であり、例えば下層がフェライトに付着性の
良いＮｉＣｒ、ＴｉまたはＣｒのスパッタ膜、上層が低
抵抗のＣｕスパッタ膜である。なお、薄膜形成時、穴あ
きフェライト基板１５両面及び棒状部１３側面の不要部
分を予めマスキング処理しておく。

さらに、端部電極めつき工程８において、穴あきフェラ
イト基板１５のままで各棒状部］３の金属薄膜１６Ａ、
１６Ｂ上にめっきを施し、第７図に示すように、金属め
っき膜１７Ａ、、　　１７　Ｂを金属薄膜１６Ａ、１６
ＢＪ二に被着形成して端部電極］、８Ａ、１８Ｂを構成
する。ここで、金属めっき１１ｇ１７Ａ、１７Ｂは２層
構造であり、金属薄膜１６Ａ、１６Ｂ上に直接被着形成
される下層が耐はんだ性（はんだの拡散防止及びはんだ
耐熱性）のＮｉめつき膜、上層がはんだ付着性の良いｐ
ｂＳｎまたはＳｎめっき膜である。なお、めっきは電解
（湿式）めっきであっても無電解めっきであっても良い
。

その後、穴あきフェライト基板１５を粘着シートの上に
載置し、切断工程９において、１個の誘導性導体膜パタ
ーン］１を有するように第７図に−・点鎖線Ｘて示した
切断代　く第３図及び第６図にも同様に図示した）に沿
って前記棒状部１３をダイシングソー等により切断、分
離し、第８図及び第９図の如く内部に１個の誘導性導体
膜パターン１１を持ち、かつこれに接続する端部電極１
８Ａ、１８Ｂを有する１個のマイクロデツプビーズか得
られる。ただし、裏面の粘着シートにより切断後も相互
の平面的な位置関係は変わらないようにしておき、この
状態において次の外観選別工程１０において、画像処理
を利用して外観選別を自動的に行なう。画像処理により
外観不良と判断されたものは選別除去される。外観が良
品と判定されたものが製品となる。

第８図及び第９図は上記製法によって得Ｉ〒、れな完成
品のマイクロデツプビーズ２０を示すものてあり、第８
図の分解斜視図かられかるように、半ターンの誘導性導
体膜パターン１１を有するチップ状のフェライト板２　
］、　Ａの両面に導体膜の無いチップ状フェライ１〜板
２１Ｂと２１Ｃを積層し焼成一体化してなるフェライ１
〜デツプ２２の両端部に前記誘導性導体膜パターンに接
続する端部電極１８Ａ、］、８Ｂを有している構造とな
っている。

ただし、第９図の斜視図から明らかなように、端部電極
１８Ａ、１．８Ｂはフエライ１〜デツプ２２の両端部を
略コ字状に囲むものであり、フェライトチップ２２の側
面を覆わない形状となっている。

このことは端部電極１８Ａ、１．８Ｂとして薄膜技術に
よる金属薄膜及び金属めっき膜の組み合わせを採用した
ことによる製品寸法のばらつき縮小と共に大きな利点と
なる。

第１０図及び第１１図は本発明の他の実施例を示してお
り、前述の実施例では誘導性導体膜パターンを未焼成フ
ェライ１へ・シート基板の１つの基板面に設けていたか
、この場合は複数の未焼成フェライ１〜　シート基板の
それぞれ一方の基板面に誘導性導体膜パターンを形成し
く但し積層基板の外面となる基板面は除く）、該導体膜
パターンを相互にスルーホールで接続するように積層し
ており、デツプインダクタにおいてターン数を１回以上
としたワイドバンドチョークを構成したものである。

このワイドハンドチョークの実施例の製造工程はやはり
、第１図の工程図と同様であるが、導体膜パターン印刷
工程２において、第１０図の如く例えば３枚のフェライ
１〜・シート基板３１Ａ、３１Ｂ、　３１Ｃの基板面の
一方にそれぞれ所定の誘導性導体膜パターン３２Ａ、３
２Ｂ、３２Ｃを形成する。また、それらのフェライＩ・
・シート基板３］、Ａ、３１Ｂ、３］、Ｃには、１回以
上ターンするコイルを成すように各導体膜パターンを相
互に接続する位置にスルーホール３３を施しておく（第
１１図にも同符号で示しである。）。

次の積層工程３及びスタック工程４において、上記の誘
導性導体膜パターンを有する３枚のフェライＩ・・シー
ト基板３］、Ａ、３１Ｂ、３１Ｃの両面に導体膜の無い
フェライ１〜　シー１〜基板３１Ｄ３１Ｅを積層するこ
とで５層の未焼成積層基板か作製される。この際、各導
体膜パターンかスルーポール３３を介して相互に接続さ
れターン数が１回以上のコイルを構成する。その後、ス
リブ１〜形成工程５でスリッ１へ穴］２を形成してから
焼成して穴あきフェライト基板を作成する。

それから、前記実施例と同様に各工程を経て製品となる
。第１１図はこの製法によって得られたワイドハンドチ
ョーク３０の完成品の分解斜視図を示しており、同図か
られかるようにターン数が１回以上のコイルを構成して
いる誘導性導体膜パターン３２Ａ、３２Ｂ、３２Ｃとス
ルーホール３３を有する３層のチップ状のフェライト板
３４Ａ３４Ｂ、３４Ｃと、導体膜の無いフェライト板３
４Ｄと３４Ｅを積層し焼成一体化してなるフェライトチ
ップの両端部に前記誘導性導体膜パターン３２Ａ、３２
Ｃに接続する端部型［１＋３５Ａ、３５Ｂを有する構造
となっている。

上記第１０図及び第１１図で説明した実施例の場合、誘
導性導体膜パターンを３層積層し、コイルのターン数が
１四半の場合を示したが、任意のターン数を得るため様
々な形状のパターンを形成したり、積層数を増減しても
よい。

さらに、上記各実施例において誘導性導体膜と端部電極
との接続をスルーホールで行うようにしても良い。

また、端部電極成膜工程７において、金属薄膜を２層の
スパッタ膜で形成したが、最下層をＮｉＣｒのスパッタ
膜、中間層をＣｕＮｉのスパッタ膜、上層をＣｕのスパ
ッタ膜とした３層構造としてもよい。また、Ｃｕのスパ
ッタＭ１層のみの構造としてもよい。

また、スパッタの代わりにイオンブレーティング、Ｐ−
ＣＶＤ等で金属薄膜を形成しても良い。

（発明の効果） 以上説明したように、本発明のチップインダクタ及びそ
の製造方法によれは、フェライトチップの内部に誘導性
導体膜パターンを形成したことにより、フェライトチッ
プを貫通ずるスルーポールを設けた従来構造のチップイ
ンダクタより薄形化が図れ、複数ターンとする場合も導
体膜パターンの積層とスルーホールによる接続を用いる
ことで、従来構造よりさらに薄形化が可能である。また
端部電極を薄膜技術による金属薄膜とその上に被着形成
した金属めっき膜とで構成しているので、膜厚を正確に
管理することにより製品寸法精度及び搭載率の向上を図
ることができ、さらに小型チップにも十分対応できるの
て上記の薄形化の効果とともにチップインダクタの小型
化が図れる。さらに、Ａ３−Ｐｂペース１〜を端部電極
に使用する必要がないので、電極材料費の削減を図るこ
とができる。

また、製法上の利点として、複数枚の未焼成フェライＩ
〜基板を積層したものに棒状部が一体に形成されるよう
にスリット穴を施し、それを焼成一体化した積層基板を
使用することにより（基板処理工法）、製造時において
は複数個のチップを１枚の基板として処理が可能であり
、多数個のチップインダクタの同時処理がパレット等を
使用することなく可能である。従って、工程のライン化
（工程間搬送の統一化）や量産が容易になり、画像処理
による外観選別の自動化も可能で、製造原価の低減及び
製造所要時間の短縮を図ることかできる。

さらに、前記積層基板の積層棒状部に、薄膜技術による
端部電極膜を施し、その積層基板を切断しチップ化して
いるので、材料費と製造工程の削減とともに、製品寸法
のばらつきを小さくでき、さらに小型化や薄形化にも十
分対応できる。

【図面の簡単な説明】

第１図は本発明の実施例の製造工程を示す工程図、第２
図は未焼成フェライ１へ・シート基板を示す斜視図、第
３図は導体膜パターン印刷工程を示す部分斜視図、第４
図は積層工程を示す部分分解斜視図、第５図はスリット
形成工程を示す斜視図、第６図は端部電極成膜工程を示
す部分斜視図、第７図は端部電極めっき工程を示ず部分
斜視図、第８図は切断後力チップインダクタとしてのマ
イクロデツプビーズの構成を示す分解斜視図、第９図は
マイクロデツプビーズの完成品を示す斜視図、第１０図
は本発明の他の実施例にお（つる積層工程を示す部分分
解斜視図、第四図は切断後のワイドバ刈・チョークの構
成を示す同分解斜視図、第１２図は従来のデツプインダ
クタの構成の１例を示す斜視図、第１３図は他の従来例
の構成を示ず斜視図である。 １・・未焼成フェライト　シート基板、２・・導体膜パ
ターン印刷工程、３・・・積層工程、４　・スタック工
程、５・スリット形成工程、６・・焼成工程、７・・・
端部電極成膜工程、８　端部電極めっき工程、９・切断
工程、１ｏ・外観選別工程、１１３２Ａ、３２Ｂ、３２
Ｃ・誘導性導体膜パターン、１２・・スリット穴、１３
・−・棒状部、１４　穴あき積層基板、コ５・・穴あき
フェライ）・基板、１６Ａ１６Ｂ・・金属薄膜、］、７
Ａ、１．７Ｂ・・金属めっき膜、１８Ａ、１．８Ｂ、３
５Ａ、、３５Ｂ・・・端部電極、２２・・・フェライ１
〜チップ、３３・・・スルーホール。

Claims (4)

【特許請求の範囲】
1. （１）内部に誘導性導体膜パターンを形成したフェライ
   トチップの両端部を略コ字状に囲む如く、前記導体膜パ
   ターンに接続する金属薄膜と該金属薄膜上の金属めっき
   膜とからなる端部電極を設けたことを特徴とするチップ
   インダクタ。
2. （２）複数の前記誘導性導体膜パターンが内部に形成さ
   れ、相互にスルーホールで接続されている請求項１記載
   のチップインダクタ。
3. （３）複数枚の未焼成フェライト・シート基板を積層し
   かつ外面となる面を除く前記未焼成フェライト・シート
   基板のいずれかの基板面に誘導性導体膜パターンを設け
   るとともに棒状部が一体に形成されるようにスリット穴
   を形成してなる未焼成積層基板を焼成し、焼成後の積層
   基板の前記棒状部の端部を略コ字状に囲むように薄膜技
   術による金属薄膜を形成し、該金属薄膜上に金属めっき
   膜を設けて端部電極を形成した後、前記棒状部を複数個
   に切断分離することを特徴とするチップインダクタの製
   造方法。
4. （４）前記誘導性導体膜パターンが複数の基板面に形成
   され、相互にスルーホールで接続されている請求項３記
   載のチップインダクタの製造方法。