JPH04926A

JPH04926A - Ｄｃｍｅ装置

Info

Publication number: JPH04926A
Application number: JP41107490A
Authority: JP
Inventors: Masafumi Shioka; 詩丘　雅史; Seiichiro Shigaki; 志垣　清一郎
Original assignee: NEC Corp; NEC Engineering Ltd
Current assignee: NEC Corp; NEC Engineering Ltd
Priority date: 1990-02-22
Filing date: 1990-12-17
Publication date: 1992-01-06
Anticipated expiration: 2013-04-22
Also published as: JP2742139B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】本発明は、ＰＣＭ電話回線の利用効率を向上させるため
に用いられるＤＣＭＥ（ディジタル　サーキット　マル
チプリケーション　イクイップメント）装置に関する。［０００２］

【従来の技術】

一般に、電話通話が行われる通信回線では、電話通話に
よって通話回線が占有されている時間に対して音声エネ
ルギーの存在する時間の割合（以下有音率）は４０％以
下である。このため、この音声エネルギーの存在する区
間のみを有効に伝送すれば電話通話回線の数より少ない
数の中継回線で情報の伝送が行なえ、中継回線の利用効
率を上げることができる。一般に、この方式はＤＳＩ方
式と呼ばれ、ＤＳＩ方式はＤＳＩ装置として衛星回線等
に実用化されている。近年このＤＳＩ方式と、適応的に符号化ビットレートが
変えられる可変長ビットレートＡＤＰＣＭ（Ａｄａｐｔ
ｉｖｅ　　Ｄｉｆｆｅｒｅｎｔｉａｌ　　Ｐｕ１ｓｅ　
　Ｃｏｄｅ　　Ｍｏｄｕｌａｔｉｏｎ）等の高能率音声
符号化方式とを組合せ。より効率的に回線多重化を行い、実効的に伝送容量を拡
張するＤＣＭＥ装置の開発が行われている。さらに、こ
のＤＣＭＥ装置では６４Ｋｂｉｔ／ｓデータをダイナミ
ックに割当てることを特徴としている。

【０００３】ここで、従来のＤＳＩ方式の一例を第７図を参照して説
明する。図示のＤＩＳ装置は送信側入力側子１１及び送信側出力
端子１２を備えている。送信側入力側子１１には通話回
線数に対応したＰＣＭ信号が入力される。このＰＣＭ信
号は音声エネルギーの有無を検出する回線状態検出器１
３に入力され。ここで音声発生が検出されると、割当要求発生回路１４
は回線接続要求を発生する。この回線接続要求は同時に
多数の通話回線で発生する可能性がある。ところが２割
当制御回路１５で処理できる回線数には制限があり、つ
まり、処理時間の制限のため、この回線接続要求は、−
旦割当要求一時記憶部１６に記憶される。この割当要求−時記憶部１６には回線接続要求として要
求発生チャネル番号と各要求発生チャネル番号の発生順
位とが記憶され、記憶されたチャネル番号のうち最も古
く記憶されたチャネルが最優先で最優先要求発生チャネ
ル番号として割当制御回路１５に出力される。割当制御
回路１５では要求発生チャネル番号に従い通話回線割当
を決定し２割当情報を高速スイッチ回路１７及び割当情
報符号化器１８へ送出する。高速スイッチ回路１７は割
当情報に従い入力通話回線を中継回線に割当てる。その
結果１割当情報符号化器１８の出力である割当情報符号
とともにＰＣＭ信号はＰＣＭ信号出力端子１２から伝送
路へ送出される。なお９割当要求−時記憶部１６は例え
ばＦＩＦＯ（Ｆｉｒｓｔ　　Ｉｎ　　Ｆｉｒｓｔ　　０
ｕｔ）メモリで実現される。［０００４］

【発明が解決しようとする課題】

ところで、上述のようにＤＩＳ装置では割当要求−時記
憶部に、要求発生チャネル番号及びその発生時間順位の
みが記憶される記憶回路が備えられており、可変長ＡＤ
ＰＣＭ符号化の割当及び６４Ｋｂｉｔ／ｓデータの割当
等のダイナミックな制御を行なう必要のあるＤＣＭＥ装
置の場合、その要求の種類が多様化し。その要求の種類の数に対応して記憶回路を備える必要が
生ずる。その結果、ハードウェア規模が非常に大きくな
ってしまう。さらに９割当制御回路において、複数の記
憶回路のうちどの種類の要求記憶回路出力を優先させる
かを判定せねばならないため、処理時間に悪影響を及ぼ
すという問題点がある。本発明の目的は、ハードウェア規模が大きくなることな
くしかも高速に判断処理を行うことのできるＤＣＭＥ装
置（割当要求−時記憶方式）を提供することにある。［０００５］

【問題点を解決するための手段】

本発明では、入力側及び出力側を備え、入力側に接続さ
れ複数のＰＣＭ電話回線ごとにこれら回線の通話信号状
態を検出し、これら検出通話信号状態に基づいて上記の
電話回線を出力側に接続された中継回線に割り当てるＤ
ＣＭＥ装置において、検出通信信号状態に基づいて割り
当て要求を生成する生成手段と、これら割り当て要求を
優先度の高い順に選択して出力する出力手段と、この選
択割り当て要求に基づいて符号化ビットレートを決定し
、中継回線への割り当てを行う割当制御手段とを有する
ことを特徴とするＤＣＭＥ装置が得られる。上記の割り当て要求には割り当て要求発生チャネル番号
１割り当て発生時間順位、及び前記割り当て要求の要求
種類が含まれ、出力手段は割り当て時間順位及び要求種
類に基づいて優先度を決定し２割り当て要求発生チャネ
ル番号及び要求種類を選択割り当て要求として出力する
。この場合、出力手段は割り当て要求発生チャネル番号
及び割り当て発生時間順位を記憶する第１の記憶手段と
、要求種類を記憶する第２の記憶手段と、第１及び第２
の記憶手段を参照して優先度の高い要求発生チャネル及
び要求種類を選択する優先要求選択手段とを備えている
。また、生成手段は割り当て要求の他に、予め定められた
単位時間毎に前回の要求種類と今回の要求種類とを比較
して等しいが否を示す第１のフラグ情報を生成しており
、この場合、ＤＣＭＥ装置は新たに、第１のフラグ情報
に基づいて第１の記憶手段への書き込み制御を行う手段
を備えている。上記の第１の記憶手段は第１及び第２の
ＦＩＦＯメモリを有し、第１のフラグ情報は第２の記憶
手段に一旦格納され、要求発生チャネル番号が一旦第２
のＦＩＦＯメモリに格納される。制御手段は第１のフラグ情報に基づいて要求発生チャネ
ル番号を第２のＦＩＦＯメモリから第１のＦＩＦＯメモ
リに移す書き込み制御を行う。生成手段がさらに上記の単位時間毎に二重登録防止用の
第２のフラグ情報を生成する場合には、ＤＣＭＥ装置は
さらに第２のフラグ情報がオンの際第１のＦＩＦＯメモ
リへの要求発生チャネル番号の登録を防止する手段を備
えている。［０００６］

【実施例】

以下本発明について実施例によって説明する。第１図を参照して１図示のＤＣＭＥ装置は入力側子１１
及び出力端子１２を備えており、通話回線から入力側子
１１にＰＣＭ信号が入力される。このＰＣＭ信号は回線
状態検出器１３でどのタイプの信号か（例えば音声か音
声帯域のＦＡＸデータか等）、エネルギーの有無等が検
出され検出結果として出力される。そして、この検出結
果は記憶制御部２０に入力される。さらに、この記憶制
御部２０には入力側子１９を介して６４Ｋｂｉｔ／ｓ回
線接続要求／解放要求信号が与えられる。この６４Ｋｂ
ｉｔ／ｓ回線接続要求／解放要求信号は交換機（図示せ
ず）で発生され、シダナリング処理部（ＤＳＩ部とは別
の共通部）を介して与えられる。これらの検出結果及び
接続要求／解放要求信号は状態情報として与えられ所定
の単位処理時間において割当要求を発生するか否かはそ
の時点（検出結果等の入力時点）における入力通話回線
と伝送路側中継回線との接続状況により、さらに、接続
されている場合には、接続中継回線のビットレートによ
る。既に接続されていれば、音声エネルギーがあっても
割当要求は発生しない。上述の接続状況は、ＩＣ／ＳＣ
タイプメモリ２１から記憶制御部２０に与えられる。そして、記憶制御部２０への入力信号は例えば入力通話
回線チャネル番号（以下■Ｃ＃という）毎に時分割です
べて同期して入力される。［０００７］ここで、第２図も参照して、記憶制御部２０は割当要求
発生回路２２を備えている。割当要求発生回路２２は、
上述の入力信号に基づいてこの通話回線に適用すべきＡ
ＤＰＣＭ符号化ビットレート及び６４Ｋｂｉｔ／ｓ回線
接続要求／解放要求等の割当要求の種類を判定して１割
当要求（割当要求種類及び要求−時記憶制御信号からな
る）を発生する。この割当要求出力は■Ｃ＃毎に時分割
で割岩要求−時記憶回路（ＱＭＥＭ）２３に出力される
。この割当要求は全■Ｃ＃に対して要求種類−時記憶回
路２３に■Ｃ＃をアドレスとして記憶される。さらに、
新規の割当要求については、その■Ｃ＃が要求−時記憶
制御信号によって要求発生チャネル番号及び発生時間順
位−時記憶回路２４に記憶される。この■Ｃ＃及び■Ｃ
＃アドレスは１割当要求発生回路２１の出力データと同
期してカウンタ２５から発生する。

【０００８】ここで第２図及び第３図を参照して、要求発生チャネル
番号及び発生時間順位−時記憶回路２４は９例えば２個
のＦＩＦＯメモリ２４ａ及び２４ｂとメモリの読みだし
／書き込み制御部（ＭＥＭＣＯＮＴ）２４ｃとを備えて
いる。 −単位処理時間を割当要求発生及び記憶フレーム（Ｉ）
　　最優先要求選択フレーム（ＩＩ）、及び割当制御処
理フレーム（ＩＩＩ）の三つのフレームに分けると、ま
ず、７Ｌ／−Ａ（Ｉ）　でＦＩＦＯメ−Ｅす２４ｂがＭ
ＥＭＣＯＮＴ２４ｃによッテクリアサれる。次に要求発
生フレーム（ＩＩ）でセレクタ２６はセレクタ制御回路
（ＳＥＬＣ○ＮＴ）２７によって制御されて第２の入力
２６ｂを選択出力する。つまり、内部カウンタ２５の出
力を選択して一時記憶回路２４に与える。ＭＥＭＣＯＮ
Ｔ２４Ｃは全ての■Ｃ＃に対して、新しく割当要求が発
生した■Ｃ＃のみについてその■Ｃ＃を要求−時記憶制
御信号に基づいてＦＩＦＯメモリ２４ａに書き込む。同時に、ＭＥＭＣＯＮＴ２４ｃはすでに一時記憶されて
いる■Ｃ＃をＦＩＦＯメモリ２４ａからＦＩＦＯメモリ
２４ｂに転送するとともにこの単位処理時間内に新しく
追加された■Ｃ＃もすべてＦＩＦＯメモリ２４ｂに転送
する。［０００９］次に、最優先要求選択フレーム（ＩＩＩ）において、セ
レクタ２６は５ＥＬＣＯＮＴ２７の制御下で第１の人力
２６ａを選択する。ＭＥＭＣＯＮＴ２４ｃはメモリ２４
ｂに移されている工Ｃ＃を読み出し、この読み出し■Ｃ
＃を最優先要求ラッチ回路２８へ送るとともに、さらに
２　この読み出し■Ｃ＃はセレクタ２６を介して要求種
類−時記憶回路２３ヘアドレス入力され、読み出し■Ｃ
＃に対応する要求種類（ＱＵＥ＃）が読み出される。そ
して、この要求種類を最優先要求ラッチ回路２８へ入力
する。この読み出し■Ｃ＃の優先度が低い場合２次の単位処理
時間にまわすため７ＭＥＭＣＯＮＴ２４ｃはこの読み出
し■Ｃ＃をＦ　Ｉ　ＦＯメモリ２４ａに戻しておく。こ
の操作はＦＩＦＯメモリ２４ｂに移されている■Ｃ＃が
空になるまで行なわれる。上記最優先要求選択フレーム（ＩＩＩ）で、入力される
複数のデータに基づいて最優先要求ラッチ回路２８では
、最優先の割当要求、即ち、最も優先度の高い要求種類
で、かつ、最も早くから要求されている割当要求が選択
ラッチされ、この要求の種類とチャネル番号を割当制御
回路２９に出力する。［００１０］割当制御回路２９は要求種類に従って入力通話回線と中
継回線との割当を決定して、ＡＤＰＣＭ符号化制御情報
をＡＤＰＣＭ符号化器３０へ出力するとともに割当制御
情報を高速スイッチ回路１７及び割当情報符号化器１８
に出力する。さらに２割当制御回路２９は入力通話回線（ＩＣ）と伝
送路側中継回線（ＳＣ）との接続状況及びそのチャネル
タイプを記憶しているＩＣ／ＳＣタイプメモリ２１を更
新する。入力通話回線のＰＣＭ信号は符号化制御情報を
受けたＡＤＰＣＭ符号化器３０でＡＤＰＣＭ符号化され
、その符号化信号は割当制御情報を受けた高速スイッチ
回路１７で伝送路側中継回線に割当てられ９割当情報符
号化器１８からの割当情報符号とともに出力端子１２よ
り伝送路へ送出される。［００１１］上述の実施例では、割当制御回路２９が最優先要求を処
理割り当てた後に、当該要求を要求−時記憶回路２３か
ら取り除く必要がある。さらに、割当要求が同時に多数
の通話回線で発生し、割当回路における割当処理能力を
オーバーした場合には要求−時記憶回路に多数の割当要
求が蓄積されている状態となる。このような状態におい
て、例えば、入力通話回線の状態が変化して音声エネル
ギー無しの状態となると、この通話回線に対して中継回
線を割り当てる必要がなくなる。つまり、通話回線に関する割当要求を要求−時記憶回路
から抜き取る必要がある。また、割当要求の種類に変化
が生じた場合には割当要求−時回路に一旦格納されてい
る割当要求を抜き取って、新たに後ろ詰めに詰め直す必
要がある。このような場合、要求−時記憶回路に要求発生時間順番
列を保持した状態で不要の■Ｃ＃を除かなければならな
い。上述のような処理をソフトウェアで行おうとすると、ま
ず、取り除くべきＩＣ＃の発生時間順位を検索して、こ
の不要の工Ｃ＃を除き、この取り除いた■Ｃ＃より後の
■Ｃ＃についてその位置を一つずつシフトさせなければ
ならない。つまリ、このような処理を取り除＜ＩＣ，＃
分行わなければならない。従って、処理時間が長くなる
。この結果、割当要求発生、割当要求−時記憶処理、割
当制御処理結果割当決定に至る一連の処理を一単位処理
時間でリアルタイムに実行できない恐れがある。［００１２］次に第４図及び第５図を参照して１本発明の第２の実施
例について説明する。第４図では４割当要求発生回路２０への信号入力まで、
第１図と同様であるの本実施例では４割当要求発生回路
２２は２割当要求の種類の他に前単位処理時間で記憶し
要求種類と今回出力の要求種類が等しいか否かを示す制
御フラグ（Ｖ−ＦＬＡＧ）を出力する。このＶ−ＦＬＡ
Ｇは要求種類とともに要求種類−時記憶回路２３に前述
したようにＩＣｓアドレスで記憶される。この記憶動作
を割当要求種類記憶フレーム（Ｉ）において、全入力通
話回線分行う。つまり、フレーム（Ｉ）では、セレクタ
２６は第２の入力２６ｂを５ＥＬＣＯＮＴ２７の制御下
で選択出力することになる。さらに、この同一のフレー
ム（Ｉ）において、一つ前の単位処理時間以前でＭＥＭ
ＣＯＮＴ２４ｃは前述したようにＦＩＦＯメモリ２４ａ
に記憶されている要求チャネル番号（ＩＣ＃）をすべて
、ＦＩＦＯメモリ２４ｂに転送する。［００１３］次にＦＩＦＯメモリ整理フレーム（ＩＩ）において、前
述したようにセレクタ２６は第１の入力２６ａを選択す
る。ＭＥＭＣＯＮＴ２４ｃはＦＩＦＯメモリ２４ｂに転
送されている■Ｃ＃を読み出しながら、その■Ｃ＃を要
求種類−時記憶回路２３にセレクタ２６を介してアドレ
ス入力し、制御ＦＬＡＧを読み出してこのＦＬＡＧに応
じてＦＩＦＯメモリ２４ａにその■Ｃ＃を移すか否かを
判定する。今回の要求種類が前回と同一であり、かつ要
求有りであると、Ｆ　Ｉ　ＦＯメモリ２４ａに■Ｃ＃を
移し、異なれば書き込まないことにして、ＦＩＦＯメモ
リ２４ｂから不要な■Ｃ＃を抜き取る。この制御をＦＩ
ＦＯメモリ２４ｂ中の全■Ｃ＃について行なう。この操
作によって、要求発生時間順番列を保持した状態で抜き
取るべき■Ｃ＃のみを抜き取ることができる。次に新規要求発生チャネル番号記憶フレーム（ＩＩＩ）
では、セレクタ２６は第２の入力２６ｂを選択出力する
。この結果、全ての■Ｃ＃に対して内部カウンタ出力の
■Ｃ＃が要求種類−時記憶回路２３にアドレス入力され
、要求種類及び制御ＦＬＡＧが読み出されて、今回新た
に発生した要求チャネル番号をＦＩＦＯメモリ２４ａに
追加書き込みを行なう。つまり１種類変更があり、かつ
要求記憶すべき種類であるものが書き込まれる。そして
、同時にＭＥＭＣＯＮＴ２４ｃはＦＩＦＯメモリ２４ａ
の中のＩＣ＃を今回追加されたものも含めて、全■Ｃ＃
をＦＩＦＯメモリ２４ｂに転送する。［００１４］最後に、最優先要求選択フレーム（ＩＶ）で、セレクタ
２６は第１の入力２６ａを選択する。これによって、Ｍ
ＥＭＣＯＮＴ２４ｃではＦＩＦＯメモリ２４ｂの■Ｃ＃
を読み出しながら、それを最優先要求ラッチ回路２８に
出力するとともに。この読み出し■Ｃ＃を要求種類−時記憶回路２３ヘアド
レス入力して、ＩＣ＃に対応する要求種類を読み出す。そして、この要求種類を最優先要求ラッチ回路２８に入
力する。この読みだし■Ｃ＃の優先度が低い場合９次の単位処理
時間にまわすため、■Ｃ＃をメモリ２４ａに戻しておく
。この操作をメモリ２４ｂに移されているＩＣ＃が空に
なるまで行なう。この最優先要求選択フレーム（ＩＶ）において９人力さ
れた複数のデータに基づいて、最優先要求ラッチ回路２
８では、最優先の割当要求、即ち、最も優先度の高い要
求種類で、かつ、最も早くから要求されている割当要求
が選択されてその要求の種類とチャネル番号が割当制御
回路２９へ出力される。その後の割当制御処理フレーム
（Ｖ）における割当動作については第１の実施例と同様
であるので説明を省略する。［００１５］さらに、第５図に加えて第６図を参照して、本発明によ
るＤＣＭＥ装置の第３の実施例について説明する。この実施例では、記憶制御部２０はさらにセレクタ３１
を備えている。まず、割当要求発生フレーム（Ｉ）にお
いて、セレクタ２６は第２の入力２６ｂを選択する。こ
の結果、内部カウンタ２５の出力に応じて全ての■Ｃ＃
の処理が開始される。内部カウンタ２５の出力が要求種類記憶回路２３にアド
レス入力され一つ前の単位時間において記憶された要求
種類が読み出される。そして、この要求種類は割当要求
発生回路２２へ入力される。割当要求発生回路２２では
要求種類及び上述した他の人力信号に基づいて新たに要
求種類を更新して出力するとともに前単位処理時間で記
憶された要求種類と今回の要求種類とが等しし）か否か
を示すＶ−ＦＬＡＧを出力する。この際、割当要求発生
回路２２ではさらにＱ−ＦＬＡＧ＝″○“°が出力され
る。セレクタ制御回路（ＳＥＬＣＯＮＴ）２７の制御下
でセレクタ３１は第２の入力３１ｂを選択する。この結
果、Ｑ−ＦＬＡＧは要求種類及びＶ−ＦＬＡＧとともに
ＩＣ＃をアドレスとして要求種類−時記憶回路２３に記
憶される。上述の処理は割当要求種類記憶フレーム（Ｉ）において
全ての人力通話回線分について行われる。さらに、この
割当要求種類記憶フレーム（Ｉ）では一つ前の単位処理
時間以前でＦＩＦＯメモリ２４ａに記憶された全ての要
求チャネル番号（■Ｃ＃）がＭＥＭＣＯＮＴ２４ｃの制
御下でＦＩＦＯメモリ２４ｂに転送される。［００１６］ＦＩＦＯメモリ整理フレーム（ＴＩ）ではセレクタ２６
は５ＥＬＣＯＮＴ２７の制御下で第１の入力２６ａを選
択出力する。ＭＥＭＣＯＮＴ２４ｃによってＦＩＦＯメ
モリ２４ｂに転送された■Ｃ＃が読み出され、これら■
Ｃ＃は要求種類−時記憶回路２３にアドレス入力される
。そして、要求種類−時記憶回路２３がら要求種類、制
御ＦＬＡＧ、及びＱ−ＦＬＡＧが読み出される。ＭＥＭＣＯＮＴ２４ｃはこの読み出し要求種類、制御Ｆ
ＬＡＧ、及びＱ−ＦＬＡＧに基づいて該当する■Ｃ＃を
ＦＩＦＯメモリ２４ａに移すか否かを決定する。つまり
、今回の要求種類が前回の要求種類と同一でかつ記憶す
べきものであるとともにＱ−ＦＬＡＧ＝　”Ｏ”である
と、ＭＥＭＣＯＮＴ　２４　ｃはＦＩＦＯメモリ２４ａ
に該当■Ｃ＃を書き込む。それ意外の場合には、ＦＩＦ
Ｏメモリ２４ｂから■Ｃ＃を読み出すだけでＦＩＦＯメ
モリ２４ａには書き込まず、不要のＩＣ＃を抜き取る。この際、５ＥＬＣＯＮＴ２７の制御下でセレクタ３１は
第１の入力３１ａを選択して出力する。この結果、ＦＩ
ＦＯメモリ２４ａに書き込まれた■Ｃ＃のみに該当する
要求種類（ＱＵＥ＃）及びＶ−ＦＬＡＧが要求種類−時
記憶回路２３に書き込まれるとともにＱ−ＦＬＡＧはＱ
−ＦＬＡＧ＝’“１°′として要求種類−時記憶回路２
３に書き込まれる。そして、この書き込み動作がＦＩＦ
Ｏメモリ２４ｂ中の全ての■Ｃ＃について実行される。［００１７］このような書き込み操作によって、要求発生時間順番列
を保持した状態で不要とする■Ｃ＃のみを抜き取ること
ができ、しかもＱ−ＦＬＡＧによって一旦ＦＩＦＯメモ
リ２４ａに移された工Ｃ＃についてはＦ　Ｉ　ＦＯメモ
リ整理フレーム（工Ｉ）で再び書き込まれることはない
。つまり、ＦＩＦＯメモリ２４ａへの二重登録を避ける
ことができる。［００１８］次に、新規要求発生チャネル番号記憶フレーム（ＩＩＩ
）では、セレクタ２６は５ＥＬＣＯＮＴ２７の制御下で
第２の入力２６ｂを選択出力する。その結果、内部カウ
ンタ２５からの■Ｃ＃が要求種類−時記憶回路２３にア
ドレス入力される。これによって、要求種類−時記憶回路２３から要求種類
及び制御ＦＬＡＧが読み出され、ＭＥＭＣＯＮＴ２４ｃ
は記憶すべき要求種類であり、かつＦ　Ｉ　ＦＯメモリ
２４ａに登録されていない■Ｃ＃がＦＩＦＯメモリ２４
ａに書き込まれる。同時に、ＭＥＭＣＯＮＴ２４ｃはＦ
ＩＦＯメモリ２４ａに記憶された■Ｃ＃を追加分も含め
て全てをＦＩＦＯメモリ２４ｂに転送する。最優先要求選択フレーム（ＩＶ）で、セレクタ２６は５
ＥＬＣＯＮＴ２７の制御下で第１の入力２６ａを選択出
力する。これによって、Ｆ　Ｉ　ＦＯメモリ２４ｂから
■Ｃ＃が読み出され、この読み出し■Ｃ＃が最優先要求
選択回路２８に出力される。さらに、この読み出し■Ｃ
＃は要求種類−時記憶回路２３にアドレス入力され、こ
の読み出し工Ｃ＃に対応する要求種類が読み出されて最
優先要求選択回路２８に同時に入力される。そして、■
Ｃ＃の優先度が低い場合には、次の単位処理時間で処理
する必要があるので、この■Ｃ＃についてはＦＩＦＯメ
モリ２４ａに戻される。このような操作はＦＩＦＯメモ
リ２４ｂが空になるまで行われる。［００１９］最優先要求選択フレーム（■ｖ）において入力されるデ
ータによって最優先要求選択ラッチ回路２８は最優先の
割当要求、つまり、最も優先度の高い要求種類でかつ最
も早くから要求されている割当要求が選択ラッチされて
、その要求種類及びチャネル番号が割当制御回路２９へ
出力される。その後の割当制御処理フレームＶ）におけ
る割当動作は第１の実施例と同様であるので説明を省略
する。［００２０１【発明の効果］以上説明したように本発明によるＤＣＭＥ装置では、要
求の種類が多様化しても、その数だけ記憶回路を持つ必
要がなく、ハードウェア量を削減でき、最優先要求選択
回路により割当制御回路の処理負担を軽減でき、処理時
間に悪影響を及ぼすことが極めて少ない。さらに２本発明によるＤＣＭＥ装置では、ハードウェア
のみで、−時記憶回路から、割当要求発生時間順側を保
持した状態で不要とする割当要求チャネル番号を抜き取
ることができ、その結果、処理時間の大幅な削減を図る
ことができる。また、割当制御回路の処理時間の負担を軽減でき、悪影
響を及ぼすことが極めて少なし）。また、雑音等による誤動作によって一時記憶部への割当
要求の二重登録及び電源立ち上げ時におけるメモリ不定
等による二重登録を防止でき、メモリ初期化等の手間を
省くことができる。

【図面の簡単な説明】

［図１］本発明によるＤ　ＣＭ　Ｅ　装置の一実施例の送信側を
示すブロック図である。

【図２】記憶制御部の第１の実施例を詳細に示すブロック図であ
る。

【図３】記憶制御部の処理手順の一例を時間軸上で示す図である
。

【図４】記憶制御部の第２の実施例を詳細に示すブロック図であ
る。

【図５】記憶制御部の処理手順の他の例を時間軸上で示す図であ
る。

【図６】記憶制御部の第３の実施例を詳細に示すブロック図であ
る。

【図７】従来の割当要求−時記憶方式が用いられたＤＩＳ装置の
送信側を示すブロック図である。

【符号の説明】

１１　送信側ＰＣＭ信号入力側子１２　送信側出力端子１３　回線状態検出器１７　高速スイッチ回路１８　割当情報符号化器１９　６４ｋｂｉｔ／　ｓ回線接続要求／解放要求信号
入力側子２０　記憶制御部２１　チャネルタイプ記憶回路２２　割当要求発生回路２３　要求種類−時記憶回路２４　要求発生チャネル番号及びその発生時間順位−時
記憶部２５　内部カウンタ２８　最優先要求ラッチ回路２９　割当制御回路３０　　ＡＤＰＣＭ符号化器

【書類基】

【図１】図面

【図２】

【図３】

【図４】

【図５】

【図６】【図７１

Claims

【特許請求の範囲】

【請求項１】入力側及び出力側を備え、該入力側に接続
され複数のＰＣＭ電話回線ごとに該回線の通話信号状態
を検出し、該検出通話信号状態に基づいて前記回線を前
記出力側に接続された中継回線に割り当てるＤＣＭＥ装
置において、前記検出通信信号状態に基づいて割り当て
要求を生成する生成手段と、該割り当て要求を優先度の
高い順に選択して出力する出力手段と、該選択割り当て
要求に基づいて符号化ビットレートを決定し、前記中継
回線への割り当てを行う割当制御手段とを有することを
特徴とするＤＣＭＥ装置。
【請求項２】請求項１に記載されたＤＣＭＥ装置におい
て、前記割り当て要求には割り当て要求発生チャネル番
号、割り当て発生時間順位、及び前記割り当て要求の要
求種類が含まれ、前記出力手段は前記割り当て時間順位
及び前記要求種類に基づいて前記優先度を決定し、前記
割り当て要求発生チャネル番号及び前記要求種類を前記
選択割り当て要求として出力するようにしたことを特徴
とするＤＣＭＥ装置。
【請求項３】請求項２に記載されたＤＣＭＥ装置おいて
、前記出力手段は前記割り当て要求発生チャネル番号及
び前記割り当て発生時間順位を記憶する第１の記憶手段
と、前記要求種類を記憶する第２の記憶手段と、前記第
１及び第２の記憶手段を参照して優先度の高い要求発生
チャネル及び要求種類を選択する優先要求選択手段とを
備えることを特徴とするＤＣＭＥ装置。
【請求項４】請求項３に記載されたＤＣＭＥ装置におい
て、前記生成手段は前記割り当て要求の他に、予め定め
られた単位時間毎に前回の要求種類と今回の要求種類と
を比較して等しいか否を示す第１のフラグ情報を生成し
ており、新たに、該第１のフラグ情報に基づいて前記第
１の記憶手段への書き込み制御を行う手段を備えている
ことを特徴とするＤＣＭＥ装置。
【請求項５】請求項４に記載されたＤＣＭＥ装置におい
て、前記第１の記憶手段は第１及び第２のＦＩＦＯメモ
リを有し、前記第１のフラグ情報は前記第２の記憶手段
に一旦格納され、前記要求発生チャネル番号が一旦前記
第２のＦＩＦＯメモリに格納され、前記制御手段は前記
第１のフラグ情報に基づいて前記要求発生チャネル番号
を前記第２のＦＩＦＯメモリから前記第１のＦＩＦＯメ
モリに移すようにしたことを特徴とするＤＣＭＥ装置。
【請求項６】請求項５に記載されたＤＣＭＥ装置におい
て、前記生成手段はさらに前記単位時間毎に二重登録防
止用の第２のフラグ情報を生成しており、該第２のフラ
グ情報がオンの際前記第１のＦＩＦＯメモリへの前記要
求発生チャネル番号の登録を防止する手段を備えている
ことを特徴とするＤＣＭＥ装置。