JPH0487556A - インバータ - Google Patents
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- JPH0487556A JPH0487556A JP2197213A JP19721390A JPH0487556A JP H0487556 A JPH0487556 A JP H0487556A JP 2197213 A JP2197213 A JP 2197213A JP 19721390 A JP19721390 A JP 19721390A JP H0487556 A JPH0487556 A JP H0487556A
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- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
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- 239000003990 capacitor Substances 0.000 description 1
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Landscapes
- Dc-Dc Converters (AREA)
- Inverter Devices (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、トランスの二次側出力を検知し、該出力が設
定値になるようにトランスの一次側のスイッチングを制
御するインバータに係り、特に、インバータ動作の異常
を検知するインバータに関する。
定値になるようにトランスの一次側のスイッチングを制
御するインバータに係り、特に、インバータ動作の異常
を検知するインバータに関する。
従来、第８図に示すように、トランスＴの一次側コイル
Ｌ□に入力された直流をスイッチング素子（ＦＥＴ）Ｑ
ｌによりスイッチングして二次側コイルＬ２から８力す
るようにした他励方式のインバータが知られている。
Ｌ□に入力された直流をスイッチング素子（ＦＥＴ）Ｑ
ｌによりスイッチングして二次側コイルＬ２から８力す
るようにした他励方式のインバータが知られている。
すなわち、第９図のフローチャートに示すように、スイ
ッチング周期Ｔおよびオン時間Ｔｏｎが初期設定された
後、ＰＷＭ回路５が動作を開始してパルス信号が出力さ
れ、ＦＥＴＱｚがスイッチングされる（ステップＳ、１
．ステップ５Ｑ２）。続いて、出力電流１．が増幅器１
を介してＡＤ変換部２に読み込まれてデジタル値に変換
された後、ＣＰＵ８０により上記出力電流工０と設定値
とが比較される（ステップ５ｇｌ３．ステップＳや）。
ッチング周期Ｔおよびオン時間Ｔｏｎが初期設定された
後、ＰＷＭ回路５が動作を開始してパルス信号が出力さ
れ、ＦＥＴＱｚがスイッチングされる（ステップＳ、１
．ステップ５Ｑ２）。続いて、出力電流１．が増幅器１
を介してＡＤ変換部２に読み込まれてデジタル値に変換
された後、ＣＰＵ８０により上記出力電流工０と設定値
とが比較される（ステップ５ｇｌ３．ステップＳや）。
そして、上記出力電流１．が設定値以下のときはＦＥＴ
ＱＩのオン時間Ｔｏｎが長くされ（ステップ５９５）、
逆に出力電流Ｉｏが設定値以上のときはオン時間Ｔｏｎ
が短くされ（ステップＳ［，５）、また、出力電流Ｉｏ
と設定値とが等しいときはそのままのオン時間Ｔｏｎで
ＰＷＭ回路５が制御され、このようにして出力電流■ｏ
を設定値（一定値）に保つようにしている。
ＱＩのオン時間Ｔｏｎが長くされ（ステップ５９５）、
逆に出力電流Ｉｏが設定値以上のときはオン時間Ｔｏｎ
が短くされ（ステップＳ［，５）、また、出力電流Ｉｏ
と設定値とが等しいときはそのままのオン時間Ｔｏｎで
ＰＷＭ回路５が制御され、このようにして出力電流■ｏ
を設定値（一定値）に保つようにしている。
ところが、上記インバータにあっては、出力電流ＩＯを
設定値に保つようにフィードバック制御させているが、
このフィードバック系、例えば増幅器１等出力電流の検
知部分に異常が発生してＡＤ変換部２に電圧が出力され
なくなると、所定の出力電流ＩＯが出ているにもかかわ
らず、ＣＰＵ８０は出力電流Ｉｏが出ていないと判断し
、ＦＥＴＱｌのオン時間Ｔｏｎを長くするようにＰＷＭ
回路５を制御することになる。このため、必要以上に出
力電流ＩＯが流れ、インバータ自体の回路素子等や出力
側に接続されている負荷を劣化あるいは破損させること
になる。
設定値に保つようにフィードバック制御させているが、
このフィードバック系、例えば増幅器１等出力電流の検
知部分に異常が発生してＡＤ変換部２に電圧が出力され
なくなると、所定の出力電流ＩＯが出ているにもかかわ
らず、ＣＰＵ８０は出力電流Ｉｏが出ていないと判断し
、ＦＥＴＱｌのオン時間Ｔｏｎを長くするようにＰＷＭ
回路５を制御することになる。このため、必要以上に出
力電流ＩＯが流れ、インバータ自体の回路素子等や出力
側に接続されている負荷を劣化あるいは破損させること
になる。
本発明は、上記問題に鑑みてなされたもので、フィード
バック系に発生する異常を検知し、出力の安定と安全性
が確保し得るインバータを提供することを目的とする。
バック系に発生する異常を検知し、出力の安定と安全性
が確保し得るインバータを提供することを目的とする。
上記目的を達成するために、本発明は、トランスの一次
側をスイッチングし、その二次側に出力を送出するとと
もに、上記二次側出力を検知して該二次側出力が設定値
になるように上記スイッチングのオン、オフ時間を制御
されるようになされたインバータにおいて、上記スイッ
チングのオン、オフ時間と上記二次側出力との対応関係
を予め記憶する記憶手段と、上記検知された二次側出力
と上記スイッチングのオン、オフ時間との関係が上記記
憶手段に記憶された上記対応関係と一致しているかどう
かを判別する判別手段とを備え、上記判別結果が不一致
のときはインバータ動作に異常が発生したと判別し得る
ようにしたものである。
側をスイッチングし、その二次側に出力を送出するとと
もに、上記二次側出力を検知して該二次側出力が設定値
になるように上記スイッチングのオン、オフ時間を制御
されるようになされたインバータにおいて、上記スイッ
チングのオン、オフ時間と上記二次側出力との対応関係
を予め記憶する記憶手段と、上記検知された二次側出力
と上記スイッチングのオン、オフ時間との関係が上記記
憶手段に記憶された上記対応関係と一致しているかどう
かを判別する判別手段とを備え、上記判別結果が不一致
のときはインバータ動作に異常が発生したと判別し得る
ようにしたものである。
本発明のインバータによれば、トランスの一次側のスイ
ッチングが開始されると、そのときのスイッチングのオ
ン、オフ時間とトランスの二次側出力とが得られ、この
オン、オフ時間と二次側出力との関係が記憶手段に予め
記憶されているスイッチングのオン、オフ時間と二次側
出力との対応関係とに一致するかどうかが判別される。
ッチングが開始されると、そのときのスイッチングのオ
ン、オフ時間とトランスの二次側出力とが得られ、この
オン、オフ時間と二次側出力との関係が記憶手段に予め
記憶されているスイッチングのオン、オフ時間と二次側
出力との対応関係とに一致するかどうかが判別される。
そして、上記関係が不一致であれば、インバータ動作に
異常が発生したと判別される。この結果、必要に応じて
インバータ動作の制御や異常報知等の処理が各々または
共に講じられることとなる。
異常が発生したと判別される。この結果、必要に応じて
インバータ動作の制御や異常報知等の処理が各々または
共に講じられることとなる。
第１図は本発明に係るインバータの第１実施例を示す回
路図である。
路図である。
トランスＴは一次側コイルＬ１および二次側コイルＬ２
からなり、−次側コイルＬ１への入力電流がスイッチン
グ素子（ＦＥＴ）Ｑｌによりスイッチングされることに
より、二次側コイルＬ２から交流を出力するものである
。ダイオードＤ１およびコンデンサＣ１は二次側コイル
Ｌ２からの交流を整流平滑して出力するものである。
からなり、−次側コイルＬ１への入力電流がスイッチン
グ素子（ＦＥＴ）Ｑｌによりスイッチングされることに
より、二次側コイルＬ２から交流を出力するものである
。ダイオードＤ１およびコンデンサＣ１は二次側コイル
Ｌ２からの交流を整流平滑して出力するものである。
抵抗Ｒ１は二次側の出力電流ＩＯを検知するためのもの
で、出力電流１．により生じた電圧を増幅器ｌに出力す
るものである。増幅器１は上記抵抗Ｒ１からの電圧を増
幅してＡＤ変換部２に出力するものである。ＡＤ変換部
２は増幅器１からの電圧をデジタル値に変換してＣＰＵ
４に出力するものである。また、ＡＤ変換部３は二次側
の出力電圧ｖｏをデジタル値に変換してＣＰＵ４に出力
するものである。
で、出力電流１．により生じた電圧を増幅器ｌに出力す
るものである。増幅器１は上記抵抗Ｒ１からの電圧を増
幅してＡＤ変換部２に出力するものである。ＡＤ変換部
２は増幅器１からの電圧をデジタル値に変換してＣＰＵ
４に出力するものである。また、ＡＤ変換部３は二次側
の出力電圧ｖｏをデジタル値に変換してＣＰＵ４に出力
するものである。
ＣＰＵ４はＡＤ変換部２からの出力電流値（デジタル値
）と設定値とを比較し、出力電流値が設定値以下のとき
はＦＥＴＱ工のオン時間Ｔｏｎが長（、一方、出力電流
値が設定値以上のときはオン時間Ｔｏｎが短くなるよう
にＰＷＭ回路５を制御するものである。また、ＣＰＵ４
は後述する対応関係記憶部６の記憶データから上記出力
電圧値およびオン時間Ｔｏｎから得られる出力電流値の
データを抽ａする機能と、この抽出されたデータとＡＤ
変換部２からの出力電流値とを比較する機能と、ＡＤ変
換部２からの出力電流値と上記抽出されたデータとが一
致しない場合に異常と判断してＰＷＭ回路５の動作を停
止させて出力を停止させ、更に表示回路７に異常を報知
させる機能を有している。
）と設定値とを比較し、出力電流値が設定値以下のとき
はＦＥＴＱ工のオン時間Ｔｏｎが長（、一方、出力電流
値が設定値以上のときはオン時間Ｔｏｎが短くなるよう
にＰＷＭ回路５を制御するものである。また、ＣＰＵ４
は後述する対応関係記憶部６の記憶データから上記出力
電圧値およびオン時間Ｔｏｎから得られる出力電流値の
データを抽ａする機能と、この抽出されたデータとＡＤ
変換部２からの出力電流値とを比較する機能と、ＡＤ変
換部２からの出力電流値と上記抽出されたデータとが一
致しない場合に異常と判断してＰＷＭ回路５の動作を停
止させて出力を停止させ、更に表示回路７に異常を報知
させる機能を有している。
対応関係記憶部６は出力電圧値およびオン時間Ｔｏｎと
出力電流値との対応関係を記憶するもので、例えば第２
図に示すように、出力電圧Ｖ工＋Ｖ２または■３でイン
バータを動作させるときのオン時間Ｔｏｎと出力電流値
Ｉ。との対応関係を示すデータが予め記憶されている。
出力電流値との対応関係を記憶するもので、例えば第２
図に示すように、出力電圧Ｖ工＋Ｖ２または■３でイン
バータを動作させるときのオン時間Ｔｏｎと出力電流値
Ｉ。との対応関係を示すデータが予め記憶されている。
ＰＷＭ回路５はＣＰＵ４からの制御信号に応じてデユー
ティ、すなわちオン時間Ｔｏｎを設定変更し、このオン
時間Ｔｏｎに応じたスイッチングパルスを発生してＦＥ
ＴＱｌに導くものである。
ティ、すなわちオン時間Ｔｏｎを設定変更し、このオン
時間Ｔｏｎに応じたスイッチングパルスを発生してＦＥ
ＴＱｌに導くものである。
次に、上記インバータの動作について第３図のフローチ
ャートを用いて説明する。
ャートを用いて説明する。
ステップＳ□でＦＥＴＱｌのスイッチング周期Ｔおよび
オン時間Ｔａｎが初期設定され、ステップＳ２でＰＷＭ
回路５が動作を開始してパルス信号が出力され、ＦＥＴ
Ｑｌのスイッチングが開始される。
オン時間Ｔａｎが初期設定され、ステップＳ２でＰＷＭ
回路５が動作を開始してパルス信号が出力され、ＦＥＴ
Ｑｌのスイッチングが開始される。
続いて、ステップＳ３で出力電圧■ｏがＡＤ変換部３か
ら読み込まれ、デジタル値に変換されてＣＰＵ４に入力
される。ここで、ＣＰＵ４は対応関係記憶部６の記憶デ
ータ内から上記出力電圧ｖｏにおける現在のオン時間Ｔ
ｏｎに対応する出力電流値のデータを抽出して読み込む
（ステップＳ４）。そして、ステップＳ５で出力電流Ｉ
Ｏが増幅器１を介してＡＤ変換部２に読み込まれ、デジ
タル値に変換されてＣＰＵ４に入力される。次に、ステ
ップＳ６でＡＤ変換部２からの出力電流ＩＯと上記抽出
されたデータとの差が演算され、ステップＳ７で上記差
が許容範囲内かどうかが判別される。
ら読み込まれ、デジタル値に変換されてＣＰＵ４に入力
される。ここで、ＣＰＵ４は対応関係記憶部６の記憶デ
ータ内から上記出力電圧ｖｏにおける現在のオン時間Ｔ
ｏｎに対応する出力電流値のデータを抽出して読み込む
（ステップＳ４）。そして、ステップＳ５で出力電流Ｉ
Ｏが増幅器１を介してＡＤ変換部２に読み込まれ、デジ
タル値に変換されてＣＰＵ４に入力される。次に、ステ
ップＳ６でＡＤ変換部２からの出力電流ＩＯと上記抽出
されたデータとの差が演算され、ステップＳ７で上記差
が許容範囲内かどうかが判別される。
そして、上記差が許容範囲外であれば（ステップＳ７で
Ｎｏ） 、ＰＷＭ回路５が正常に制御されていないか、
増幅器ｌが出力電流ＩＯを正確に読み込んでいない等フ
ィードバック系に異常が発生していると判断して、ステ
ップＳ８でＰＷＭ回路５の動作を停止、すなわち出力を
停止し、更に表示回路７に異常表示が行われる。
Ｎｏ） 、ＰＷＭ回路５が正常に制御されていないか、
増幅器ｌが出力電流ＩＯを正確に読み込んでいない等フ
ィードバック系に異常が発生していると判断して、ステ
ップＳ８でＰＷＭ回路５の動作を停止、すなわち出力を
停止し、更に表示回路７に異常表示が行われる。
一方、上記差が許容範囲内であれば（ステップＳ７でＹ
ＥＳ）、ステップＳ９でＣＰＵ４によりＡＤ変換部２か
らの出力電流ＩＯと予め設定されている設定値とが比較
される。そして、上記出力電流１．が設定値以下のとき
は、ステップＳ １０でＦＥＴＱＩのオン時間Ｔｏｎを
長くして出力電流が増加するように、出力電流■ｏが設
定値以上のときは、ステップＳ１□でオン時間Ｔｏｎを
短くして出力電流が減少するように、また、出力電流Ｉ
、と設定値とが等しいときは該オン時間Ｔｏｎのままで
ＰＷＭ回路５が制御される。すなわち、上記出力電流１
．は設定値に保たれる。この後、ステップＳ３に戻る。
ＥＳ）、ステップＳ９でＣＰＵ４によりＡＤ変換部２か
らの出力電流ＩＯと予め設定されている設定値とが比較
される。そして、上記出力電流１．が設定値以下のとき
は、ステップＳ １０でＦＥＴＱＩのオン時間Ｔｏｎを
長くして出力電流が増加するように、出力電流■ｏが設
定値以上のときは、ステップＳ１□でオン時間Ｔｏｎを
短くして出力電流が減少するように、また、出力電流Ｉ
、と設定値とが等しいときは該オン時間Ｔｏｎのままで
ＰＷＭ回路５が制御される。すなわち、上記出力電流１
．は設定値に保たれる。この後、ステップＳ３に戻る。
次に、本発明に係るインバータの第２実施例について第
４図を用いて説明する。なお、図中、第１図と同一番号
が付されたものは同一機能を果たすものである。
４図を用いて説明する。なお、図中、第１図と同一番号
が付されたものは同一機能を果たすものである。
第２実施例は本発明に係るインバータを蓄電池８を定電
流で充電する充電器に適用したものである。
流で充電する充電器に適用したものである。
すなわち、ＣＰＵ９はオン時間Ｔｏｎに基づいて対応関
係記憶部１０から抽出される後述する出力電流の許容範
囲のデータと検知された出力電流とを比較する機能と、
上記検知された出力電流が上記許容範囲外の場合に異常
と判断してＰＷＭ回路５を停止させ、更に表示回路７に
異常を報知させたりする機能とを有している。
係記憶部１０から抽出される後述する出力電流の許容範
囲のデータと検知された出力電流とを比較する機能と、
上記検知された出力電流が上記許容範囲外の場合に異常
と判断してＰＷＭ回路５を停止させ、更に表示回路７に
異常を報知させたりする機能とを有している。
対応関係記憶部１０はオン時間Ｔｏｎと出力電流の許容
範囲との対応関係を示すデータを記憶するものである。
範囲との対応関係を示すデータを記憶するものである。
すなわち、蓄電池８を定電流で充電する場合、出力電圧
は多少変動するものの、その変動幅は蓄電池８の種類で
決まっているから、出力電流１．の正常動作範囲も予め
決定し得ることになる。従って、第５図に示すように、
対応関係記憶部１０は上記変動幅をオン時間Ｔｏｎに対
する出力電流の許容範囲（正常動作範囲）データとして
記憶するようにしている。
は多少変動するものの、その変動幅は蓄電池８の種類で
決まっているから、出力電流１．の正常動作範囲も予め
決定し得ることになる。従って、第５図に示すように、
対応関係記憶部１０は上記変動幅をオン時間Ｔｏｎに対
する出力電流の許容範囲（正常動作範囲）データとして
記憶するようにしている。
次に、第２実施例のインバータの動作について第６図の
フローチャートを用いて説明する。
フローチャートを用いて説明する。
ＦＥＴＱ□のスイッチング周期Ｔおよびオン時間Ｔｏｎ
が初期設定され、ＰＷＭ回路５が動作を開始し、出力電
流１ｏが増幅器１を介してＡＤ変換部２に読み込まれて
ＣＰＵ９に入力される（ステップＳ２□〜ステツプ５２
３）。
が初期設定され、ＰＷＭ回路５が動作を開始し、出力電
流１ｏが増幅器１を介してＡＤ変換部２に読み込まれて
ＣＰＵ９に入力される（ステップＳ２□〜ステツプ５２
３）。
ＣＰＵ９により対応関係記憶部１０の記憶データ内から
現在のオン時間Ｔｏｎに対応する出力電流の許容範囲の
データが抽出された後、上記読み込まれた出力電流ＩＯ
が上記許容範囲内かどうかが判別される（ステップＳ２
４，５２５）。上記出力電流ＩＯが許容範囲外であれば
（ステップＳ ２５でＮＯ） 、ＰＷＭ回路５の動作が
停止（出力が停止）され、更に表示回路７に異常表示が
行われる（ステップ５２６）。
現在のオン時間Ｔｏｎに対応する出力電流の許容範囲の
データが抽出された後、上記読み込まれた出力電流ＩＯ
が上記許容範囲内かどうかが判別される（ステップＳ２
４，５２５）。上記出力電流ＩＯが許容範囲外であれば
（ステップＳ ２５でＮＯ） 、ＰＷＭ回路５の動作が
停止（出力が停止）され、更に表示回路７に異常表示が
行われる（ステップ５２６）。
一方、出力電流ＩＯが許容範囲内であれば（ステップＳ
２５でＹＥＳ）、出力電流ＩＯと予め設定されている
設定値とが比較され（ステップ５２７）、出力電流ＩＯ
が設定値以下のときはＦＥＴＱｚのオン時間Ｔｏｎが長
くされ（ステップ８２８）、出力電流Ｉ。が設定値以上
のときはオン時間Ｔｏｎが短くされ（ステップ５２９）
、また、出力電流ＩＯと設定値とが等しいときは該オン
時間ＴｏｎのままでＰＷＭ回路５が制御され、この後、
ステップＳ ２３に戻る。
２５でＹＥＳ）、出力電流ＩＯと予め設定されている
設定値とが比較され（ステップ５２７）、出力電流ＩＯ
が設定値以下のときはＦＥＴＱｚのオン時間Ｔｏｎが長
くされ（ステップ８２８）、出力電流Ｉ。が設定値以上
のときはオン時間Ｔｏｎが短くされ（ステップ５２９）
、また、出力電流ＩＯと設定値とが等しいときは該オン
時間ＴｏｎのままでＰＷＭ回路５が制御され、この後、
ステップＳ ２３に戻る。
次に、本発明に係るインバータの第３実施例について第
７図のフローチャートを用いて説明する。
７図のフローチャートを用いて説明する。
なお、第３実施例の回路構成は第１実施例のものと同様
で、後述する他の機能が追加されている。
で、後述する他の機能が追加されている。
この第３実施例では異常が継続したときにＰＷＭ回路５
を停止したり、表示回路７に異常を報知するようにして
いる。
を停止したり、表示回路７に異常を報知するようにして
いる。
すなわち、ＦＥＴＱ□のスイッチング周期Ｔおよびオン
時間Ｔｏｎが初期設定された後、ＰＷＭ回路５が動作を
開始し、出力電圧ｖＯがＡＤ変換部３に読み込まれてＣ
ＰＵ４に入力され、対応関係記憶部６内のデータから上
記出力電圧ｖＯにおける現在のオン時間Ｔｏｎとの関係
から対応する出力電流値のデータが抽出される（ステッ
プ８３１〜ステツプ５３４）。続いて、出力電流Ｉｏが
増幅器１を介してＡＤ変換部２に読み込まれてＣＰＵ４
に入力され、ＣＰＵ４により上記読み込まれた出力電流
ＩＯと上記抽出されたデータとの差が演算され、この差
が許容範囲内かどうかが判別される（ステップ８３５〜
ステツプ５３７）。
時間Ｔｏｎが初期設定された後、ＰＷＭ回路５が動作を
開始し、出力電圧ｖＯがＡＤ変換部３に読み込まれてＣ
ＰＵ４に入力され、対応関係記憶部６内のデータから上
記出力電圧ｖＯにおける現在のオン時間Ｔｏｎとの関係
から対応する出力電流値のデータが抽出される（ステッ
プ８３１〜ステツプ５３４）。続いて、出力電流Ｉｏが
増幅器１を介してＡＤ変換部２に読み込まれてＣＰＵ４
に入力され、ＣＰＵ４により上記読み込まれた出力電流
ＩＯと上記抽出されたデータとの差が演算され、この差
が許容範囲内かどうかが判別される（ステップ８３５〜
ステツプ５３７）。
そして、上記差が許容範囲外であれば（ステップＳ ３
７でＮＯ）、このステップ８３７で許容範囲外であると
判断された回数が予め設定されている所定回数以上連続
したかどうかが判別され（ステップ８３８）、判断され
た回数が所定回数以下であれば（ステップ３３８でＮＯ
）、ステップＳ３□に戻る。
７でＮＯ）、このステップ８３７で許容範囲外であると
判断された回数が予め設定されている所定回数以上連続
したかどうかが判別され（ステップ８３８）、判断され
た回数が所定回数以下であれば（ステップ３３８でＮＯ
）、ステップＳ３□に戻る。
すなわち、正常動作への復帰を促進すべ（ＦＥＴＱｌの
スイッチング周期Ｔおよびオン時間Ｔｏｎが初期設定さ
れて再スタートする。そして、再スタートが所定回数、
すなわち、ステップ８３１〜ステツプＳ３８の処理が所
定回数連続して繰り返されも正常動作に復帰しないとき
は（ステップ８３８でＹＥＳ）、ＰＷＭ回路５の動作が
停止され（出力が停止）、更に表示回路７に異常表示が
行われる（ステップＳ３．）。
スイッチング周期Ｔおよびオン時間Ｔｏｎが初期設定さ
れて再スタートする。そして、再スタートが所定回数、
すなわち、ステップ８３１〜ステツプＳ３８の処理が所
定回数連続して繰り返されも正常動作に復帰しないとき
は（ステップ８３８でＹＥＳ）、ＰＷＭ回路５の動作が
停止され（出力が停止）、更に表示回路７に異常表示が
行われる（ステップＳ３．）。
一方、出力電流■ｏが許容範囲内であれば（ステップＳ
３７でＹＥＳ）、出力電流１０と予め設定されている
設定値とが比較され（ステップ５４０）、出力電流ｌｏ
が設定値以下のときはＦＥＴＱＩのオン時間Ｔｏｎが長
くされ（ステップＳ４□）、出力電流１．が設定値以上
のときはオン時間Ｔｏｎが短くされ（ステップ５４２）
、また、出力電流ＩＯと設定値とが等しいときは該オン
時間ＴｏｎのままでＰＷＭ回路５が制御され、この後、
ステップＳ ３３に戻る。
３７でＹＥＳ）、出力電流１０と予め設定されている
設定値とが比較され（ステップ５４０）、出力電流ｌｏ
が設定値以下のときはＦＥＴＱＩのオン時間Ｔｏｎが長
くされ（ステップＳ４□）、出力電流１．が設定値以上
のときはオン時間Ｔｏｎが短くされ（ステップ５４２）
、また、出力電流ＩＯと設定値とが等しいときは該オン
時間ＴｏｎのままでＰＷＭ回路５が制御され、この後、
ステップＳ ３３に戻る。
このように、再スタートを繰り返したにもかかわらず異
常が継続したときに、ＰＷＭ回路５を停止し、更に表示
回路７に異常表示するようにしたので、異常状態の継続
を所定時間内で打ち切るようにしてインバータの安全性
、信頼性を高めるとともに、入力変動等により一時的に
出力電流■０が許容範囲外になってもＰＷＭ回路５を停
止したり、表示回路７に異常表示したりすることがなく
なり、インバータの信頼性を向上させることができる。
常が継続したときに、ＰＷＭ回路５を停止し、更に表示
回路７に異常表示するようにしたので、異常状態の継続
を所定時間内で打ち切るようにしてインバータの安全性
、信頼性を高めるとともに、入力変動等により一時的に
出力電流■０が許容範囲外になってもＰＷＭ回路５を停
止したり、表示回路７に異常表示したりすることがなく
なり、インバータの信頼性を向上させることができる。
なお、第１実施例〜第３実施例において、表示回路７に
代え、あるいは表示回路７とともにブザーや音声回路を
設け、音声等により異常を報知するようにしてもよい。
代え、あるいは表示回路７とともにブザーや音声回路を
設け、音声等により異常を報知するようにしてもよい。
また、異常時でのＰＷＭ回路５の動作停止に代えて、表
示や音声等による操作者への異常報知のみでもよい。さ
らに、第１実施例〜第３実施例では出力電流Ｉｏが設定
値になるように制御するものであったが、出力電圧■。
示や音声等による操作者への異常報知のみでもよい。さ
らに、第１実施例〜第３実施例では出力電流Ｉｏが設定
値になるように制御するものであったが、出力電圧■。
が設定値になるように制御されるものであってもよい。
この場合、対応関係記憶部は出力電圧■。
とオン時間Ｔｏｎとの特性データを記憶することとなる
。また、第１実施例〜第３実施例では、異常時にＰＷＭ
回路５を停止（出力を停止）したが、デユーティを小さ
くして出力を減少させるようにしてもよい。
。また、第１実施例〜第３実施例では、異常時にＰＷＭ
回路５を停止（出力を停止）したが、デユーティを小さ
くして出力を減少させるようにしてもよい。
また、第２実施例において第３実施例と同様に再スター
トを繰り返したにもかかわらず異常が継続したときにＰ
ＷＭ回路５を停止したり、表示回路７に異常表示するよ
うにしてもよい。すなわち、ステップＳ ２５で出力電
流ＩＯが許容範囲外になるとステップＳ ２１に戻り、
この再スタートを所定回数繰り返しても正常に復帰しな
い場合に、異常と判断してＰＷＭ回路５の動作を停止し
、更に表示回路７に異常表示を行うようにする。
トを繰り返したにもかかわらず異常が継続したときにＰ
ＷＭ回路５を停止したり、表示回路７に異常表示するよ
うにしてもよい。すなわち、ステップＳ ２５で出力電
流ＩＯが許容範囲外になるとステップＳ ２１に戻り、
この再スタートを所定回数繰り返しても正常に復帰しな
い場合に、異常と判断してＰＷＭ回路５の動作を停止し
、更に表示回路７に異常表示を行うようにする。
また、第１実施例〜第３実施例ではＰＷＭ回路５はＣＰ
Ｕ （４，９）からの制御信号に応じてデユーティ、す
なわちオン時間Ｔｏｎを設定変更するようにしたが、ス
イッチング周期Ｔを設定変更するようにしてもよい。
Ｕ （４，９）からの制御信号に応じてデユーティ、す
なわちオン時間Ｔｏｎを設定変更するようにしたが、ス
イッチング周期Ｔを設定変更するようにしてもよい。
本発明は、記憶された対応関係に対するスイッチングの
オン、オフ時間と二次側出力との関係が不一致のときに
インバータの動作に異常が発生したと判断するようにし
たので、この判断結果を用いて出力を制御したり、異常
報知を行うことが可能となり、更にインバータ自体の回
路素子や負荷の劣化あるいは破損の防止を可能とする等
、安全性、信頼性の高いインバータが提供し得ることと
なる。
オン、オフ時間と二次側出力との関係が不一致のときに
インバータの動作に異常が発生したと判断するようにし
たので、この判断結果を用いて出力を制御したり、異常
報知を行うことが可能となり、更にインバータ自体の回
路素子や負荷の劣化あるいは破損の防止を可能とする等
、安全性、信頼性の高いインバータが提供し得ることと
なる。
第１図は本発明に係るインバータの第１実施例を示す回
路図、第２図は本発明に係る対応関係記憶部の記憶デー
タを示す図、第３図は本発明に係るインバータの動作を
示すフローチャート、第４図は本発明に係るインバータ
の第２実施例を示す回路図、第５図は第２実施例に係る
対応関係記憶部の記憶データを示す図、第６Ｅｉ！ｆｆ
はｊ１２実施例のインバータの動作を示すフローチャー
ト、第７図は第３実施例のインバータの動作を示すフロ
ーチャート、第８図は従来のインバータを示す回路図、
第９図は従来のインバータの動作を示すフローチャート
である。 １・・・増幅器、２，３・・・ＡＤ変換部、４，９・・
・ＣＰＵ１５・・・ＰＷＭ回路、６．１０・・・対応関
係記憶部、７・・・表示回路、８・・・蓄電池、Ｔ・・
・トランス、Ｌ工・・・−次側コイル、Ｌ２・・・二次
側コイル、Ｑｌ・・・スイッチング素子（ＦＥＴ） 、
Ｒｚ・・・抵抗。 特許出願人 松下電工株式会社 代 理 人 弁理士 小谷 悦司同
弁理士 長１） 正 向 弁理士 伊藤 孝夫 第 １ 図 第 ２ 図 ｏｎ 第 ’１０ 第 図 ０ｎ 第 図
路図、第２図は本発明に係る対応関係記憶部の記憶デー
タを示す図、第３図は本発明に係るインバータの動作を
示すフローチャート、第４図は本発明に係るインバータ
の第２実施例を示す回路図、第５図は第２実施例に係る
対応関係記憶部の記憶データを示す図、第６Ｅｉ！ｆｆ
はｊ１２実施例のインバータの動作を示すフローチャー
ト、第７図は第３実施例のインバータの動作を示すフロ
ーチャート、第８図は従来のインバータを示す回路図、
第９図は従来のインバータの動作を示すフローチャート
である。 １・・・増幅器、２，３・・・ＡＤ変換部、４，９・・
・ＣＰＵ１５・・・ＰＷＭ回路、６．１０・・・対応関
係記憶部、７・・・表示回路、８・・・蓄電池、Ｔ・・
・トランス、Ｌ工・・・−次側コイル、Ｌ２・・・二次
側コイル、Ｑｌ・・・スイッチング素子（ＦＥＴ） 、
Ｒｚ・・・抵抗。 特許出願人 松下電工株式会社 代 理 人 弁理士 小谷 悦司同
弁理士 長１） 正 向 弁理士 伊藤 孝夫 第 １ 図 第 ２ 図 ｏｎ 第 ’１０ 第 図 ０ｎ 第 図
Claims (1)
- １、トランスの一次側をスイッチングし、その二次側に
出力を送出するとともに、上記二次側出力を検知して該
二次側出力が設定値になるように上記スイッチングのオ
ン、オフ時間を制御されるようになされたインバータに
おいて、上記スイッチングのオン、オフ時間と上記二次
側出力との対応関係を予め記憶する記憶手段と、上記検
知された二次側出力と上記スイッチングのオン、オフ時
間との関係が上記記憶手段に記憶された上記対応関係と
一致しているかどうかを判別する判別手段とを備え、上
記判別結果が不一致のときはインバータ動作に異常が発
生したと判別し得るようにしたことを特徴とするインバ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197213A JPH0487556A (ja) | 1990-07-24 | 1990-07-24 | インバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197213A JPH0487556A (ja) | 1990-07-24 | 1990-07-24 | インバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487556A true JPH0487556A (ja) | 1992-03-19 |
Family
ID=16370713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197213A Pending JPH0487556A (ja) | 1990-07-24 | 1990-07-24 | インバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0487556A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272614A (en) * | 1991-07-11 | 1993-12-21 | U.S. Philips Corporation | Microprocessor-controlled DC-DC converter |
| JP2006223038A (ja) * | 2005-02-09 | 2006-08-24 | Hanshin Electric Co Ltd | スイッチング電源回路保護装置およびスイッチング電源回路保護方法 |
| JP2010192808A (ja) * | 2009-02-20 | 2010-09-02 | Nuflare Technology Inc | 電子ビーム描画装置、その電子ビーム描画装置の電子銃のカソード加熱用の電力制御装置及び電力制御方法 |
| JP2014022348A (ja) * | 2012-07-24 | 2014-02-03 | Panasonic Corp | 炊飯器 |
| JP2014064354A (ja) * | 2012-09-20 | 2014-04-10 | Fanuc Ltd | 異常検出機能を有するデジタル制御電源 |
| JP2017070192A (ja) * | 2015-09-28 | 2017-04-06 | サンケン電気株式会社 | スイッチング電源装置及びｌｅｄ点灯回路 |
-
1990
- 1990-07-24 JP JP2197213A patent/JPH0487556A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272614A (en) * | 1991-07-11 | 1993-12-21 | U.S. Philips Corporation | Microprocessor-controlled DC-DC converter |
| JP2006223038A (ja) * | 2005-02-09 | 2006-08-24 | Hanshin Electric Co Ltd | スイッチング電源回路保護装置およびスイッチング電源回路保護方法 |
| JP2010192808A (ja) * | 2009-02-20 | 2010-09-02 | Nuflare Technology Inc | 電子ビーム描画装置、その電子ビーム描画装置の電子銃のカソード加熱用の電力制御装置及び電力制御方法 |
| JP2014022348A (ja) * | 2012-07-24 | 2014-02-03 | Panasonic Corp | 炊飯器 |
| JP2014064354A (ja) * | 2012-09-20 | 2014-04-10 | Fanuc Ltd | 異常検出機能を有するデジタル制御電源 |
| JP2017070192A (ja) * | 2015-09-28 | 2017-04-06 | サンケン電気株式会社 | スイッチング電源装置及びｌｅｄ点灯回路 |
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